JPH04230049A - 半導体装置 - Google Patents

半導体装置

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JPH04230049A
JPH04230049A JP2418764A JP41876490A JPH04230049A JP H04230049 A JPH04230049 A JP H04230049A JP 2418764 A JP2418764 A JP 2418764A JP 41876490 A JP41876490 A JP 41876490A JP H04230049 A JPH04230049 A JP H04230049A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複数個の集積回路チッ
プ領域を有するウェハ状態の半導体装置あるいはこのウ
ェハから個々のチップに分離されてパッケージに収納さ
れて集積回路装置として仕上げられた半導体装置に係り
、特にウェハ状態でプローブカードとプローバとを用い
て不良のスクリーニングを行うのに適した少数の電圧ス
トレス試験用の端子を有する半導体装置に関する。
【０００２】
【従来の技術】半導体装置の製造工程では、通常は、ウ
ェーハ製造プロセスを終了してからダイソートテストに
よって良品を選別し、不良品をマークし、その後、良品
をパッケージに収納して最終製品の形態に仕上げている
。そして、最終製品の形態に仕上げられたパッケージ完
了後の半導体装置を対象としてバーンインを行っている
。これに対して、本願出願人に係る出願により、ウェー
ハ状態でダイソートの前にプローブカードとプローバと
を用いて不良のスクリーニングを行う方法を採用する場
合に適した半導体装置を提案した。このウェーハ状態で
の不良のスクリーニングに際しては、プローブカードの
針をウェハ上のチップ領域上の電圧ストレス試験用のパ
ッドに接触させて電圧ストレスを印加する。
【０００３】いま、例えばダイナミック型ランダムアク
セスメモリ（ＤＲＡＭ）チップ領域を複数個有するよう
に製造されたウェーハ状態の半導体装置において、ＤＲ
ＡＭチップ領域に対する電圧ストレスの印加効率を向上
させるように構成されたＤＲＡＭチップ領域の回路の一
例について、図３を参照して説明する。
【０００４】図３において、電源パッド３１、接地パッ
ド３２、メモリセルアレイのワード線ＷＬ、メモリセル
アレイのビット線対（ＢＬ、／ＢＬ）、１トランジスタ
・１キャパシタ型のダイナミック型のメモリセルＭＣ、
メモリセルアレイの各カラムに接続されているビット線
プリチャージ回路ＰＲおよびビット線イコライズ回路Ｅ
Ｑについてそれぞれ代表的に１個あるいは１本を示して
いる。３３はロウ・アドレス・ストローブ（／ＲＡＳ）
信号が印加されるＲＡＳパッド、３４は上記ＲＡＳパッ
ド３３から／ＲＡＳ信号が入力し、ビット線プリチャー
ジ・イコライズ信号を発生して前記ビット線プリチャー
ジ回路ＰＲ・ビット線イコライズ回路ＥＱに与えるビッ
ト線プリチャージ・イコライズ信号発生回路、３５はビ
ット線プリチャージ電圧（通常はＶｃｃ／２）を発生し
てビット線プリチャージ電源線３６を介して前記ビット
線プリチャージ回路ＰＲに供給するためのビット線プリ
チャージ電圧発生回路、３７は前記ビット線プリチャー
ジ電圧発生回路３５の出力ノードと前記ビット線プリチ
ャージ電源線３６との間に接続されたビット線プリチャ
ージ出力スイッチ回路（例えばＣＭＯＳトランスファゲ
ート）である。
【０００５】さらに、電圧ストレスの印加効率を向上さ
せるために、前記ワード線ＷＬの一端側にスイッチ回路
（例えばＮＭＯＳトランジスタ）Ｎ１を介して接続され
た第１のパッド１１と、この第１のパッド１１と接地ノ
ードとの間に接続されたプルダウン用抵抗素子Ｒ１と、
上記ＮＭＯＳトランジスタＮ１のゲートに接続された第
２のパッド１２と、この第２のパッド１２と接地ノード
との間に接続されたプルダウン用抵抗素子Ｒ２と、第３
のパッド１３と、この第３のパッド１３と接地ノードと
の間に接続されたプルダウン用抵抗素子Ｒ３と、上記第
３のパッド１３の電位に応じて前記ビット線プリチャー
ジ出力スイッチ回路３７を制御するための相補的な信号
を生成するスイッチ制御回路３８と、前記ビット線プリ
チャージ電源線３６に接続された第４のパッド１４とが
設けられている。
【０００６】上記第１のパッド１１は、電圧ストレス試
験時に外部からストレス電圧Ｖｓｔｒｅｓｓが印加され
、第２のパッド１２は、電圧ストレス試験時に外部から
ゲート制御電圧Ｖｇａｔｅが印加され、第３のパッド１
３は、電圧ストレス試験時に前記ビット線プリチャージ
出力スイッチ回路３７をオフ状態に制御するための電位
ＶＢＬＳＷが外部から印加され、第４のパッド１４は、
電圧ストレス試験時に外部からビット線電圧ＶＢＬが印
加される。
【０００７】なお、電圧ストレスの印加時に全てのワー
ド線（あるいは通常動作時に選択される本数以上のワー
ド線）に一斉に電圧ストレスを印加し得るように、前記
第１のパッド１１は、全て（あるいは複数個）のＮＭＯ
Ｓスイッチ回路Ｎ１の各他端側に共通に接続されており
、第２のパッド１２は、全て（あるいは複数個）のＮＭ
ＯＳスイッチ回路Ｎ１の各ゲートに共通に接続されてい
る。
【０００８】図３のＤＲＡＭ回路についてウェーハ状態
で不良のスクリーニングを行う時には、外部から電源パ
ッド３１に電源電位Ｖｃｃ、接地パッド３２に接地電位
Ｖｓｓを与え、ＲＡＳパッド３３に“Ｈ”レベルの／Ｒ
ＡＳ信号を入力してＤＲＡＭ回路を待機状態にする。こ
の待機状態では、ワード線駆動用トランジスタ（図示せ
ず）は全てのワード線に対して非選択の状態である。ま
た、ビット線プリチャージ・イコライズ信号発生回路３
４が活性化してビット線プリチャージ・イコライズ信号
ＶＥＱＬを発生し、ビット線プリチャージ回路ＰＲ・ビ
ット線イコライズ回路ＥＱがそれぞれオン状態になり、
全てのビット線対（ＢＬ、／ＢＬ）にビット線プリチャ
ージ電源線３６の電位が伝わる。
【０００９】さらに、外部から第１のパッド１１に所望
のストレス電圧Ｖｓｔｒｅｓｓ（例えば通常のワード線
昇圧電位）を印加し、第２のパッド１２にＶｓｔｒｅｓ
ｓ＋Ｖｔｈ１（Ｖｔｈ１はＮＭＯＳトランジスタＮ１の
閾値電圧）以上のゲート制御電圧を印加する。これによ
り、ＮＭＯＳトランジスタＮ１がオン状態になり、全て
のワード線ＷＬに第１のパッド１１から電圧ストレスが
印加される。
【００１０】また、外部から第３のパッド１３に“Ｈ”
レベルの電位を与え、第４のパッド１４に所望のビット
線電圧（例えば０Ｖ）を印加する。これにより、ビット
線プリチャージ出力スイッチ回路３７がオフ状態になり
、全てのビット線対（ＢＬ、／ＢＬ）の電位が０Ｖにな
るので、メモリセルのトランスファゲート用のＮＭＯＳ
トランジスタＴのゲート酸化膜に（Ｖｓｔｒｅｓｓ−０
Ｖ）の電圧ストレスを印加することができる。
【００１１】なお、メモリセルのトランスファゲート用
のトランジスタＴに電圧ストレスを印加するのは、通常
動作時に選択されるワード線ＷＬにはワード線昇圧電位
が印加され、他の回路よりも厳しい電界がゲート酸化膜
に印加されるので、特に不良のスクリーニングを行うこ
とが望ましいからである。
【００１２】なお、電源パッド３１、接地パッド３２、
ＲＡＳパッド３３は、ダイソートに際してＤＲＡＭ回路
の特性評価のための機能試験を行う時にも使用され、上
記ウェハ状態の半導体装置から個々のＤＲＡＭチップに
分離してパッケージに収納して最終製品の形態（ＤＲＡ
Ｍ装置）に仕上げる際に、例えばボンディング・ワイヤ
ーによりそれぞれ外部ピンに電気的に接続されて使用さ
れる。電圧ストレス試験以外の通常動作時には、第１の
パッド１１、第２のパッド１２、第３のパッド１３は、
それぞれプルダウン用抵抗素子Ｒ１〜Ｒ３によりＶｓｓ
電位にプルダウンされるので、前記ＮＭＯＳトランジス
タＮ１はオフ状態、前記ビット線プリチャージ出力スイ
ッチ回路３７はオン状態になる。
【００１３】ところで、ウェーハ状態での不良のスクリ
ーニングに際してプローブカードの針をウェハ上の複数
個のチップ領域上の電圧ストレス試験用のパッドに同時
に接触させて電圧ストレスを印加する場合に、１チップ
当りの電圧ストレス試験用のパッド数が多いと、以下に
述べるような問題点が生じる。
【００１４】（ａ）パッド数に応じてプローブカードの
針数を増やすと、針先とパッドとの接触箇所の平面性の
確保が困難となる。プローブカードの針先の平面性が確
保されていない場合には、パッドおよびプローブカード
の針の損傷が生じ、針の耐久性も悪化する。
【００１５】（ｂ）パッド数に応じてプローブカードの
針数を増やすと、プローブカードを接続しているテスタ
ーの電圧供給能力をかなり大きくする必要が生じ、テス
ターの価格が高くなってしまう。
【００１６】（ｃ）パッド間の距離がプローブカードの
針の最小ピッチよりも小さくなると、プローブカードの
針を同時に接触させ得るチップ数が制限される。
【００１７】（ｄ）パッドの配置上の制約がきつくなり
、ウェーハ状態での不良のスクリーニングの多数個取り
に適したようなパッドに配置することが困難になる。
【００１８】
【発明が解決しようとする課題】上記したように現在提
案されている半導体装置は、１チップ当りの電圧ストレ
ス試験用のパッド数を低減させる工夫の余地がある。
【００１９】本発明は上記の事情に鑑みてなされたもの
で、ウェーハ状態での不良のスクリーニングに際してプ
ローブカードの接触端子をウェハ上のチップ領域上の電
圧ストレス試験用の端子に同時に接触させて電圧ストレ
スを印加する場合に、１チップ当りの電圧ストレス試験
用の端子数を低減することが可能となり、チップ上の端
子およびプローブカードの接触端子の損傷を防止し、プ
ローブカードの接触端子の耐久性を向上させ、不良のス
クリーニングの効率を向上させると共に生産能力を向上
させ、不良のスクリーニングの時間を短縮して製造コス
トを低減し得る半導体装置を提供することを目的とする
。
【００２０】
【課題を解決するための手段】本発明は、複数個の集積
回路チップ領域を有するウェハ状態の半導体装置あるい
はこのウェハから個々のチップに分離されてパッケージ
に収納されて仕上げられた半導体装置において、任意数
の電圧ストレス試験用の端子と、電圧ストレス試験用の
任意の１個の端子からの入力を用いて集積回路内部の所
定の回路部分を電圧ストレス試験モードに対応するよう
に設定制御する制御回路とを具備することを特徴とする
。
【００２１】
【作用】ウェーハ状態での不良のスクリーニングに際し
てプローブカードの針をウェハ上のチップ領域上の電圧
ストレス試験用のパッドに同時に接触させて電圧ストレ
スを印加する場合に、任意数の電圧ストレス試験用の端
子のうちの任意の１個の端子からの入力を用いて集積回
路内部の所定の回路部分を電圧ストレス試験モードに設
定制御することが可能になる。これにより、上記回路部
分にそれぞれ対応して電圧ストレス試験用の端子を設け
る必要がなくなるので、ウェーハ状態での不良のスクリ
ーニングに際してプローブカードの針が接触する電圧ス
トレス試験用のパッドの１チップ当りの数を低減するこ
とが可能になる。
【００２２】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
【００２３】図１は、電圧ストレスの印加効率を向上さ
せるように構成された集積回路（例えばＤＲＡＭ）チッ
プ領域を複数個有するように製造されたウェーハ状態の
半導体装置におけるＤＲＡＭチップ領域の回路の一部を
示している。このＤＲＡＭ回路は、図３を参照して前述
したＤＲＡＭ回路と比べて、電圧ストレス試験用の任意
の１個のパッドからの入力を用いて集積回路内部の所定
の回路部分を電圧ストレス試験モードに対応するように
設定制御する制御回路１５が付加されており、これに伴
って、上記回路部分にそれぞれ対応して電圧ストレス試
験用のパッドを設ける必要がなくなっている（但し、図
では、上記回路部分にそれぞれ対応するパッドを機能試
験時に使用するために残している。）点が異なり、その
他は同じであるので図３中と同一符号を付してその説明
を省略する。
【００２４】上記制御回路１５は、ワード線ＷＬに電圧
ストレスを印加するための前記第１のパッド１１からの
入力を用いて、ビット線イコライズ信号発生回路３４の
出力、ビット線プリチャージ電圧出力スイッチ回路３７
およびビット線プリチャージ電源線３６の電位を制御す
るように構成されている。即ち、第１のパッド１１とビ
ット線イコライズ信号発生回路３４の入力ノード（ＲＡ
Ｓパッド３３）との間に、ドレイン・ゲート相互が接続
された例えば２個のＮＭＯＳトランジスタＮ２、Ｎ３を
直列に接続している。また、第１のパッド１１および第
３のパッド１３を二入力ノア回路１６の入力ノードに接
続し、このノア回路１６の出力を二段のインバータ１７
、１８に入力し、この各段のインバータの出力（相補的
な信号）によりビット線プリチャージ出力スイッチ回路
３７を制御している。また、第４のパッド１４と接地ノ
ードとの間にＮＭＯＳトランジスタＮ４を接続し、この
ＮＭＯＳトランジスタＮ４のゲートに第１のパッド１１
を接続している。
【００２５】図１のＤＲＡＭ回路をウェーハ状態でバー
ンインする時には、外部から電源パッド３１に電源電位
Ｖｃｃ、接地パッド３２に接地電位Ｖｓｓを与える。そ
して、外部から第１のパッド１１に所望のストレス電圧
Ｖｓｔｒｅｓｓ（例えば通常のワード線昇圧電位）を印
加し、第２のパッド１２にＶｓｔｒｅｓｓ＋Ｖｔｈ１（
Ｖｔｈ１はＮＭＯＳトランジスタＮ１の閾値電圧）以上
のゲート制御電圧Ｖｇａｔｅを印加する。これにより、
ＮＭＯＳトランジスタＮ１がオン状態になり、全てのワ
ード線ＷＬに第１のパッド１１から電圧ストレスが印加
される。この時、ビット線イコライズ・プリチャージ信
号発生回路３４は、第１のパッド１１から前記２個直列
に接続されたＮＭＯＳトランジスタＮ２、Ｎ３を経てＶ
ｓｔｒｅｓｓ−Ｖｔｈ２−Ｖｔｈ３（Ｖｔｈ２、Ｖｔｈ
３は２個直列に接続されたＮＭＯＳトランジスタＮ２、
Ｎ３の閾値電圧）の電位（“Ｈ”レベル）が入力するの
で活性化し、ビット線プリチャージ・イコライズ信号Ｖ
ＥＱＬを発生する。これにより、ビット線プリチャージ
回路ＰＲ・ビット線イコライズ回路ＥＱがそれぞれオン
状態になり、全てのビット線対（ＢＬ、／ＢＬ）の電位
がビット線プリチャージ電源線３６の電位になる。 また、／ＲＡＳ信号が“Ｈ”レべルであるので、ＤＲＡ
Ｍ回路を待機状態にし、ワード線駆動用トランジスタ（
図示せず）は全てのワード線ＷＬに対して非選択の状態
になっている。また、前記ノア回路１６は、第１のパッ
ド１１に印加されたストレス電圧Ｖｓｔｒｅｓｓ（“Ｈ
”レベル）が入力すると出力が“Ｌ”レベルになり、前
記二段接続されたインバータ１７、１８の各出力により
ビット線プリチャージ出力スイッチ回路３７がオフ状態
になる。また、前記ＮＭＯＳトランジスタＮ４は、第１
のパッド１１に印加されたストレス電圧Ｖｓｔｒｅｓｓ
（“Ｈ”レベル）によりオン状態に制御され、全てのビ
ット線対（ＢＬ、／ＢＬ）の電位がＶｓｓ電位（０Ｖ）
になるので、メモリセルのトランスファゲート用のＮＭ
ＯＳトランジスタＴのゲート酸化膜に（Ｖｓｔｒｅｓｓ
−０Ｖ）の電圧ストレスを印加することができる。
【００２６】上記実施例のＤＲＡＭ回路は、ウェーハ状
態でのバーンインに際して、ＲＡＳパッド３３、第３の
パッド１３、第４のパッド１４にはプローブカードの針
が接触しなくて済む。換言すれば、プローブカードの針
が接触する電圧ストレス試験用のパッドの数は１チップ
当り４個（Ｖｃｃパッド３１、Ｖｓｓパッド３２、第１
のパッド１１、第２のパッド１２）で済み、図３のＤＲ
ＡＭ回路では１チップ当り７個であったことと比べて低
減している。
【００２７】なお、電源パッド３１、接地パッド３２、
ＲＡＳパッドは３３、ダイソートに際してＤＲＡＭ回路
の特性評価のための機能試験を行う時にも使用され、上
記ウェハ状態の半導体装置から個々のＤＲＡＭチップに
分離してパッケージに収納して最終製品の形態（ＤＲＡ
Ｍ装置）に仕上げる際に、例えばボンディング・ワイヤ
ーによりそれぞれ外部ピンに電気的に接続されて使用さ
れる。
【００２８】また、電圧ストレス試験以外の通常動作時
には、第１のパッド１１、第２のパッド１２は、それぞ
れプルダウン用抵抗素子Ｒ１、Ｒ２によりＶｓｓ電位に
プルダウンされる。これにより、前記ＮＭＯＳトランジ
スタＮ１はオフ状態になる。この時、前記２個直列に接
続されたＮＭＯＳトランジスタＮ２、Ｎ３は、ＲＡＳパ
ッド３３に通常の動作電圧範囲の電圧（あるいは負の電
圧）が印加された場合にはオンしないので、第１のパッ
ド１１とＲＡＳパッド３３との間は遮断される。また、
第３のパッド１３もプルダウン用抵抗素子Ｒ３によりＶ
ｓｓ電位にプルダウンされるので、前記ノア回路１６は
二入力とも“Ｌ”レベルになり、その出力が“Ｈ”にな
り、前記二段接続されたインバータ１７、１８の各出力
によりビット線プリチャージ出力スイッチ回路３７がオ
ン状態になる。また、前記第４のパッド１４と接地ノー
ドとの間に接続されたＮＭＯＳトランジスタＮ４は、第
１のパッド１１からの“Ｌ”レベルによりオフ状態に制
御される。これにより、ビット線プリチャージ電源線３
６にはビット線プリチャージ電圧発生回路３５の出力電
位が伝わるようになる。
【００２９】なお、第３のパッド１３、第４のパッドは
１４は、例えばダイソートに際してＤＲＡＭ回路の特性
評価のための機能試験を行う時にも使用される。つまり
、外部から第３のパッド１３に“Ｈ”レベルの電位を与
えることによりビット線プリチャージ出力スイッチ回路
３７をオフ状態にし、外部から第４のパッド１４に所望
のビット線電圧を印加することにより、ビット線のプリ
チャージ電圧を変化させることが可能になる。
【００３０】また、上記実施例では、第１のパッド１１
とビット線イコライズ信号発生回路３４の入力ノード（
ＲＡＳパッド３３）との間に、ドレイン・ゲート相互が
接続された２個のＮＭＯＳトランジスタＮ２、Ｎ３を直
列に接続したが、これに代えて、第１のパッド１１を直
接にビット線イコライズ信号発生回路３４に接続するよ
うに制御回路１５を変更してもよい。この場合には、第
１のパッド１１にストレス電圧Ｖｓｔｒｅｓｓが印加さ
れた時にビット線イコライズ信号発生回路３４の出力が
活性化し、第１のパッド１１が“Ｌ”レベルの時にビッ
ト線イコライズ信号発生回路３４が通常の動作を行うよ
うに制御すればよい。
【００３１】また、前記制御回路１５は、前記第１のパ
ッド１１からの入力を用いてビット線プリチャージ電圧
発生回路３５の出力スイッチをオフ状態にすると共にビ
ット線プリチャージ電源線３６の電位をＶｓｓ電位に設
定するように制御したが、ビット線プリチャージ電圧発
生回路３５が出力電位切換回路を含む場合にはこのプリ
チャージ電圧発生回路３５の出力電位を切換え制御する
ようにしてもよい。
【００３２】また、前記制御回路１５により、さらに、
前記第１のパッド１１からの入力を用いてメモリセルキ
ャパシタプレート電圧発生回路（図示せず）の出力スイ
ッチ（あるいは出力電位）を前記ビット線プリチャージ
電圧発生回路３５と同様に制御するようにしてもよい。 これにより、ウェーハ状態でのバーンインに際して、メ
モリセルキャパシタプレートに通常動作時とは異なる例
えばＶｃｃ電圧（あるいはＶｓｓ電圧）を印加すること
が可能になる。即ち、全てのワード線ＷＬを選択状態に
して全てのメモリセルに“０”データを書込むことによ
りキャパシタＣのストレージ電極をほぼＶｓｓ電位に設
定すると共にメモリセルキャパシタプレートをＶｃｃ電
圧に設定する、あるいは、全てのメモリセルに“１”デ
ータを書込むことによりキャパシタＣのストレージ電極
をほぼＶｃｃ電位に設定すると共にメモリセルキャパシ
タプレートをＶｓｓ電圧に設定することにより、キャパ
シタ絶縁膜に（Ｖｃｃ−Ｖｓｓ）の電圧ストレスを印加
することが可能になる。
【００３３】即ち、上記したような半導体装置によれば
、ウェーハ状態でのバーンインに際してプローブカード
の針をウェハ上のチップ領域上の電圧ストレス試験用の
パッドに同時に接触させて電圧ストレスを印加する場合
に、任意数の電圧ストレス試験用の端子のうちの任意の
１個の端子からの入力を用いて集積回路内部の所定の回
路部分を電圧ストレス試験モードに設定制御することが
可能になる。これにより、上記回路部分にそれぞれ対応
して電圧ストレス試験用のパッドを設ける必要がなくな
るので、ウェーハ状態でのバーンインに際してプローブ
カードの針が接触する電圧ストレス試験用のパッドの１
チップ当りの数を低減することが可能になる。
【００３４】このように１チップ当りの電圧ストレス試
験用のパッド数が少数で済むと、以下に述べるような利
点が得られる。
【００３５】（ａ）パッド数に応じてプローブカードの
針数を減らし、針先とパッドとの接触箇所の平面性の確
保が容易になる。プローブカードの針先の平面性を確保
しておくと、パッドおよびプローブカードの針の損傷が
生じ難く、針の耐久性も悪化し難くなる。
【００３６】（ｂ）パッド数に応じてプローブカードの
針数を減らし、テスターの電圧供給能力で決まるプロー
ブカードの針の最大数の範囲において同時に接触させ得
るチップ数を増大させ、試験時間を短縮し、バーンイン
の効率をより向上させることができる。
【００３７】（ｃ）パッド間の距離をプローブカードの
針の最小ピッチ以上とし、プローブカードの針を同時に
接触させ得るチップ数を増大させ、試験時間を短縮し、
バーンインの効率をより向上させることができる。
【００３８】（ｄ）パッドの配置上の制約が緩和される
ので、ウェーハ状態でのバーンインの多数個取りに適し
たようにパッドを配置し、バーンインの効率を向上させ
ることができる。この一例について、図２を参照しなが
ら説明する。
【００３９】図２は、半導体ウェハ上に複数個の集積回
路チップ領域を有するように製造された半導体装置にお
けるチップ領域１０…の配列の一部と、この各チップ領
域上における電圧ストレス試験用のパッド（例えばボン
ディングパッド）１１′、１１”、１２′、１２”の配
置の一例と、ウェハ状態でのバーンイン時に上記各チッ
プ領域上における電圧ストレス試験用のパッドの一部に
プローブカード２２…の針２３…が同時に接触している
様子を示している。なお、図２では、電圧ストレス試験
用のパッド以外のダイソートおよびアセンブリに使用さ
れるボンディングパッドは表示を省略している。
【００４０】即ち、チップ領域１０には、動作電源供給
用の電源パッド以外の電圧ストレス試験用のパッドとし
て、同じ機能のパッドが複数個（本例では２個ずつ）設
けられており、この複数個のパッドはチップ領域の一辺
部と他の領域部（例えば他辺部）とに分散して配置され
ている。一例として、電圧ストレス試験用のパッドは複
数組（本例では２組）設けられており、各組の各２個の
パッド（１１′、１１”）、（１２′、１２”）はチッ
プ領域１０の平行な二辺に分けられてそれぞれほぼ一列
に配置され、一方の辺に配列されたパッド群（１１′、
１２′）と他方の辺に配列されたパッド群（１１”、１
２”）とは、同じ順序で配列されると共に互いに対応す
るパッド同士が向き合うように配列されている。なお、
上記各組における同じ機能の２個のパッド相互は、配線
（図示せず）により接続されている。
【００４１】図２の半導体装置においては、隣り合う２
列のチップ領域群の互いに近接する各一辺にそれぞれの
電圧ストレス試験に必要なパッド群が集中している。こ
れにより、ウェハ状態でのバーンイン時に、プローブカ
ードの向い合う二辺から突設された針のうちの一辺側か
ら同方向に突設された針を、上記２列のチップ領域群の
うちの各列当り例えば４個のチップ領域における各一辺
に集中している電圧ストレス試験用のパッド群に対して
同時に接触させることが容易になる。同様に、プローブ
カードの他の一辺側から同方向に突設された針を、上記
２列に隣り合う別の２列のチップ領域群のうちの各列当
り例えば４個のチップ領域における各一辺に集中してい
る電圧ストレス試験用のパッド群に対して同時に接触さ
せることが容易になる。これにより、ウェハ上の隣り合
う４列のチップ領域群のうちの各列当り４個のチップ領
域（１６個のチップ領域）の電圧ストレス試験用のパッ
ド群にプローブカードの針を同時に接触させて各チップ
領域に電圧ストレスを印加することが可能になる。
【００４２】従って、図２の半導体装置によれば、ウェ
ーハ状態でプローブカードとプローバとを用いてバーン
インする際に、プローブカードの針をウェハ上の可能な
限り多くの複数個のチップ領域上の電圧ストレス試験用
のパッドに同時に接触させることが可能となり、バーン
インの効率を向上させと共に生産能力を向上させ、バー
ンインの時間を短縮して製造コストを低減することがで
きる。
【００４３】また、前記実施例では、制御回路１５によ
り、互いに回路機能が異なる複数箇所の回路部分を制御
する例を示したが、必ずしも複数箇所を制御しなくても
よい。
【００４４】なお、前記実施例のウェーハ状態の半導体
装置から個々のＤＲＡＭチップに分離されてパッケージ
に収納されて最終製品の形態に仕上げられた集積回路装
置（ＤＲＡＭ装置）についてみれば、当然ながら、その
チップ上には任意数の電圧ストレス試験用の端子と、電
圧ストレス試験用の任意の１個のパッドからの入力を用
いて集積回路内部の所定の回路部分を電圧ストレス試験
モードに対応するように設定制御する制御回路とを具備
している。
【００４５】また、上記各実施例において、ストレス試
験用の端子は、ボンディングパッドに限らず、ウェハ状
態でのバーンインに際して使用されるテスターのプロー
ブカードの接触端子（材質として例えば導電性ゴムを用
いたものでもよい。）に接触可能なものであればよく、
例えばＴＡＢ（ｔａｐｅ　　Ａｕｔｏｍａｔｅｄ　　Ｂ
ｏｎｄｉｎｇ）技術で用いられるバンプなどでもよい。
【００４６】また、本発明は、上記実施例のＤＲＡＭに
限らず、その他のメモリ、集積回路チップを有する半導
体装置に一般的に適用することが可能である。
【００４７】なお、上記実施例では、バーンインに際し
ての電圧ストレス試験を例にとって説明したが、本発明
は、温度加速に関係なく電圧ストレス試験を行う場合に
も有効であることはいうまでもない。
【００４８】
【発明の効果】上述したように本発明の半導体装置によ
れば、ウェーハ状態での不良のスクリーニングに際して
プローブカードの接触端子をウェハ上のチップ領域上の
電圧ストレス試験用の端子に同時に接触させて電圧スト
レスを印加する場合に、１チップ当りの電圧ストレス試
験用の端子数を低減することが可能となり、チップ上の
端子およびプローブカードの接触端子の損傷を防止し、
プローブカードの接触端子の耐久性を向上させ、不良の
スクリーニングの効率を向上させると共に生産能力を向
上させ、不良のスクリーニングの時間を短縮して製造コ
ストを低減することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係るＤＲＡＭ回路の一例
を示す回路図。
【図２】本発明のウェハ状態の半導体装置の一部の領域
における複数個のチップ領域の配列と各チップ領域上に
おける電圧ストレス試験用のパッドの配置の一例とウェ
ハ状態でのバーンイン時に各チップ領域上における電圧
ストレス試験用のパッドの一部にプローブカードの針が
同時に接触している様子を示す図。
【図３】現在考えられているＤＲＡＭチップ領域に対す
る電圧ストレスの印加効率を向上させるように構成され
たＤＲＡＭ回路の一例を示す回路図。
【符号の説明】
１０…チップ領域、１１、１２、１１′、１１”、１２
′、１２”…電圧ストレス試験用のパッド、１３、１４
…電圧ストレス試験用以外のパッド、１５…制御回路、
１６…二入力ノア回路、１７、１８…インバータ、３１
…電源パッド、３２…接地パッド、３３…ＲＡＳパッド
、３４…ビット線プリチャージ・イコライズ信号発生回
路、３５…ビット線プリチャージ電圧発生回路、３６…
ビット線プリチャージ電源線、３７…ビット線プリチャ
ージ出力スイッチ回路、３８…スイッチ制御回路、Ｒ１
〜Ｒ３…プルダウン用抵抗素子、Ｎ１〜Ｎ４…ＮＭＯＳ
トランジスタ、ＷＬ…ワード線、（ＢＬ、／ＢＬ）…ビ
ット線対、ＭＣ…メモリセル。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】　　複数個の集積回路チップ領域を有する
    ウェハ状態の半導体装置あるいはこのウェハから個々の
    チップに分離されてパッケージに収納されて仕上げられ
    た半導体装置において、任意数の電圧ストレス試験用の
    端子と、電圧ストレス試験用の任意の１個の端子からの
    入力を用いて集積回路内部の回路部分を電圧ストレス試
    験モードに対応するように設定制御する制御回路とを具
    備することを特徴とする半導体装置。
  2. 【請求項２】　　請求項１記載の半導体装置において、
    前記集積回路チップ領域はメモリ回路領域であり、前記
    電圧ストレス試験用の１個の端子は、メモリ回路のワー
    ド線に電圧ストレスを印加するための端子であることを
    特徴とする半導体装置。
  3. 【請求項３】　　請求項２記載の半導体装置において、
    前記制御回路は、ビット線プリチャージ信号を発生する
    ためのビット線プリチャージ信号発生回路の出力、ビッ
    ト線プリチャージ電圧発生回路の出力電位あるいは出力
    スイッチを制御することを特徴とする半導体装置。
  4. 【請求項４】　　請求項１記載の半導体装置において、
    前記集積回路チップ領域はダイナミック型ランダムアク
    セスメモリ（ＤＲＡＭ）回路領域であり、前記電圧スト
    レス試験用の１個の端子は、ＤＲＡＭ回路のワード線に
    電圧ストレスを印加するための端子であり、前記制御回
    路は、ビット線プリチャージ・イコライズ信号を発生す
    るためのビット線プリチャージ・イコライズ信号発生回
    路の出力、ビット線プリチャージ電圧発生回路の出力ス
    イッチあるいは出力電位およびメモリセルキャパシタプ
    レート電圧発生回路の出力スイッチあるいは出力電位を
    制御することを特徴とする半導体装置。
  5. 【請求項５】　　請求項１乃至４のいずれか１項に記載
    の半導体装置において、前記回路部分の少なくとも１箇
    所には、機能試験用の端子が接続されていることを特徴
    とする半導体装置。
  6. 【請求項６】　　請求項１乃至５のいずれか１項に記載
    の半導体装置において、前記回路部分の少なくとも１箇
    所には、通常動作時に使用される端子が接続されている
    ことを特徴とする半導体装置。
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