KR100542695B1

KR100542695B1 - 반도체 소자의 테스트 모드 회로

Info

Publication number: KR100542695B1
Application number: KR1020030080045A
Authority: KR
Inventors: 정호돈
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-11-13
Filing date: 2003-11-13
Publication date: 2006-01-11
Also published as: TW200516266A; US20050138502A1; US6949947B2; TWI259905B; KR20050046066A

Abstract

테스트하고자 하는 테스트 모드의 종류에 대한 다수의 어드레스 코드에 따라 디코드된 테스트 모드 제어신호를 생성하기 위한 테스트 모드 콘트롤부; 멀티 레벨을 생성하기 위한 멀티 레벨 생성부; 상기 테스트 모드 콘트롤부로부터의 제어 신호에 따라 하나의 멀티 레벨 테스트 모드 라인에 멀티 레벨을 실어 주기 위한 멀티 레벨 전달부; 상기 멀티 레벨 전달부로부터 입력되는 멀티 레벨을 확인하여 생성된 테스트 신호를 테스트 모드 사용회로에 제공하기 위한 멀티 레벨 확인 회로를 포함하여 이루어진 반도체 소자의 테스트 모드 회로가 개시된다.

멀티 레벨 테스트, 테스트 모드 라인

Description

반도체 소자의 테스트 모드 회로{Test mode circuit in a semiconductor device}

도 1 은 종래의 테스트 모드를 설명하기 위한 블록도이다.

도 2 는 도 1의 테스트 모드 콘트롤부의 상세 회로도이다.

도 3 은 도 1의 테스트 모드 사용부의 상세회로도이다.

도 4 는 본 발명에 따른 테스트 모드 회로의 블록도이다.

도 5 는 도 4의 테스트 모드 콘트롤부의 상세회로도이다.

도 6 은 도 4의 멀티레벨 생성부의 상세회로도이다.

도 7은 도 4의 멀티레벨 테스트 모드 전달부의 상세회로도이다.

도 8 은 도 4의 멀티레벨 확인부의 상세회로도이다.

도 9 는 도 8의 멀티레벨 확인부의 출력을 디코딩하기 위한 코딩회로도이다.

도 10 은 도 4의 테스트 모드 사용부의 상세회로도이다.

* 도면의 주요 부분에 대한 부호의 설명

60: 테스트 모드 콘트롤부 70: 멀티 레벨 테스트 모드 전달부

80: 멀티 레벨 생성부 90: 멀티 레벨 테스트 모드 라인

100: 테스트 모드 사용부 110: 멀티 레벨 확인부

본 발명은 반도체 소자의 테스트 모드 회로에 관한 것으로 특히, 테스트 라인의 수를 줄일 수 있는 반도체 소자의 테스트 모드 회로에 관한 것이다.

일반적으로 반도체 메모리의 대용량화에 따라 원료에 대한 제품의 비율저하가 문제로 되며, 칩면적의 증대에 의한 칩 내부의 결함 발생율이 증가할 뿐만 아니라 미세화에 의한 배선간격의 감소로 하나의 결함에 대하여 두 배선으로 연결되는 불량 발생률이 현저하게 상승하고 있다. 특히 전계효과 트랜지스터를 주요 소자로 하는 기억용 반도체 집적회로의 제조에 있어서는 반도체 접적회로의 동작을 보증하기 의해 제조공정중에 반도체 집적회로등의 각층 특성을 자체 시험하고 있다. 이러한 반도체 집적회로의 제조공정중에 실시하는 반도체 집적회로의 시험에는 많은 경비가 요구되며, 더군다나 최근의 고집적도 제품의 경우에 있어서의 반도체 집적회로의 자체시험비는 제조 경비중에 점유하는 비율이 무시할수 없을 정도로 높고, 시험정비의 대부분은 시험장치 사용료이며, 상각 경비와 약간의 부대경비가 포함된다.

또한 시험 시간은 집적도 증대와 함께 길어지게 되지만, 제조 신뢰도를 높이기 위해 집적밀도를 적게 설계하여 제품신뢰도의 시험 의존성을 감소시킴으로써 시험시간의 증가를 방지하고 있다.

이러한 실정에 비추어 시험비의 감소는 당업계의 장기적인 목표로 되어 있어 여러가지 검토되고 있다. 물론 시험설비비의 절감을 위해 다수의 병렬 시험을 실시 하고 있지만, 이 경우에는 당연히 부대 경비가 많아질 뿐만 아니라 고가의 고속시험기를 필요로 한다.

현재 테스트 모드를 사용하는 디램의 경우 테스트 아이템 하나당 사용되는 제어 회로와 테스트 라인은 각기 하나씩 가지도록 배치되어 있다. 이로인해 래이 아웃 구성에 있어서 제한된 공간에 라인을 배치해야 하므로 테스트 아이템을 추가하는 것은 곧 풀 칩 전역에 라인 증가를 가져오게 된다.

이러한 종래 기술을 도 1 내지 도 3을 참조하여 설명하기로 한다.

테스트 모드 콘트롤부(10)는 테스트 모드 라인(20)을 통해 전압 레벨 제어 회로 또는 펄스 폭 제어 회로와 같은 테스트 모드 사용부(30)에 연결된다. 테스트 모드 콘트롤부(10)는 도 2 와 같이 다수의 디코더(40a 내지 40n)로 구성되며, 테스트 시작 신호(Test_start)가 인에이블된 상태에서 테스트하고자 하는 아이템에 대하여 미리 설정 해 놓은 어드레스 코드(Add<0> 내지 Add<n>)가 입력되었을 때 입력된 어드레스 코드에 대응하는 디코더(40a 내지 40n)의 출력 신호가 로우 레벨에서 하이 레벨로 바뀌게 된다. 이러한 동작에 의해 테스트 모드 신호(Test mode<0> 내지 Test mode<n>)가 생성된다. 테스트 모드 신호는 해당 테스트 모드 라인을 통해 테스트 사용부(30)에 입력되고 이 테스트 모드 신호에 따라 검사 대상 신호(Check_signal)가 테스트 모드 확인 회로(50a 내지 50n)에 입력된다.

이러한 종래 기술은 앞서 설명한 바와 같이 각 테스트 모드 하나당 한개의 테스트 모드 라인을 필요로 하므로 칩 면적이 증가하는 단점이 있다.

상술한 단점을 해소하기 위하여 테스트 모드 라인 하나에 여러개의 바이어스 레벨을 실어 보낼 수 있게 하고 이를 각기 하나의 테스트 모드로 인식하게 하므로써 테스트 모드 사용시 테스트 모드 라인을 줄일 수 있는 반도체 소자의 테스트 모드 회로를 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 테스트 모드 회로는 테스트하고자 하는 테스트 모드의 종류에 대한 다수의 어드레스 코드들에 따라 디코드된 테스트 모드 제어신호들을 생성하기 위한 테스트 모드 콘트롤부;

멀티 레벨을 생성하기 위한 멀티 레벨 생성부;

상기 테스트 모드 콘트롤부로부터의 상기 테스트 모드 제어 신호들 각각에 응답하여 상기 멀티 레벨을 선택적으로 하나의 멀티 레벨 테스트 모드 라인에 실어 주기 위한 멀티 레벨 전달부;

상기 멀티 레벨 전달부로부터 입력되는 상기 멀티 레벨을 확인하여 생성되는 테스트 신호들을 테스트 모드 사용회로에 제공하기 위한 멀티 레벨 확인 회로를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.

도 4 는 본 발명에 따른 반도체 소자의 테스트 모드 회로의 블록도이다. 테스트하고자 하는 아이템 즉, 테스트 모드의 종류에 대한 다수의 어드레스 코드가 설정된다. 이들 어드레스 코드에 따라 디코드된 제어신호가 테스트 모드 콘트롤부(60)에서 생성된 다음 멀티 레벨 테스트 모드 전달부(70)에 전달된다.

멀티 레벨 생성부(80)에서는 저항 디바이더와 같은 다양한 방법에 의해 다수 의 멀티 레벨을 생성한다.

멀티 레벨 전달부(70)에서는 테스트 모드 콘트롤부(60)로부터의 제어 신호에 따라 멀티 레벨 테스트 모드 라인(90)에 하나의 멀티 레벨을 실어 주게 된다.

멀티 레벨 확인 회로(110)는 예를 들면 비교기 등으로 이루어지는데 입력되는 멀티 레벨을 확인하게 된다. 멀티 레벨 확인 회로(110)의 출력 또는 이를 코딩한 신호에 따라 테스트 모드 사용 회로(100)가 동작되게 된다.

도 5 내지 도 10을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.

도 5 는 도 4의 테스트 모드 콘트롤부(60)의 상세 회로도이다.

테스트 모드 콘트롤부는 다수의 래치(60a 내지 60n)를 포함한다. 각 래치의 출력 신호는 직렬 연결된 두개의 인버터를 경유하여 출력된다. 그로인하여 다수의 테스트 모드 제어 신호(TestMode<0> 내지 TestMode<n>)가 생성된다.

도 6 은 도 4의 멀티 레벨 생성부의 상세 회로도이다.

멀티 레벨은 도 6에 도시된 바와 같이 다수의 저항(R1 내지 R6)을 직렬 연결한 저항 디바이더에 의해 생성할 수 있거나 반도체 소자에서 다른 용도로 사용 중인 다운 레벨을 이용한 다양한 방법에 의해 생성할 수 있다.

도 7 은 도 4의 멀티 레벨 테스트 모드 전달부의 상세 회로도이다.

도 5의 테스트 모드 콘트롤부(60)의 출력(TestMode<0>, TestMode<1>.......TestMode<n>)이 NOR 게이트(G1)에 입력된다. NOR 게이트(G1)의 출력이 초기 레벨(TM_initial)로 사용된다. 테스트 모드 동작 전에 테스트 모드 콘트롤부(60)의 출력(TestMode<0>, TestMode<1>.......TestMode<n>)는 로우 레벨을 유지하므로 NOR 게이트(G1)의 출력은 하이 레벨을 유지한다. 그러므로 패스 게이트(P1)가 턴온되어 멀티 레벨 테스트 모드 라인(90)은 로우 레벨을 갖게 된다.

테스트 동작을 하기 위해 테스트 모드 콘트롤부(60)의 출력(TestMode<0>, TestMode<1>.......TestMode<n>)중 어느 하나가 선택 되면 그에 해당하는 출력이 하이 레벨로 바뀌게 된다.

예를 들어 TestMode<0>가 하이 레벨이면, 패스 게이트(P2)가 턴온되어 멀티레벨(Multi_level<0>)이 멀티 레벨 테스트 모드 라인(90)에 전달되고, TestMode<1>가 하이 레벨이면, 패스 게이트(P3)가 턴온되어 멀티레벨(Multi_level<1>)이 멀티 레벨 테스트 모드 라인(90)에 전달되며, TestMode<n>가 하이 레벨이면, 패스 게이트(Pn)가 턴온되어 멀티레벨(Multi_level<n>)이 멀티 레벨 테스트 모드 라인(90)에 전달된다.

도 8 은 도 4의 멀티 레벨 확인부의 상세 회로도이다.

멀티 레벨 확인부는 다수의 비교기(110a 내지 110n)로 구성된다. 각 비교기는 인에이블 신호(Comparator_en)에 의해 인에이블된다. 또한 각 비교기의 제 1 입력 단자(I1)는 서로 접속된 채로 멀티레벨 테스트 모드 라인(90)과 연결되고, 각 비교기의 각각의 제 2 입력단자(I2)는 서로 다른 크기의 비교 전압(비교 전압<0>, 비교 전압<1>.....비교 전압<n>)이 공급된다. 각 비교기들은 서로 다른 레벨을 비교하여 로우 또는 하이 레벨을 출력하며 비교 전압은 외부 전압을 저항 디바이더를 이용하여 전압값을 설정하는 방법과 레벨을 다운시켜 다른 용도에 사용되던 레벨을 직접사용하는 방법이 있을 수 있다.

이로써, 입력된 멀티 레벨과 비교기의 비교전압을 비교하여 비교 출력을 얻게 된다. 각 비교기의 비교 출력(Comp_out<0>, Comp_out<1>....Comp_out<n>)을 테스트 모드 사용부(100)에서 직접 사용할 수도 있고 도 9와 같이 디코딩하여 사용할 수도 있다.

도 9 는 도8 의 각각의 비교기 출력을 디코딩하는 디코딩 회로도이다.

비교기 출력(Comp_out<0>, Comp_out<1>....Comp_out<n>)이 NOR 게이트(K0)에 입력되는데 n 번째 비교기 출력(Comp_out<0>)은 인버터(I1)를 통해 NOR게이트(K0)에 입력된다. 그로인하여 디코딩 출력(Comp_dec<0>)이 생성된다.

비교기 출력(Comp_out<0>, Comp_out<1>....Comp_out<n>)이 NOR 게이트(K1)에 입력되는데 n 및 n-1 번째 비교기 출력(Comp_out<n> 및 Comp_out<n-1>)은 인버터(I1 및 I2)를 통해 NOR 게이트(K1)에 입력된다. 그로인하여 디코딩 출력(Comp_dec<1>)이 생성된다.

비교기 출력(Comp_out<0>, Comp_out<1>....Comp_out<n>)이 인버터(I1 내지 In)를 각기 경유하여 NOR 게이트(K1)에 입력된다. 그로인하여 디코딩 출력(Comp_dec<n>)이 생성된다.

도 10 은 도 4의 테스트 모드 사용부의 상세 회로도이다.

도 9의 디코딩 출력(Comp_out<0>, Comp_out<1>......Comp_out<n>)에 따라 검사 대상 신호(Check_signal)가 NAND 게이트 및 인버터를 경유해 각각의 테스트 모드 확인 회로(120a....120n)에 공급되고, 테스트 모드 확인 회로를 통해 테스트 모 드가 실행된다.

한편, 멀티 레벨을 생성하는 방법을 예를 들어 설명하기로 한다.

멀티 레벨 생성부에서 외부 전압을 저항 디바이더를 사용하여 전압 값을 설정하는 방법으로 멀티 레벨을 만듦에 있어서, 멀티 레벨 테스트 모드 라인(90)의 레벨을 외부 전압이 2.5V 일때 2.0V, 1.5V, 1.0V 가 되도록 한다. 그리고 멀티 레벨 확인부(110)의 비교 전압도 각각 1.75V, 1.25V, 0.75V로 설정한다.

이때 원하는 어드레스 코드를 입력하면 미리 설정해 놓은 멀티 레벨중 하나가 전달되게 된다. 선택된 멀티 레벨이 예를 들어 1.0V 였다면 멀티 레벨 확인부(110)의 비교기 출력은 초기에 Low, Low, Low 값을 가졌다가 표 1에 나타낸 바와 같이 Low, Low, High 값으로 바뀌게 된다.

멀티레벨	비교 전압<0>=1.75V	비교 전압<1>=1.75V	비교 전압<2>=1.75V
1.0V	Low	Low	High
1.5V	Low	High	High
2.0V	High	High	High

상술한 바와 같이 테스트 모드를 사용함에 있어서 종래에는 테스트 모드당 하나의 테스트 모드 라인을 가지고 있어서 많은 수의 테스트 모드 사용에 공간적 제한이 많았으나 본 발명에 의하면 멀티 레벨 테스트 모드 사용으로 테스트 모드의 개수를 증가시킬 수 있게 되어 제품 개발 단축과 칩 사이즈 감소등의 경제적 효과가 크다.

본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.

Claims

테스트하고자 하는 테스트 모드의 종류에 대한 다수의 어드레스 코드들에 따라 디코드된 테스트 모드 제어신호들을 생성하기 위한 테스트 모드 콘트롤부;

멀티 레벨을 생성하기 위한 멀티 레벨 생성부;

상기 테스트 모드 콘트롤부로부터의 상기 테스트 모드 제어 신호들 각각에 응답하여 상기 멀티 레벨을 선택적으로 하나의 멀티 레벨 테스트 모드 라인에 실어 주기 위한 멀티 레벨 전달부; 및

상기 하나의 멀티 레벨 테스트 모드 라인을 통해서 입력되는 상기 멀티 레벨을 확인하여 생성되는 테스트 신호들 각각을 테스트 모드 사용회로에 제공하기 위한 멀티 레벨 확인 회로를 포함하여 이루어진 반도체 소자의 테스트 모드 회로.
제 1 항에 있어서,

상기 테스트 신호들을 디코딩하여 상기 테스트 모드 사용 회로에 제공하기 위한 디코딩 회로를 더 포함하는 반도체 소자의 테스트 모드 회로.
제 1 항에 있어서,

상기 테스트 모드 콘트롤부는 테스트 시작 신호에 따라 상기 어드레스 코드들 각각을 래치하기 위한 다수의 래치를 포함하여 구성된 반도체 소자의 테스트 모드 회로.
제 1 항에 있어서,

상기 멀티 레벨 생성부는 외부 전압을 이용한 저항 디바이더로 구성된 반도체 소자의 테스트 모드 회로.
제 1 항에 있어서,

상기 멀티 레벨 생성부는 반도체 소자에서 다른 용도로 사용 중인 다운 레벨을 이용할 수 있도록 구성된 반도체 소자의 테스트 모드 회로.
제 1 항에 있어서,

상기 멀티 레벨 전달부는 상기 테스트 모드 콘트롤부로부터의 상기 테스트 모드 제어 신호들을 이용해서 초기화 신호를 생성하기 위한 초기화 신호 생성 회로와;

상기 초기화 신호에 따라 상기 하나의 멀티 레벨 테스트 모드 라인을 일정한 레벨로 만들어 주기 위한 초기화 회로;

상기 테스트 모드 제어 신호들 각각에 응답하여 상기 멀티 레벨을 선택적으로 상기 하나의 멀티 레벨 테스트 모드 라인으로 전달하기 위한 전달 회로를 포함하여 구성된 반도체 소자의 테스트 모드 회로.
제 1 항에 있어서,

상기 멀티 레벨 확인부는 다수의 비교기로 구성된 반도체 소자의 테스트 모드 회로.
제 6 항에 있어서,

상기 초기화 신호 생성 회로는 NOR 게이트로 구성된 반도체 소자의 테스트 모드 회로.
제 6 항에 있어서,

상기 전달 회로는 다수의 전달 게이트로 구성된 반도체 소자의 테스트 모드 회로.