KR940022585A - 반도체 메모리 장치 및 그 장치의 동작 시험 방법 - Google Patents

반도체 메모리 장치 및 그 장치의 동작 시험 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것이다. 판독제어신호는 판독 모드의 외부로 입력되고, 시험모드신호는 메모리 셀을 시험하는 모드의 외부로 입력된다. 판독제어신호의 입력에 따라 복수의 메모리 셀로부터 판독되는 복수의 판독 데이터는 복수의 래치회로에 의하여 래치된다. 래치회로의 출력신호는 래치회로의 출력신호가 동일한가를 점검하고 1 비트의 압축 데이터의 형태로 합성신호를 출력시키는 데이터 압축기로 입력된다. 데이터 압축기의 출력신호는 시험모드신호의 입력에 따라 데이터 압축기의 출력신호를 출력시키는 출력회로로 입력된다. 프레세트 회로는 시험모드신호 및 판독제어신호를 토대로 상이한 데이터를 래치시키는 래치회로를 포함한다.

Description

반도체 메모리 장치 및 그 장치의 동작 시험 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 제1실시예에 따른 데이터 출력부를 예시하는 블록도.

Claims (9)

  1. 복수의 메모리 셀과; 판독제어신호를 토대로 상기 복수의 메모리 셀에서 판독되는 데이터를 래칭하는 복수의 래치회로와; 상기 래치회로의 출력신호를 수신하여, 그 래치회로의 출력신호의 논리 레벨이 동일한지를 점검하고 그 점검 결과를 나타내는 압축신호를 출력시키는 데이터 압축기와; 상기 압축신호와 시험모드신호에 응답하여 각각의 상기 메모리 셀의 본래의 기능을 검출하는 출력회로와; 상기 시험모드신호와 판독제어신호에 응답하여 프리세트 회로에 의한 프리세트 신호에 앞서 상기 래치회로에 의하여 래치되는 논리 레벨과 상이한 논리 레벨의 데이터를 래치가능하도록 상기 래치회로들 중 적어도 하나의 래치회로로 프리세트 신호를 출력시키는 프리세트 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 래치회로의 각각은 2개의 CMOS 인버터를 구비하고, 각 인버터는 다른 인버터의 입력 단자에 접속되는 출력 단자를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 데이터 압축기는 상기 래치회로의 출력신호가 동일한 경우에 하이레벨 신호를 출력하고, 그 반대의 경우에 로우 레벨 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 프리세트 회로는 상기 판독제어신호의 하강시에 하이 레벨인 시험모드신호를 토대로 프리세트 신호를 발생시키는 프리세트 신호발생기와, 상기 프리세트 신호에 응답이 가능할 때 상기 래치회로의 각각의 출력신호를 하이 레벨과 로우 레벨 중 하나의 레벨로 설정하는 스위치 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 복수의 메모리 셀과; 판독제어신호를 토대로 상기 복수이 메모리 셀에서 판독되는 복수의 판독 데이타를 래칭하는 복수의 래치회로와; 상기 래치회로의 출력신호를 수신하여, 상기 래치회로의 출력신호가 동일한 경우에 하이 레벨과 로우 레벨의 논리신호 중 하난의 논리신호를 출력시키고, 그 반대의 경우에 하이 레벨과 로우 레벨의 논리신호 중 다른 논리 신호를 출력시키는 데이타 압축기와; 시험모드신호를 토대로 상기 데이타 압축기로부터 입력신호를 출력시키는 출력회로와; 상기 판독제어신호의 하강시에 상기 시험모드신호를 토대로 프리세트 신호를 발생시키는 프리세트 신호 발생기와; 상기 프리세트 신호에 응답하여 상기 프리세트 회로에 의한 프리세트 신호의 출력에 앞서 상기 래치회로에 의하여 래치되는 논리레벨과 상이한 논리레벨의 데이타를 래치가능하도록 상기 래치회로의 각각을 인에이블링 하는 스위치회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 프리세트 신호 발생기는 상기 시험모드신호를 수요하는 NAND 게이트와; 상기 판독제어신호를 수용하고, 상기 NAND 게이트로 출력신호를 출력시키는 제1인버터와; 상기 제1인버터와 직렬 접속되어 상기 제1인버터의 출력신호를 수용하고, 상기 NAND 게이트로 출력신호를 출력시키는 홀수단의 제2인버터와; 상기 NAND 게이트의 출력신호를 수요하고, 상기 프리세트 신호를 출력시키는 제3인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 스위치회로는 제1래치회로의 출력 단자와 접지 사이에 접속되고, 상기 프리세트 신호가 공급되는 게이트를 갖는 제1N 채널 MOS 트랜지스터와; 제2래치회로의 출력 단자와 접지사이에 접속되고, 상기 프리세트 신호가 공급되는 게이트를 갖는 제2N채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 복수의 메모리 셀과; 판독 모드에 외부로 입력되는 판독제어신호를 토대로 상기 복수의 메모리 셀에서 판독되는 복수의 판독 데이터를 래칭하고, 다른 인버터의 입력 단자에 접속되는 출력 단자를 갖는 2개의 CMOS 인버터를 구비하는 복수의 래치회로와; 상기 래치회로의 출력신호를 수신하여, 상기 래치회로의 출력신호가 동일한 경우에 하이 레벨 신호를 출력시키고, 그 반대의 경우에 로우 레벨 신호를 출력시키는 데이터 압축기와; 상기 메모리 셀을 시험하는 모드에 외부로 입력되는 시험모드신호를 토대로 상기 데이터 압축기로부텅 입력신호를 출력시키는 출력회로와; 상기 시험모드신호를 수용하는 NAND 게이트와; 상기 판독제어신호를 수용하고, 상기 NAND 게이트로 출력신호를 출력시키는 제1인버터와; 상기 제1인버터와 직렬 접속되어 상기 제1인버터의 출력신호를 수용하고, 상기 NAND 게이트로 출력신호를 출력시키는 홀수단의 제2인버터와; 상기 NAND 게이트의 출력신호를 수용하고, 상기 프리세트 신호를 출력시키는 제3인버터와; 제1래치회로의 출력 단자와 접지사이에 접속되고, 상기 프리세트 신로가 공급되는 게이트를 갖는 제1N채널 MOS 트랜지스터와; 제2래치회로의 출력 단자와 접지 사이에 접속되고, 상기 프리세트 신호가 공급되는 케이트를 갖는 제2N채널 MOS 트랜지스터와; 상기 프리세트 신호에 응답이 가능할 때 상기 래치회로의 출력신호를 하이레벨 또는 로우 레벨로 설정하는 스위치 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 동이한 데이터가 복수의 메모리 셀에 제공되고, 상기 메모리 셀에서 판독되는 데이터는 복수의 래치회로에 의하여 래치되며, 상기 메모리 셀에서 판독되는 모든 데이터가 동일할 경우에 반전되는 출력신호(φDC1)에 따라 보정하는 래치회로에 의하여 데이터가 래치되는지의 여부를 결정하는 반도체 메모리 장치의 동작을 시험하는 방법에 있어서, 시험시 반도체 메모리 장치로 공급되는 시험모드신호와 판독제어신호에 응답하여 상기 래치회로에 의하여 래치되는 데이터를 그와 상이한 데이터로 변환하는 단계와; 상기 판독제어 신호에 응답하여 상기 래치회로에 의한 메모리 셀로부터 판곧되는 데이터를 래칭하는 단계와; 상기 래치회로에 의하여 래치되는 데이터를 상기 출력신호로 변환하는 단계와; 상기 시험모드신호에 응답하여 상기 출력신호를 출력하는 단계와; 판독 동작에 소요되는 액세스 시간으로서 상기 출력신호의 변환에 대하여 상기 판독제어신호의 입력에서의 시간을 측정하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작시험방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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