KR100699811B1

KR100699811B1 - 내부에서 테스트용 기준 전압을 발생하는 디디알 에스디램반도체 장치

Info

Publication number: KR100699811B1
Application number: KR1020000046939A
Authority: KR
Inventors: 최성호; 신충선
Original assignee: 삼성전자주식회사
Priority date: 2000-08-14
Filing date: 2000-08-14
Publication date: 2007-03-27
Also published as: KR20020013279A

Abstract

본 발명은 내부에서 테스트용 기준 전압을 발생하는 디디알 에스디램 반도체 장치에 관한 것으로, 디디알 에스디램 반도체 장치에 있어서, 제어 신호를 발생하는 모드 레지스터 셋 회로; 상기 모드 레지스터 셋 회로에 연결되며 상기 제어 신호를 버퍼링하는 입력부와, 상기 입력부의 출력 신호에 응답하여 내부 기준 전압을 발생하는 출력부를 구비하며, 상기 디디알 에스디램 반도체 장치의 기입/독출 동작시 출력단이 하이 임피던스 상태로 되어 상기 내부 기준 전압을 출력하지 않으며, 상기 디디알 에스디램 반도체 장치의 테스트시에 상기 내부 기준 전압을 출력하는 기준 전압 발생기; 및 상기 기준 전압 발생기에 연결되며, 외부에서 입력되는 외부 기준 전압과 입력 신호를 입력하고, 상기 기준 전압 발생기로부터 내부 기준 전압이 출력되면 상기 입력 신호를 상기 내부 기준 전압을 기준하여 버퍼링하며, 상기 기준 전압 발생기로부터 내부 기준 전압이 출력되지 않으면 상기 입력 신호를 상기 외부 기준 전압을 기준하여 버퍼링하는 입력 버퍼를 구비함으로써 디디알 에스디램 반도체 장치의 테스트 가격이 낮아진다.

Description

내부에서 테스트용 기준 전압을 발생하는 디디알 에스디램 반도체 장치{DDR SDRAM semiconductor device generating internal reference voltage for testing the same}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 디디알 에스디램(DDR SDRAM; Double Data Rate Synchronous Dynamic Random Access Memory) 반도체 장치의 입력 버퍼의 회로도이다.

도 2는 본 발명에 따른 디디알 에스디램 반도체 장치의 입력 버퍼의 회로도이다.

도 3은 상기 도 2에 도시된 기준 전압 발생 회로의 상세 회로도의 실시예이다.

본 발명은 디디알 에스디램 반도체 장치에 관한 것으로서, 특히 내부에 구비되는 입력 버퍼의 테스트를 위해 내부에서 기준 전압을 발생하는 디디알 에스디램 반도체 장치에 관한 것이다.

노말(normal) 디램은 입력 레벨이 LVTTL(Low Voltage Transistor Transistor Logic)이므로 외부에서 기준 전압 신호가 인가될 필요가 없다. 반면에 디디알 에스디램은 입력 레벨이 SSTL(Stub Series Transceiver Logic)이므로 테스트시 내부 입력 버퍼를 동작시키기 위해서는 외부에서 기준 전압을 인가해주어야 한다.

도 1은 종래의 디디알 에스디램 반도체 장치의 입력 버퍼의 회로도이다. 도 1을 참조하면, 종래의 디디알 에스디램 반도체 장치의 입력 버퍼(101)는 외부에서 입력 신호(IN)를 입력하는 NMOS 트랜지스터(112), 외부 기준 전압(EVREF)을 입력하는 NMOS 트랜지스터(111), 전류 미러 기능을 갖는 PMOS 트랜지스터들(121,122) 및 저항(131)을 구비한다.

도 1에 도시된 바와 같이 종래의 입력 버퍼(101)를 테스트하기 위해서는 외부에서 기준 전압(EVREF)이 인가되어야 한다. 외부 기준 전압(EVREF)은 상기 종래의 디디알 에스디램 반도체 장치를 테스트하는 테스트 장비에서 인가되어야 하므로 상기 테스트 장비는 외부 기준 전압(EVREF)을 발생할 수 있는 기준 전압 발생 장치를 추가로 구비하고 있어야 한다. 이로 인하여 상기 테스트 장비의 가격이 비싸지게 되므로 상기 종래의 디디알 에스디램 반도체 장치의 테스트 가격이 비싸지게 된다. 디디알 에스디램 반도체 장치의 테스트 가격이 비싸지면 그의 판매 가격도 비씨지므로 결국 가격 경쟁력이 약화된다. 따라서, 디디알 에스디램 반도체 장치의 테스트 가격을 낮추기 위해서는 테스트 장비로 하여금 기준 전압 발생 장치를 구비하지 않게 하는 것이 필요하다.

본 발명이 이루고자하는 기술적 과제는 내부에서 테스트용 기준 전압을 발생하는 디디알 에스디램 반도체 장치를 제공하는 것이다.

상기 기술적 과제를 이루기 위하여 본 발명은,

디디알 에스디램 반도체 장치에 있어서, 제어 신호를 발생하는 모드 레지스터 셋 회로; 상기 모드 레지스터 셋 회로에 연결되며 상기 제어 신호를 버퍼링하는 입력부와, 상기 입력부의 출력 신호에 응답하여 내부 기준 전압을 발생하는 출력부를 구비하며, 상기 디디알 에스디램 반도체 장치의 기입/독출 동작시 출력단이 하이 임피던스 상태로 되어 상기 내부 기준 전압을 출력하지 않으며, 상기 디디알 에스디램 반도체 장치의 테스트시에 상기 내부 기준 전압을 출력하는 기준 전압 발생기; 및 상기 기준 전압 발생기에 연결되며, 외부에서 입력되는 외부 기준 전압과 입력 신호를 입력하고, 상기 기준 전압 발생기로부터 내부 기준 전압이 출력되면 상기 입력 신호를 상기 내부 기준 전압을 기준하여 버퍼링하며, 상기 기준 전압 발생기로부터 내부 기준 전압이 출력되지 않으면 상기 입력 신호를 상기 외부 기준 전압을 기준하여 버퍼링하는 입력 버퍼를 구비하는 디디알 에스디램 반도체 장치를 제공한다.

삭제

바람직하기는, 상기 모드 레지스터 셋 회로는 상기 디디알 에스디램 반도체 장치의 테스트시 상기 제어 신호를 로우 레벨로 출력하고, 상기 디디알 에스디램 반도체 장치의 기입/독출 동작시 상기 제어 신호를 하이 레벨로 출력한다.

바람직하기는 또한, 상기 외부 기준 전압과 입력 신호의 전압 레벨은 SSTL이다.

상기 본 발명에 의하여 디디알 에스디램 반도체 장치용 테스트 장비의 가격 이 낮아지며, 그로 인하여 디디알 에스디램 반도체 장치의 테스트 가격이 낮아진다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 2는 본 발명에 따른 디디알 에스디램 반도체 장치의 개략적인 블록도이다. 도 2를 참조하면, 디디알 에스디램 반도체 장치(200)는 입력 버퍼(201), 기준 전압 발생기(203) 및 모드 레지스터 셋 회로(205)를 구비한다.

모드 레지스터 셋 회로(205)는 디디알 에스디램 반도체 장치(200)의 테스트시 제어 신호(PDDR)를 발생하여 기준 전압 발생기(203)에 제공한다.

기준 전압 발생기(203)는 제어 신호(PDDR)에 응답하여 내부 기준 전압(IVREF)을 발생한다.

입력 버퍼(201)는 NMOS 트랜지스터들(211,212)과 PMOS 트랜지스터들(221,222) 및 저항(231)을 구비한다. NMOS 트랜지스터(212)는 디디알 에스디램 반도체 장치(200)의 외부에서 입력되는 입력 신호(IN)를 입력한다. 입력 신호(IN)의 전압 레벨은 SSTL이다. NMOS 트랜지스터(211)는 외부에서 입력되는 외부 기준 전압(EVREF)과 기준 전압 발생기(203)로부터 출력되는 내부 기준 전압(IVREF)을 입력한다.

디디알 에스디램 반도체 장치(200)의 기입/독출 동작시에는 입력 버퍼(201)는 외부 기준 전압(EVREF)과 입력 신호(IN)를 입력하고, 입력 신호(IN)를 버퍼링(buffering)하여 디디알 에스디램 반도체 장치(200)의 내부 회로에 제공한다. 반면, 디디알 에스디램 반도체 장치(200)의 테스트시에는 입력 버퍼(201)는 내부 기준 전압(IVREF)과 입력 신호(IN)를 입력하고, 입력 신호(IN)를 버퍼링하여 디디알 에스디램 반도체 장치(200)의 내부 회로에 제공한다.

이와 같이, 디디알 에스디램 반도체 장치(200)의 테스트시 입력 버퍼(201)에 인가되는 기준 전압을 디디알 에스디램 반도체 장치(200)의 내부에 구비되는 기준 전압 발생기(203)에서 발생시킴으로써 디디알 에스디램 반도체 장치(200)를 테스트하는 테스트 장비(미도시)는 디디알 에스디램 반도체 장치(200)를 테스트하기 위한 기준 전압을 발생하지 않아도 됨으로 상기 테스트 장비는 상기 기준 전압을 발생하기 위한 기준 전압 발생기를 더 이상 구비하지 않아도 된다. 따라서, 상기 테스트 장비의 가격이 낮아진다. 이 뿐 아니라 상기 테스트 장비를 이용하여 노말(normal) 에스디램 반도체 장치까지도 테스트할 수 있기 때문에 반도체 장치의 테스트 가격이 낮아진다.

도 3은 상기 도 2에 도시된 기준 전압 발생 회로의 상세 회로도의 실시예이다. 도 3을 참조하면, 기준 전압 발생기(203)는 입력부(301)와 출력부(303)를 구비한다.

입력부(301)는 NMOS 트랜지스터들(311,312), PMOS 트랜지스터들(331,332) 및 인버터(341)를 구비한다. 입력부(301)는 제어 신호(PDDR)를 입력하고, 제어 신호(PDDR)를 버퍼링한다.

출력부(303)는 NMOS 트랜지스터들(321∼323), PMOS 트랜지스터들(333,334), 인버터(342) 및 저항들(351,352)을 구비한다. 출력부(303)는 입력부(301)의 출력에 응답하여 내부 기준 전압(IVREF)을 발생한다.

디디알 에스디램 반도체 장치(200)의 기입/독출 동작시 제어 신호(PDDR)는 하이 레벨(high level)로 된다. 그러면, NMOS 트랜지스터(312)는 오프(off)되고 PMOS 트랜지스터(332)는 온(on)되어 입력부(301)의 출력은 하이 레벨로 된다. 입력부(301)의 출력이 하이 레벨이면 NMOS 트랜지스터(323)와 PMOS 트랜지스터(333)가 오프되므로 출력부(303)로부터 발생되는 내부 기준 전압(IVREF)은 하이 임피던스(high impedance)로 된다. 따라서, 디디알 에스디램 반도체 장치(200)의 기입/독출 동작시 기준 전압 발생기(203)는 입력 버퍼(201)에 아무런 영향을 주지 않게 되며, 이 때 입력 버퍼(201)는 외부 기준 전압(EVREF)과 입력 신호(IN)에 응답한다.

디디알 에스디램 반도체 장치(200)의 테스트시 제어 신호(PDDR)는 로우 레벨(low level)로 된다. 그러면, NMOS 트랜지스터(312)는 온되고 PMOS 트랜지스터(332)는 오프되어 입력부(301)의 출력은 로우 레벨로 된다. 입력부(301)의 출력이 로우 레벨이면 NMOS 트랜지스터(323)와 PMOS 트랜지스터(333)는 온되므로 출력부(303)로부터 발생되는 내부 기준 전압(IVREF)은 저항들(351,352)의 크기에 따라 전원 전압(VDD)이 분배되어 내부 기준 전압(IVREF)이 발생된다. 따라서, 디디알 에스디램 반도체 장치(200)의 테스트시 내부 기준 전압(IVREF)이 입력 버퍼(201)에 인가되어 입력 버퍼(201)를 동작시킴으로써 디디알 에스디램 반도체 장치(200)의 테스트가 수행된다.

도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명의 디디알 에스디램 반도체 장치(200)는 테스트시에 입력 버퍼(201)에 인가되는 기준 전압(IVREF)을 디디알 에스디램 반도체 장치(200)의 내부에서 발생시킴으로써 디디알 에스디램 반도체 장치(200)를 테스트하는 테스트 장비는 기준 전압을 발생하지 않아도 됨으로 상기 테스트 장비는 기준 전압(IVREF)을 발생하기 위한 기준 전압 발생기를 더 이상 구비하지 않아도 된다. 따라서, 상기 테스트 장비의 가격이 낮아지게 되고 그로 인하여 디디알 에스디램 반도체 장치(200)의 테스트 가격도 낮아진다. 이 뿐 아니라 상기 테스트 장비를 이용하여 노말 에스디램 반도체 장치까지도 테스트할 수 있기 때문에 반도체 장치의 테스트 가격은 더욱 낮아질 수 있다.

Claims

디디알 에스디램 반도체 장치에 있어서,

제어 신호를 발생하는 모드 레지스터 셋 회로;

상기 모드 레지스터 셋 회로에 연결되며 상기 제어 신호를 버퍼링하는 입력부와, 상기 입력부의 출력 신호에 응답하여 내부 기준 전압을 발생하는 출력부를 구비하며, 상기 디디알 에스디램 반도체 장치의 기입/독출 동작시 출력단이 하이 임피던스 상태로 되어 상기 내부 기준 전압을 출력하지 않으며, 상기 디디알 에스디램 반도체 장치의 테스트시에 상기 내부 기준 전압을 출력하는 기준 전압 발생기; 및

상기 기준 전압 발생기에 연결되며, 외부에서 입력되는 외부 기준 전압과 입력 신호를 입력하고, 상기 기준 전압 발생기로부터 내부 기준 전압이 출력되면 상기 입력 신호를 상기 내부 기준 전압을 기준하여 버퍼링하며, 상기 기준 전압 발생기로부터 내부 기준 전압이 출력되지 않으면 상기 입력 신호를 상기 외부 기준 전압을 기준하여 버퍼링하는 입력 버퍼를 구비하는 것을 특징으로 하는 디디알 에스디램 반도체 장치.
제1항에 있어서, 상기 모드 레지스터 셋 회로는 상기 디디알 에스디램 반도체 장치의 테스트시 상기 제어 신호를 로우 레벨로 출력하고, 상기 디디알 에스디램 반도체 장치의 기입/독출 동작시 상기 제어 신호를 하이 레벨로 출력하는 것을 특징으로 하는 디디알 에스디램 반도체 장치.
제1항에 있어서, 상기 외부 기준 전압과 입력 신호의 전압 레벨은 SSTL인 것을 특징으로 하는 디디알 에스디램 반도체 장치.