KR19980040807A - 에스에스티엘 팩키지에 있어서의 번인수행 방법 - Google Patents

Abstract

본 발명은 에스에스티엘 팩키지에 있어서의 효과적인 번인이 수행되도록 하기 위하여, 에스에스티엘용 본딩부내의 접지 본딩용 트랜지스터 11의 게이트에 접지전원을 인가함에 의해 외부에서 기준전압을 팩키지 핀에 직접 인가하지 않고서도 메모리 칩 내부 발생기에서 기준전압을 출력되게 하여 반도체 메모리를 번인 테스트함을 특징으로 한다.

Description

에스에스티엘 팩키지에 있어서의 번인수행 방법

본 발명은 다이나믹 랜덤 억세스 메모리등과 같은 휘발성 반도체 메모리 장치의 테스트방법에 관한 것으로, 특히 에스에스티엘(SSTL;Stub Series Logic)용 팩키지의 효율적인 번인수행 방법에 관한 것이다.

일반적으로, 다수의 메모리셀들을 매트릭스형태의 어레이로서 구비하고, 선택된 메모리 셀내의 데이타를 억세스 하는 다이나믹 랜덤 억세스 메모리 (DRAM)등과 같은 휘발성 반도체 메모리 장치는, 정상적인 메모리 셀 어레이내의 메모리 셀들이 불량으로 제조되어지거나 결함난 경우를 대비하여, 노말 메모리 셀 대치용 리던던시 메모리 셀들을 여분으로 가질 수 있도록 설계되고 제조되어진다.

그러한 반도체 메모리 장치들이 제조공장에서 제조된 후 출하되기 이전에, 칩의 신뢰성을 보장하고 잠재적으로 결함있는 디바이스들을 노출시킴과 동시에 좋은 디바이스들의 질 저하를 방지하기 위해, 웨이퍼 상태 또는 팩케지상태에서 결함있는 메모리 셀들을 검출하는 스크리닝 동작이 일반적으로 본 분야에 잘알려진 기술로써 수행되어진다. 대표적인 스크리닝 방법으로서, 필드 액셀레이션 및 온도 액셀레이션의 두가지를 동시에 실현하는 것이 가능한 번인 테스트 방법이 흔히 사용된다. 스트레스 테스트로서도 불려지는 상기 번인 테스트 방법에서, 테스트 전압은 동작시에 실용적으로 사용되는 전압보다 높게 세트되고 온도가 실용적으로 사용되는 온도보다 높게 세트된 상태에서, 상기 반도체 메모리 장치내의 노말 메모리 셀들이 테스트되어진다.

지금까지의 메모리 인터페이스는 LVTTL(Low Voltage TTL)을 사용하여 왔으나 점차로 사용되는 주파수가 높아지면서 새로운 인터페이스가 도입되고 있다. 그 중의 하나는 에스에스티엘(SSTL;Stub Series Logic) 인터페이스이다. 상기 에스에스티엘 인터페이스를 위해 상기 메모리는 에스에스티엘용 팩키지 상태로 제조되는데, 이 인터페이스는 상기 LVTTL인터페이스에 비해 입출력되는 로우 또는 하이상태의 전압레벨을 다르게 사용하고 있다. 또한 기준전압을 외부 팩키지 핀을 통해 구동하는 점이 상기 LVTTL와 구별된다. 그런데, 실제로 팩키지를 두고서 상기 LVTTL용과 상기 에스에스티엘용을 비교하면 기준전압 핀(VREF Pin)의 사용유무의 차이만이 존재한다. 즉, 현재의 LVTTL용 번인 보오드에서는 상기 기준전압을 외부에서 공급할 수 없도록 되어있다. 이를 가능하도록 보오드를 제작하면 상기 기준전압 핀을 추가할당하여야 하므로 효율 및 생산성이 저하되는 문제가 있다.

종래의 기술에 있어서 LVTTL용 팩키지에서는 외부 기준전압 핀을 사용하지 않으며 내부의 기준전압 발생기를 메모리 내부에 내장하여 이로부터 출력되는 기준전압을 사용하고 있다. 그런데, SSTL용 팩키지의 경우에는 내부의 기준전압을 사용하지 않게 하고 외부에서 핀을 통하여 기준전압을 공급하게 된다. 따라서, SSTL용을 LVTTL용 번인보오드를 이용하여 번입하고자 할 때 기준전압이 외부에서 공급되지 않으므로 모드 레지스터 세트 사이클(MRS;Mode Register Set Cycle)을 수행할 수 없다. 동기 디램의 경우 상기 MRS는 메모리를 테스트하거나 실제의 시스템에서 사용하고자 할 경우 반드시 필요한 사이클이며, 이 모드에서 사용하고자 하는 카스 레이턴시 및 버스트 길이등이 지정된다.

도 1에는 종래의 통상적인 에스에스티엘 팩키지에 있어서 테스트시 제어블럭도가 나타나 있는데, 이는 SSTL 본딩 회로를 도 2와 같이 구성하여 내부 발생기 12를 오프시키고 외부 기준전압을 사용하는 스킴이다. 도 2에는 종래의 에스에스티엘용 팩키지 본딩 제어회로를 보인 것인데, 이는 접지 본딩용 트랜지스터 11의 게이트에 전원전압을 인가하고 인버터 13의 입력을 로우로 유지되게 하여 출력신호 PSSTL을 번인시 하이로 출력하여 내부 발생기 12를 오프시키는 것이다. 따라서, SSTL용 팩키지의 번인수행은 외부 기준전압을 받게 되는 것이다. 한편, LVTTL용 팩키지에서는 외부 기준전압 핀을 사용하지 않으며 내부의 기준전압 발생기를 메모리 내부에 내장하여 이로부터 출력되는 기준전압을 사용하고 있다. 따라서, 에스에스티엘 팩키지의 칩을 저전압 티티엘용 보오드에 연결하여 번인 테스트를 수행할 수 없는 문제점이 있어 효율 및 생산성이 저하된다.

본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 반도체 메모리 장치의 효율적인 번인수행 방법을 제공함에 있다.

본 발명의 다른 목적은 에스에스티엘 팩키지에 있어서의 개선된 번인수행 방법을 제공함에 있다.

본 발명의 또 다른 목적은 에스에스티엘 팩키지의 칩을 저전압 티티엘용 보오드에서도 테스트할 수 있는 번인수행 방법을 제공함에 있다.

도 1은 통상적인 에스에스티엘 팩키지에 있어서 테스트시 제어블럭도.

도 2는 종래의 에스에스티엘용 팩키지 본딩 제어회로도.

도 3은 본 발명에 따른 에스에스티엘용 팩키지 본딩 제어회로도.

도 4 는 도 3에 인가되는 번인모드시 제어신호 발생부의 회로도.

상기한 목적을 달성하기 위한 본 발명에 따르면, 에스에스티엘 팩키지에 있어서의 효과적인 번인이 수행되도록 하기 위하여, 에스에스티엘용 본딩부내의 접지 본딩용 트랜지스터의 게이트에 접지전원을 인가함에 의해 외부에서 기준전압을 팩키지 핀에 직접 인가하지 않고서도 메모리 칩 내부 발생기에서 기준전압을 출력되게 하여 반도체 메모리를 번인 테스트함을 특징으로 한다.

이하에서는 본 발명의 바람직한 일 실시예에 따른 반도체 메모리 장치의 번인 테스트 방법을 수행키 위한 회로가 첨부된 도면과 함께 설명될 것이다. 첨부된 도면의 참조부호들중 동일한 참조부호는 가능한한 동일 구성 및 기능을 가지는 소자를 가르킨다. 다음의 설명에서, 그러한 구성에 대한 상세한 항목들이 본 발명의 보다 철저한 이해를 제공하기 위해 자세하게 설명된다. 그러나, 당해 기술분야에 숙련된 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 실시될 수 있다는 것이 명백할 것이다. 또한, 잘 알려진 반도체 기본 소자의 특징 및 기능들은 본 발명을 모호하지 않게 하기 위해 상세히 설명하지 않는다.

도 3을 참조하면, 엔 모오스 트랜지스터 21의 게이트 단자에 인가될 전압을 번인모드동안에 접지레벨을 가지는 신호 PBISS로서 공급하는 것이 보여진다. 즉, 종래에는 도 2의 트랜지스터 11에 전원전압 VCC를 인가하였으나 본 발명에서는 접지전압 VSS를 인가한다. 따라서, 인버터 23의 입력노드가 하이로 유지되고 인버터 25의 출력이 로우로 된다. 로우로 출력되는 신호 PSSTL은 도 1의 내부발생기 12를 제어하여 기준전압이 내부에서 출력되게 한다. 도 4에는 상기 신호 PBISS를 발생하는 발생기가 보여진다. 인버터 40에 인가되는 신호 PVCCHA는 파워업시 로우 액티브인 오토펄스 형태의 신호이다. 번인모드시에 신호 PBI는 하이이고 어드레스 Ai는 로우로서 인가된다. 상기 인버터 40와 낸드 게이트 41, 인버터 42, 그리고 래치형태를 이루는 노아 게이트 43,44 및 인버터 45의 구성에 의해 상기 신호 PBISS는 번인모드동안에 접지레벨로서 출력된다. 그럼에 의해 SSTL용 팩키지를 LVTTL용 번인 보오드에서 수행할 수 있으므로 테스트의 효율이 상승되어 생상성을 향상시키게 된다.

상술한 바와 같이 본 발명에 의하면 에스에스티엘 팩키지의 칩을 저전압 티티엘용 보오드에서도 테스트할 수 있는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를들어 설명되고 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (2)

1. 반도체 메모리 장치의 에스에스티엘 팩키지의 번인수행 방법에 있어서, 에스에스티엘용 본딩부내의 접지 본딩용 트랜지스터의 게이트에 접지전원을 인가함에 의해, 외부에서 기준전압을 팩키지 핀에 직접 인가함이 없이 메모리 칩의 내부 발생기에서 기준전압을 출력되게 하여 반도체 메모리를 번인 테스트함을 특징으로 하는 방법.
2. 반도체 메모리 장치의 에스에스티엘 팩키지의 번인수행 방법에 있어서, 에스에스티엘용 본딩부내의 접지 본딩용 트랜지스터의 소오스를 접지본딩하고 게이트에 접지전원을 인가하고 구동용 피모오스 트랜지스터의 드레인 노드를 차단함에 의해, 외부에서 기준전압을 팩키지 핀에 직접 인가함이 없이 메모리 칩의 내부 발생기에서 기준전압이 출력되게 하여 테스트함을 특징으로 하는 방법.