KR100462101B1

KR100462101B1 - 번인 전압 제어 방법

Info

Publication number: KR100462101B1
Application number: KR1019970055037A
Authority: KR
Inventors: 오승철
Original assignee: 삼성전자주식회사
Priority date: 1997-10-25
Filing date: 1997-10-25
Publication date: 2005-04-06
Also published as: KR19990033626A

Abstract

본 발명은 번인 테스트 방법에 관한 것으로서, 더 구체적으로는 번인 테스트시에 스트레스 전압 인가를 위한 방법에 관한 것으로서, 외부로부터 인가된 어드레스 신호들을 조합하여 번인테스트 인에이블 신호를 출력하는 모드 레지스터 셋, 상기 번인 테스트 인에이블 신호를 인가받아 번인 제어 신호를 출력하는 레벨 쉬프트부, 고전압 발생부, 내부 전압 발생부를 포함하며, 외부로부터 인가된 클럭에 동기되어 데이터 독출 및 기입이 수행되는 반도체 메모리 장치의 번인 테스트 제어 방법에 있어서, 기입 동작시 스탠 바이 상태를 유지하는 핀들중 어느 하나를 선택하여 제 1 전압을 인가하고, 스탠바이 상태의 데이터 입출력 마스크 핀에 제 2 전압을 인가한 뒤, 상기 번인 테스트 인에이블 신호에 동기되어 발생되는 번인제어신호에 응답하여 상기 핀들에 인가되는 제 1 전압과 제 2 전압을 상기 고전압 발생부 및 내부 전압 발생부로 전달하고, 고전압과 내부 전압의 레벨을 제어하는 것을 특징으로 하는 번인 테스트 제어 방법.

Description

번인 전압 제어 방법{burn in voltage control method}

본 발명은 동기형 DRAM(synchronous dynamic random access memory)의 번인(burn in) 테스트 방법에 관한 것으로서, 더 구체적으로는 번인 테스트 모드에서 스트레스 전압인가를 제어하는 방법에 관한 것이다. 반도체 메모리 장치가 패키지로 완성된 다음에 출하되기 앞서, 제품의 신뢰성을 보장하기 위하여 약간의 결함이 있는 디바이스들을 노출시켜 양질의 제품들만을 골라낸다. 즉 메모리를 반복적으로 액세스하게 되면 약간의 결함이 있는 셀경우에는 메모리 장치의 동작 실패나 잘못된 데이터를 읽어내는 오류를 발생할 수 있다. 상기와 같은 결함이 있는 제품들이 그대로 유저(user)에서 공급되면 사용 도중에 동작의 결함이 생겨 유저에 의한 클레임이 수도 없이 발생된다. 그러므로 메모리 셀 상에 약한 부분이 내재하고 있는 제품들은 출하되기 이전에 선별하게 되는데, 실제 스펙상의 전원전압 및 온도보다도 높은 스트레스 전압이나 온도를 가해 제품의 결함을 고의로 유발시켜, 상기 테스트를 통과한 제품만을 출하하므로 이들은 신뢰성이 높다고 할 수 있다.

다음은 정상적인 경우와 번인시 인가되는 전압레벨을 보여주는 표이다.

	동작 상태	VCC	VPP	VREFP
제 1 경우tOX=100Å	NORMAL	3.6V	4.6V	3.1V
	BURN IN	5.0V	5.5V	3.7V
	ACC fctor(%)	38.9	19.5	19.4
	E-Field(eV/m)	4.5	6.6	3.3
제 2 경우tOX=100Å	NORMAL	3.6V	4.6V	3.1V
	BURN IN	5.0V	6.5V	4.2V
	ACC fctor(%)	38.9	44.4	35.5
	E-Field(eV/m)	4.5	5.9	3.8

도 1은 정상적인 경우와 번인 테스트 모드에서 고전압 발생 회로와 내부전압 발생 회로로 인가되는 전압을 보여주는 도면이다.

도 2a는 고전압발생회로의 구성을 보여주는 회로도이고, 도 2b는 내부 전압 발생 회로의 구성을 보여주는 회로도이다. 이들의 전압발생에 대한 동작은 이분야의 통상적인 지식을 갖춘 자들에서는 널리 알려진 기술이므로 이하 생략한다.

표 1내지 도 1을 참조하면, 기본적인 조건 아래에서 정상적으로 동작하는 경우에는 가장 높게 인가되는 펌핑전압(VPP)을 측정하고, 번인 테스트시에 인가되는 스트레스 전압을 측정한다. 그런 다음에는 정상적인 경우와 번인 테스트일 경우의 전압비를 계산하여 가속 비율을 측정해낸다. 제 1 경우에서와 같이, 고전압에서 정상동작(normal operation)의 경우 3.6V, 번인시 5.5V의 전압이 인가되면, 가속 계수(acceleration factor)는 19.5%로서 스트레스 모드(stress mode)로 더욱 테스트를 실행해야만 신뢰성을 보장할 수 있다. 표는 높은 전계가 인가되는 조건아래에서 산화막 항복(oxide breakdown)의 발생을 막기 위한 전계를 인가해야 하는데 이는 번-인 테스트시 인가되는 스트레스 전압(Vbi) 및 산화막의 두께(tOX)를 알면 Vbi/tOX로서 간단하게 구할 수 있다. 즉, 제 1 경우 외부전원전압(VCC)에서는 가속되는 부분은 약 38.9%이고 5V/100Å로부터 4.5eV/m의 전계가 가해진다. 그리고 내부 전압(VREFP)에서는 19.4%가 가속되고 있으며 3.1V/100Å로부터 3.3eV/m의 전계가 가해져 외부 전원 전압(VCC)에 의해 스트레스되는 것보다 약 20% 약하게 스트레스되고 있음을 알 수 있다.

상기와 같은 방법으로 계속 번인 테스트를 진행하다 보면 표의 제 2 경우와 같은 값을 갖고 동작하게 된다. 이때의 고전압의 경우 번인 스트레스 전압은 6.5V로서 외부 전원 전압이나 내부 전압의 경우에서보다 높은 가속 비율을 갖게 되고, 산화막 항복을 막을 수 있는 전계가 5.5를 넘어 5.9가 되어 신뢰성이 저하되는 문제점이 발생하게 된다. 그러므로 상기와 같은 경우에는 외부 전원전압을 낮추어 인가해야 번인 테스트를 진행할수 있으며, 특정한 전압이외에의 여러범위에 걸친 전압으로는 신뢰성이 높은 테스트를 실행하기가 어려워지는 문제점이 발생하게 된다. 이는 외부 전원 전압에 의해서 칩 내부에서 고전압이나 내부 전압을 제어하기 때문에 정해진 신뢰성 테스트 조건을 만족시키기 못하는 경우도 발생하게 된다. 그러므로 특정 DC 전압이외에서는 번인 테스트의 신뢰성을 보장할수 가 없게 된다.

따라서, 본 발명의 목적은 번-인 테스트시에 외부 전원 전압이 아닌 다른 외부 조건에 의해 고전압과 내부 전압을 자유로이 조절하기 위함이다.

(구성)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 외부로부터 인가된 어드레스 신호들을 조합하여 번인 테스트 인에이블 신호를 출력하는 모드 레지스터 셋, 상기 번인 테스트 인에이블 신호를 인가받아 번인 제어 신호를 출력하는 레벨 쉬프트 회로, 고전압 발생 회로, 내부 전압 발생 회로를 포함하며, 외부로부터 인가된 클럭에 동기되어 데이터 독출 및 기입이 수행되는 반도체 메모리 장치의 번인 테스트 제어 방법에 있어서, 기입 동작시 스탠 바이 상태를 유지하는 핀들중 어느 하나를 선택하여 제 1 전압을 인가하고, 스탠바이 상태의 데이터 입출력 마스크 핀에 제 2 전압을 인가한 뒤, 상기 번인 테스트 인에이블 신호에 동기되어 발생되는 번인 제어 신호에 응답하여 상기 핀들에 인가되는 제 1 전압과 제 2 전압을 상기 고전압 발생 회로 및 내부 전압 발생 회로로 전달하고, 고전압과 내부 전압의 레벨을 제어하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 제 1 전압은 외부로부터 인가되는 전원 전압보다 높은 전압레벨이고, 상기 제 2 전압은 상기 칩 내부에서 발생되는 기준 전압인 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 번인 제어 신호는 상기 고전압 발생 회로의 출력단 및 내부 전압 발생 회로의 출력단과 상기 핀들을 전기적으로 절연내지 접속시키는 NMOS 트랜지스터들의 게이트로 인가되는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 번인 제어 신호는 상기 번인 테스트 인에이블 신호를 반전시켜 출력하는 인버터와; 게이트로 상기 번인 테스트 인에이블 신호 및 상기 인버터를 통해 반전된 테스트 인에이블 신호가 인가되고, 드레인이 접지되는 NMOS 트랜지스터들과; 소오스로 상기 제 1 전압이 인가되고, 게이트들은 서로의 드레인에 접속되고, 드레인은 상기 NMOS 트랜지스터들의 드레인에 각각 접속되는 PMOS 트랜지스터들과; 입력단이 상기 PMOS 트랜지스터와 NMOS 트랜지스터가 상호접속되는 노드부터 번인 제어 신호의 출력단까지 직렬로 접속되는 인버터들을 포함하는 레벨쉬프트회로로부터 출력되는 것을 특징으로 한다.

바람직한 실시예에 있어서, 하이레벨의 번인 테스트 인에이블 신호가 상기 레벨 쉬프트 회로에 인가될 때, 상기 제 1 전압레벨의 번인 제어 신호가 출력되는 것을 특징으로 한다.

바람직한 실시예에 있어서, 로우레벨의 상기 번인 테스트 인에이블 신호가 상기 레벨 쉬프트회로에 인가될 때, 비활성화되는 번인 제어 신호가 출력되는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 제 1 전압레벨의 번인 제어 신호는 상기 고전압 발생 회로와 내부 전압 발생 회로에 동일하게 인가되고, 외부에서 전원 전압이 인가되어도 이들은 동작하지 않고 상기 번인 제어 신호에 의해서만 출력되는 것을 특징으로 한다.

이와 같은 방법으로 외부 전원전압에 의해서 고전압과 내부 전압이 영향 받지 않고 번인 테스트시 이를 조절할 수 있다.

(실시예)

이하 본 발명의 바람직한 실시예에 따른 참조 도면 도 3내지 도 7b에 의거하여 상세히 설명한다.

도 4를 참조하면, 칩외부에서 인가되는 전원 전압에 의해서는 고전압 발생 회로와 내부 전압 발생 회로가 동작하지 못하도록 하고, 사용되고 있지 않은 칩 외부핀으로부터 전압을 인가받고 번인 테스트 모드에서 발생되는 신호에 의해 고전압과 내부 전압을 조절하여 공급할 수 있다. 이는 번인 스트레스 조건에 따라 고전압과 내부 전압의 조절이 자유로와져 이들을 인가받는 트랜지스터들에 대해서는 동일한 가속 계수가 적용되어 테스트의 신뢰성이 향상된다.

도 3은 실제 적용중인 16M SDRAM의 패키지를 보여주는 도면이다.

번인 테스트 조건에서는 1, 25번 핀에 VCC레벨의 전압이 인가되고, 번인 스트레스 모드에서 테스트가 실행된다. 이는 메모리 셀에 대한 스트레스 조건을 테스트하므로 기입 동작이 수행되면서 신뢰성 테스트가 수행된다. 그러므로 독출 동작시 선택되는 5, 9, 32, 40번의 핀들은 아무 동작도 하지 않는 스탠 바이 상태(standby state)를 유지하게 된다.

도 4는 본 발명의 실시예에 따른 번인 테스트 모드에서는 기입 동작시 선택되지 않는 VDDQ핀과 DQM핀을 이용하여 고전압과 내부전압의 레벨을 제어한다. 이들 중 VDDQ핀 하나와 DQM 핀에 대응되는 패드로부터 인가되는 제 1 및 제 2 전압은 번인 제어 신호(φBI)로 인해 고전압 발생 회로(50)와 내부 전압 발생 회로(70)로 전달된다.

도 5는 번인 테스트 인에이블 신호의 발생을 보여주는 블록도이고, 도 6은 번인 테스트 신호를 출력하기 위한 레벨 쉬프트 회로의 구성을 보여주는 회로도이다.

발명의 번인 테스트 시에 인가되는 전압의 레벨을 제어하기 위해서는 번인 제어 신호(φBI)와, 이를 발생하기 위한 번인 테스트 인에이블 신호(φTESTE)가 필요하다. 상기 번인 테스트 인에이블 신호(φTESTE)는 외부로부터 인가되는 어드레스들을 조합하여 각종 신호들을 출력하는 MRS로부터 발생된다. 정상적인 동작이 수행되는 경우에는 ″L″의 번인 테스트 인에이블 신호(φTESTE)가 발생되지만, 번인 테스트 모드에서는 ″H″의 번인 테스트 인에이블 신호(φTESTE)가 도 6의 레벨 쉬프트 회로로 인가된다. 레벨 쉬프트 회로는 소오스로 칩외부로부터 전원 전압(VCC)이 아닌 제 2의 전압(VDDQ)이 인가되고, 게이트는 상대의 드레인에 접속되고 드레인은 상대의 게이트에 접속되는 PMOS 트랜지스터들(PM1, PM2)을 구비하고 있다. 그리고 게이트 번인 테스트 인에이블 신호(φTESTE)와 인버터(I1)를 통하여 반전된 번인 테스트 인에이블 신호(φTESTE)를 인가받고, 상기 PMOS 트랜지스터들(PM1, PM2)의 채널들과 각각 직렬로 접속되는 NMOS 트랜지스터들(NM1, NM2)을 포함하며, 상기 PMOS 트랜지스터(PM2)와 NMOS 트랜지스터(NM2)의 접속점과 번인 제어 신호(φBI)의 출력단에 직렬로 접속되는 인버터들(I2, I3)을 포함한다.

이하 본 발명의 바람직한 실시예에 따른 번인 제어 신호(φBI)의 출력에 따른 고전압과 내부 전압의 제어를 도 4 및 도 5에 의거하여 설명한다.

먼저 MRS로부터 ″H″의 번인 테스트 인에이블 신호(φTESTE)가 레벨 쉬프트 회로에 인가되면, 이를 인가받은 레벨 쉬프트 회로의 NM1은 턴온되고, 인버터를 통하여 반전된 ″L″을 인가받는 NM2는 턴오프된다. 그로 인해 제 1 노드(N1)는 NM1을 통해 접지로 디스챠지되어 ″L″가 되고, 이에 게이트가 접속되는 PM2는 턴온되어 제 2 노드(N2)로 VDDQ레벨의 전압을 전달한다. 이로 인해 ″H″의 번인 제어 신호(φBI)가 도 4의 NMOS 트랜지스터들(101, 102)과 고전압 발생 회로(50)와 내부전압발생회로(70)로 전달된다. 상기 번인 제어 신호(φBI)는 정상적인 동작의 경우에는 ″L″이고 번인 테스트 모드에서는 ″H″를 갖는다. 만일에 ″L″의 번인 제어 신호(φBI)가 인가되면 101, 102의 NMOS 트랜지스터들은 턴오프됨으로써 VPP와 VDDQ 그리고 VREFP와 DQM을 전기적으로 절연시킨다. 이와 반대로 ″H″의 번인 제어 신호(φBI)가 인가되면 101, 102 트랜지스터들은 턴온되어 VDDQ와 DQM은 외부로부터 전압을 인가받고, 상기 φBI의 전압레벨에 따라 고전압과 내부 전압의 레벨이 결정된다.

따라서, 본 발명은 번인 테스트시에 외부 전원전압이 아닌 패드의 전압으로 번인테스트시에 고전압과 내부 전압 조절이 용이해지는 효과가 있다.

도 1은 반도체 메모리 장치의 번인시 스트레스 전압 인가를 보여주는 도면;

도 2a는 종래 기술에 따른 고전압 발생 회로의 구성을 보여주는 회로도:

도 2b는 종래 기술에 따른 내부 전압 발생 회로의 구성을 보여주는 회로도:

도 3는 SDRAM의 패키지를 보여주는 도면:

도 4는 본 발명의 실시예에 따른 번인 테스트시 전압인가를 보여주는 블록도:

도 5는 도 4에 인가되는 번인 테스트 인에이블 신호의 발생을 보여주는 블록도:

도 6은 본 발명의 실시예에 따른 번인 제어 신호 발생 회로의 구성을 보여주는 회로도:

도 7a는 본 발명의 실시예에 따른 고전압 발생 회로의 구성을 보여주는 회로도;

도 7b는 본 발명의 실시예에 따른 내부 전압 발생 회로의 구성을 보여주는 회로도:

*도면의 주요부분에 대한 부호 설명

10 : VDDQ핀에 대응하는 제 1 패드 30 : DQM

50 : 고전압 발생 회로 70 : 내부 전압 발생 회로

Claims

외부로부터 인가된 어드레스 신호들을 조합하여 번인 테스트 인에이블 신호를 출력하는 모드 레지스터 셋, 상기 번인 테스트 인에이블 신호를 인가받아 번인 제어 신호를 출력하는 레벨 쉬프트 수단, 고전압 발생 수단, 내부 전압 발생 수단을 포함하며, 외부로부터 인가된 클럭에 동기되어 데이터 독출 및 기입이 수행되는 반도체 메모리 장치의 번인 테스트 제어 방법에 있어서,

기입 동작시 스탠 바이 상태를 유지하는 핀들중 어느 하나를 선택하여 제 1 전압을 인가하고, 스탠바이 상태의 데이터 입출력 마스크 핀에 제 2 전압을 인가한 뒤,

상기 번인 테스트 인에이블 신호에 동기되어 발생되는 번인 제어 신호에 응답하여 상기 핀들에 인가되는 제 1 전압과 제 2 전압을 상기 고전압 발생 수단 및 내부 전압 발생 수단으로 전달하고, 고전압과 내부전압의 레벨을 제어하는 것을 특징으로 하는 번인 테스트 제어 방법.
제 1 항에 있어서,

상기 제 1 전압은 외부로부터 인가되는 전원전압보다 높은 전압레벨이고, 상기 제 2 전압은 상기 칩내부에서 발생되는 기준전압인 것을 특징으로 하는 번인 테스트 제어 방법.
제 1 항에 있어서,

상기 번인 제어 신호는 상기 고전압 발생 수단의 출력단 및 내부 전압 발생 수단의 출력단과 상기 핀들을 전기적으로 절연내지 접속시키는 NMOS 트랜지스터들의 게이트로 인가되는 것을 특징으로 하는 번인 테스트 제어 방법.
제 1 항에 있어서,

상기 번인 제어 신호는 상기 번인 테스트 인에이블 신호를 반전시켜 출력하는 인버터와;

게이트로 상기 번인 테스트인 에이블 신호 및 상기 인버터를 통해 반전된 테스트인에이블 신호가 인가되고, 드레인이 접지되는 NMOS 트랜지스터들과;

소오스로 상기 제 1 전압이 인가되고, 게이트들은 서로의 드레인에 접속되고, 드레인은 상기 NMOS 트랜지스터들의 드레인에 각각 접속되는 PMOS 트랜지스터들과;

입력단이 상기 PMOS 트랜지스터와 NMOS 트랜지스터가 상호접속되는 노드부터 번인 제어 신호의 출력단까지 직렬로 접속되는 인버터들을 포함하는 레벨 쉬프트 수단으로부터 출력되는 것을 특징으로 하는 번인 테스트 제어 방법.
제 4 항에 있어서,

하이레벨의 번인 테스트 인에이블 신호가 상기 레벨 쉬프트 수단에 인가될 때, 상기 제 1 전압레벨의 번인 제어 신호가 출력되는 것을 특징으로 하는 번인 테스트 제어 방법.
제 1 항 또는 제 4 항에 있어서,

로우레벨의 상기 번인 테스트 인에이블 신호가 상기 레벨 쉬프트 수단에 인가될 때, 비활성화되는 번인 제어 신호가 출력되는 것을 특징으로 하는 번인 테스트 제어 방법.
제 1 항에 있어서,

상기 제 1 전압레벨의 번인 제어 신호는 상기 고전압 발생 수단과 내부 전압 발생 수단에 동일하게 인가되고, 외부에서 전원 전압이 인가되어도 이들은 동작하지 않고 상기 번인 제어 신호에 의해서만 출력되는 것을 특징으로 하는 번인 테스트 제어 방법.