KR20030088863A - 두개의 내부 전원 기준 전압 발생 회로를 구비한 내부전원 전압 제어 장치 - Google Patents

두개의 내부 전원 기준 전압 발생 회로를 구비한 내부전원 전압 제어 장치 Download PDF

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KR20030088863A
KR20030088863A KR10-2003-0027952A KR20030027952A KR20030088863A KR 20030088863 A KR20030088863 A KR 20030088863A KR 20030027952 A KR20030027952 A KR 20030027952A KR 20030088863 A KR20030088863 A KR 20030088863A
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요시하라카즈오
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엔이씨 일렉트로닉스 코포레이션
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Abstract

내부 전원 전압 제어 장치에 있어서, 기준 전압 발생 회로(1)는 기준 전압( VRO)을 발생시킨다. 제 1 내부전원 기준 전압 발생 회로(2')는, 상기 기준 전압에 따라 제 1 내부전원 기준 전압(VREF)을 발생시키고, 제 2 내부전원 기준 전압 발생 회로(9)는 기결정된 패드(NC, OE, CS)에 인가되는 전압에 따라 제 2 내부전원 기준 전압(VREF)을 발생시킨다. 테스트 모드 선택 회로(Test Mode Selecting Circuit)(7)는 제어 신호(PLVCC2)에 따라 상기 제 1 및 제 2 내부전원 기준 전압 발생 회로 중 어느 한 회로를 활성화시킨다. 내부 전원 전압 발생 회로(3)는 상기 제 1 및 제 2 내부전원 기준 전압 발생 회로 중 활성화된 회로로부터 발생하는 상기 제 1 및 제 2 내부전원 기준 전압 중 어느 한 전압에 따라 내부 전원 전압(VINT)을 발생시킨다.

Description

두개의 내부 전원 기준 전압 발생 회로를 구비한 내부 전원 전압 제어 장치{INTERNAL POWER SUPPLY VOLTAGE CONTROL APPARATUS HAVING TWO INTERNAL POWER SUPPLY REFERENCE VOLTAGE GENERATING CIRCUITS}
본 발명은 저 전압을 발생시키고, 이를 내부 회로에 인가하는 내부 전원 전압 제어 장치에 관한 것으로서, 더욱 구체적으로는 저 전압 마진 테스트(Low Voltage Margin Test)와, 번-인 테스트(Burn-in Test)나 스트레스 테스트(Stress Test) 같은 고전압 마진 테스트(High Voltage Margin Test)를 수행할 수 있는 내부 전원 전압 제어 장치에 관한 것이다.
최근 PC나 워크스테이션(Workstation)에는 고속 반도체 메모리 디바이스가 사용이 된다.
저 전원 전압 및 저 전원 소비에 대한 요구에 부응하여, 고속 반도체 메모리 디바이스는 외부 전원에 의해 직접 구동되는 주변 회로와, 저 파괴 전압을 가지며 상기 외부 전원 전압 보다 저압으로 동작하는 저 파괴 전압의 특성을 갖는 내부 회로로 나뉘어진다.
상기 내부 회로 상에서 전압 마진 테스트를 수행하기 위하여, 다양한 내부 전원 전압 발생 장치가 제안되었다.
내부 전원 전압 제어 장치에 관한 제 1의 선행기술에 있어서(JP-A-2000-156097 참조), 기준 전압 발생 회로는 외부에 구비된 패드로부터 공급되는 제어 신호를 받아서 기준 전압을 발생시키며, 상기 기준 전압은 상기 기준 전압에 일치하는 내부 전원 기준 전압을 생성하는 내부 전원 기준 전압 발생 회로에 공급된다. 상기 내부 전원 기준 전압은 상기 내부 전원 기준 전압에 일치하는 내부 전원 전압을 생성하는 내부 전원 전압 발생 회로에 추가적으로 공급된다. 이에 관해서는 후에 좀더 자세히 기술하도록 한다.
그러나, 상기 제 1 내부전원 전압 제어 장치에 있어서, 상기 제어 신호를 위한 외부에 구비된 패드가 필요하기 때문에, 상기 장치의 사이즈가 증가한다. 또한, 상기 저 전압 마진 테스트 모드를 위한 실제 내부 전원 전압을 정확하게 확인하는 것이 불가능하다. 더구나, 상기 저 전압 마진 테스트 모드를 위한 상기 내부 전원 전압은 고정되기 때문에, 상기 저 전압 마진 테스트 모드의 하한을 결정하는 것도 불가능하다.
그리고, 상기 전원 전압은 상기 외부 전압 보다 고압일 수가 없으므로, 번-인 테스트나 스트레스 테스트와 같은 고 전압 마진 테스트는 상기 내부 회로 상에서 수행할 수 없다.
내부 전원 전압 제어 장치에 관한 제 2 선행기술에 있어서(JP-A-5-33116 참조), 정상 동작 모드를 위한 내부 전원 전압을 발생시키는 내부 전원 전압 발생 회로와, 전압 마진 테스트 모드를 위한 내부 전원 전압이 인가되는 외부에 구비된 패드가 선택회로(Selecting Circuit)에 의해 교체된다. 따라서, 전압 마진 테스트 모드를 위한 상기 내부 전원 전압은 변경될 수 있기 때문에, 상기 저 전압 마진 테스트 모드의 하한치뿐만 아니라 상기 고전압 마진 테스트 모드의 상한치가 결정될 수 있다. 이에 관하여 후에 좀더 자세하게 기술한다.
그러나, 내부 전원 전압 제어 장치에 관한 상기 제 2 선행기술에 있어서도, 상기 두개의 외부에 구비된 패드가 필요하기 때문에, 상기 장치의 사이즈가 증가하게 된다.
내부 전원 전압 제어 장치에 관한 제2 선행기술에 있어서, 상기 제어신호는 소정의 어드레스 입력 패드(Address Input Pad)로부터 공급이 가능한데(JP-A-3-160699 참조), 이 경우, 외부에 구비된 패드의 수는 감소될 수 있으나, 제어 신호를 위한 외부에 구비된 패드는 여전히 필요하다.
내부 전원 전압 제어 장치에 관한 제 3의 선행기술에 있어서, 상기 제 1의 선행기술에 의한 내부 전원 전압 제어 장치가 상기 제 2의 선행기술에 의한 내부 전원 전압 제어 장치와 결합이 되어 있다. 이에 관하여도 상세하게 후술한다.
그러나 상기 제 3의 선행기술에 의한 내부 전원 전압 제어 장치에 있어서도, 제어 신호와 내부 전원 전압을 위해 두개의 외부에 구비된 패드가 필요하기 때문에, 상기 장치의 사이즈가 증가하게 된다.
내부 전원 전압 제어 장치에 관한 제 4의 선행기술에 있어서, 상기 제 3의 선행기술에 의한 내부 전원 전압 제어 장치의 선택회로는 하나의 테스트 모드 엔트리 회로와 하나의 테스트 모드 선택 회로에 의해 교체된다. 또한, 전압 마진 테스트 모드에서, 상기 내부 전원 기준 전압 발생 회로와 상기 제 3의 선행기술에 의한 전원 전압 제어 장치의 내부 전원 전압 발생 회로는 상기 테스트 모드 선택 회로의 취소 신호(Canceling Signal)에 의해 불활성화된다. 이 상태에서, 상기 내부 전원 전압 발생회로 내의 드라이버는 완전히 ON 된다. 따라서, 만일 전압 마진 테스트 모드로서 고 전압 또는 저 전압이 외부 전압을 위한 외부 패드에 인가되면, 그러한 저 전압 또는 고 전압은 드라이버를 통해 내부 회로에 공급된다. 이렇게 해서, 제어 신호를 위한 외부에 구비된 패드가 필요하지만, 내부 전압을 위한 외부에 구비된 패드없이 임의의 전압 마진 테스트가 수행될 수 있다. 이에 관하여 좀더 상세히 후술하도록 한다.
따라서, 내부 전원 전압 제어 장치에 상기 제 4의 선행기술에 있어서, 전압 마진 테스트 모드에서는, 상기 외부 전압이 저압이거나 고압일 수 있기 때문에, 번-인 테스트 또는 스트레스 테스트와 같은 고압 마진 테스트 뿐만 아니라 저압 마진 테스트의 수행이 가능하다.
그러나, 상기 제 4의 선행기술에 의한 전원 전압 제어 장치에 있어서도, 전압 마진 테스트 모드에서, 상기 외부 전압에 의해 직접 구동되는 주변 회로와 같은 회로부에도 상기 전압 마진 테스트 모드를 위해 저 전압 또는 고 전압이 가해지게 되고, 따라서 상기 저 전압 마진 테스트 모드의 하한치와 상기 고전압 마진 테스트 모드의 상한치를 정확하게 결정하는 것은 불가능하다.
상기 제 4의 선행기술에 의한 내부 전원 전압 제어 장치에 있어서, 내부 전원 기준 전압 발생 회로의 내부 전원 기준 전압이 저 전압이나 고 전압이 되도록 조정될 수 있다. 이러한 경우에 있어서도, 저 전압 마진 테스트 모드의 하한치와 고 전압 마진 테스트 모드의 상한치를 결정하는 것은 불가능하다.
제 5의 내부 전원 전압 장치에 있어서도, 전압 마진 테스트 모드를 위한 내부 전원 전압이 외부에 구비된 패드로부터 상기 제 4의 내부 전원 전압 장치의 내부 전원 전압 발생 회로에 인가가 된다. 결과적으로, 전압 마진 테스트 모드에서, 상기 내부 전원 기준 전압 발생 회로는 불활성화 되는 반면에, 저 전압 또는 고 전압이 내부 전원 전압으로서 상기 내부 전원 전압 발생 회로에 공급된다. 따라서, 상기 내부 전원 전압은 전압 마진 테스트 모드로서 상기 저 전압 또는 고 전압에 근사하게 되고, 이렇게 해서 임의의 전압 마진 테스트가 수행될 수 있다. 상세한 설명은 후술한다.
그러나, 상기 제 5의 선행기술에 의한 장치에 있어서, 반도체 디바이스(Chip)가 완성 된 후에는, 상기 패드 상에서 와이어 본딩 공정이 없기 때문에 내부 전원 전압은 이용되지 않고, 번-인 테스트나 스트레스 테스트와 같은 고 전압 마진 테스트는 실행될 수 없다.
전압 제어 장치에 관한 제 6의 선행기술에 있어서, 번-인 테스트 모드 회로가 상기 제 5의 선행기술에 의한 내부 전원 전압 제어 장치의 소자들에 포함된다. 이에 대한 상세한 설명은 후술하도록 한다.
그러나, 상기 제 6의 선행기술에 의한 내부 전원 전압 제어 장치에 있어서, 제조 공정의 변동 등에 의해 트랜지스터의 한계 전압이 감소할 때는 번-인 테스트에서의 전압 마진(Voltage Margin)과 보장된 동작 범위가 감소하게 되어, 번-인 테스트를 안정적으로 수행하는 것이 불가능하다.
본 발명의 목적은 추가적으로 외부에 구비된 패드 없이 정확하게 전압 마진 테스트를 실행할 수 있는 내부 전원 전압 제어 장치를 제공하는 것이다.
본 발명에 의하면, 내부 전원 전압 제어 장치에 있어서, 기준 전압 발생 회로는 기준 전압을 발생시킨다. 제 1 내부 전원 기준 전압 발생회로는 상기 기준 전압에 일치하는 제 1 내부 전원 기준 전압을 발생시키고, 제 2 내부 전원 기준 전압 발생 회로는 소정의 패드에 인가되는 전압에 일치하는 제 2 내부 전원 기준 전압을 발생시킨다. 테스트 모드 선택 회로는 소정의 제어 신호에 따라 상기 제 1 및 제 2 내부 전원 기준 전압 발생회로 중 어느 하나를 활성화시킨다. 내부 전원 전압 발생 회로는 상기 제 1 및 제 2 내부 전원 기준 전압 발생회로 중 활성화 된 어느 한 회로에서 발생되는 제 1 및 제 2 내부 전원 기준 전압 중 어느 한 전압에 일치하는 내부 전원 전압을 발생시킨다.
상기 소정의 패드에서의 전압은 전압 마진 테스트 모드를 위한 고 전압 또는 저 전압으로 작용한다.
도 1은 내부 전원 전압 제어 장치에 관한 제 1의 선행기술을 도시한 회로도.
도 2는 내부 전원 전압 제어 장치에 관한 제 2의 선행기술을 도시한 회로도.
도 3은 내부 전원 전압 제어 장치에 관한 제 3의 선행기술을 도시한 회로도.
도 4는 내부 전원 전압 제어 장치에 관한 제 4의 선행기술을 도시한 회로도.
도 5는 내부 전원 전압 제어 장치에 관한 제 5의 선행기술을 도시한 회로도.
도 6은 내부 전원 전압 제어 장치에 관한 제 6의 선행기술을 도시한 회로도.
도 7은 본 발명에 따른 내부 전원 전압 제어 장치의 제 1의 실시예를 도시한 회로도.
도 8은 본 발명에 따른 내부 전원 전압 제어 장치의 제 2의 실시예를 도시한 회로도.
도 9는 상기 도 7과 도 8의 테스트 모드 엔트리 회로의 변형예를 도시한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
2', 9: 내부 전원 기준 전압 발생 회로
901, 902: P 채널 MOS 트랜지스터
903, 904: N 채널 MOS 트랜지스터
905: N 채널 MOS트랜지스터(전류원)
901 내지 905: 차등 증폭기
1101, 1103: 인버터
1102: NAND 회로
본 발명은 그 구성을 첨부된 도면을 참조로 선행기술과 비교하여 기술하면, 더욱 자명할 것이다.
본 발명에 따른 실시예를 기술하기에 앞서, 선행기술에 의한 전원 전압 조절장치를 도 1 내지 6을 참조로 하여 기술하도록 한다.
제 1의 선행기술에 의한 내부 전원 전압 제어 장치를 도시한 도 1에 있어서(JP-A-2000-156097 참조), 기준 전압 발생 제어 회로(1)는 외부에 구비된 패드로부터 공급되는 제어 신호(PLVCC1)을 받아서 기준 전압(VRO)을 발생시키고, 상기 기준 전압(VRO)은 상기 기준 전압(VRO)에 일치하는 내부 전원 기준 전압(VREF)를 발생시키는 내부 전원 기준 전압 발생 회로(2)에 공급된다. 상기 내부 전원 기준 전압(VREF)은 상기 내부 전원 기준 전압(VREF)에 일치하는 내부 전원 전압(VINT)을 발생시키는 내부 전원 전압 발생 회로(3)에 추가적으로 공급된다. 따라서, 상기 내부 전원 전압(VINT)이 외부 전원 전압(VEXT)보다 저압인 상기 내부 전원 전압(VINT)을 요구하는 내부 회로(도시되지 않음)에 공급된다.
좀더 상세히 기술하면, 상기 기준 전압 발생 회로(1)는 레지스터(101, 102, 103)와 N 채널 MOS 트랜지스터(104, 105, 106)로 형성된 전압 디바이더와, P 채널 MOS 트랜지스터(107)로 형성된 드라이버로 구성된다. 이 경우, 상기 레지스터(102)는 상기 제어 신호(PLVCC1)에 의해 제어되는 상기 트랜지스터(104)에 의해 분로된다.
정상 동작 모드에서, 상기 제어 전압(PLVCC1)은 고압으로 된다. 따라서, 상기 트랜지스터(104)는 ON이 되어서, 상기 기준 전압(VRO)은 고압으로 된다. 한편, 저 전압 마진 테스트 모드에서, 상기 제어 전압(PLVCC1)은 저압이 된다. 따라서,상기 트랜지스터(104)는 OFF 되어, 상기 기준 전압(VRO)은 저압으로 된다. 정상 동작 모드와 저 전압 마진 테스트에서 모두에서 상기 기준 전압(VRO)이 상기 외부 전압 (VEXT)보다 저압이라는 점에 주목하라.
상기 내부 전원 기준 전압 발생 회로(2)는, P 채널 MOS 트랜지스터(201, 202), N 채널 MOS 트랜지스터(203, 204) 및 N 채널 MOS 트랜지스터(전류원)(205)로 구성된 차등 증폭기(Differential Amplifier)와, P 채널 MOS 트랜지스터(206)로 구성된 드라이버와, 레지스터(207, 208)로 구성된 전압 디바이더로 형성된다. 예를 들면, 상기 레지스터(207)의 레지스턴스 값에 대한 상기 레지스터(208)의 레지스턴스 값의 비가 1이라면, 상기 차등 증폭기(201 내지 205)는 상기 기준 전압(VRO)과 상기 출력 신호, 즉 상기 내부 전원 기준 전압(VREF)의 1/2를 받는다. 이 경우, 상기 내부 전원 기준 전압(VREF)의 1/2는 상기 차등 증폭기(201 내지 205)에 음으로 귀환되기 때문에, VREF/2는 VRO에 근사하게 된다.
상기 내부 전원 전압 발생 회로(3)는 P 채널 MOS 트랜지스터(301, 302), N 채널 MOS 트랜지스터(303, 304) 및 N 채널 MOS 트랜지스터(전류원)(305)로 구성된 차등 증폭기와, P 채널 MOS 트랜지스터(306)로 구성된 드라이버로 형성된다. 상기 차등 증폭기(301 내지 305)는 상기 내부 전원 기준 전압(VREF)과 상기 출력 신호, 즉 상기 내부 전원 전압(VINT)을 받는다. 이 경우, 내부 전원 전압(VINT)이 상기 차등 증폭기(301 내지 305)에 음으로 귀환이 되기 때문에, VINT는 VREF에 근사하게 된다.
그러나, 도 1의 내부 전원 전압 제어 장치는, 상기 제어 신호(PLVCC1)를 위해 외부에 구비된 패드가 필요하기 때문에, 상기 장치의 사이즈가 증가한다. 또한 상기 저 전압 마진 테스트 모드를 위한 실질적인 내부 전원 전압(VINT)를 정확하게 확인하는 것이 불가능하다. 게다가 저 전압 마진 테스트를 위한 상기 내부 전원 전압(VINT)이 상기 레지스터(207, 208)에 의해 고정되기 때문에, 상기 저 전압 마진 테스트 모드의 하한치를 결정하는 것은 불가능하다.
제 2의 선행기술에 의한 내부 전원 전압 제어 장치(JP-A-5-33116 참조)를 도시한 도 2에서, 정상 동작 모드를 위한 내부 전원 전압(VINT)을 발생시키는 내부 전원 전압 발생 회로(4)와, 전압 마진 테스트를 위한 내부 전원 전압(VINT')이 인가되는 외부에 구비된 패드는, 트랜스퍼 게이트(501, 502)와 인버터(503)로 구성된 선택 회로(5)에 의해 교체된다.
즉, 정상 동작 상태에서, 제어 전압(PLVCC2)이 저압으로 된다. 따라서, 상기 트랜스퍼 게이트(501, 502)는 각각 ON, OFF 되고, 상기 내부 전원 전압(VINT)이 선택되어 상기 내부 회로에 공급된다. 한편, 전압 마진 테스트 모드에서, 상기 제어 전압(PLVCC2)이 고압이 된다. 따라서, 상기 트랜스퍼 게이트(501, 502)는 각각 OFF, ON이 되고, 상기 내부 전원 전압(VINT')이 선택되어 상기 내부 회로에 공급된다.
따라서, 도 2의 내부 전원 전압 제어 장치에서, 내부 전원 전압(VINT')이 변화가 될 수 있기 때문에, 저 전압 마진 테스트의 하한치 뿐만 아니라 번-인 테스트 모드나 스트레스 테스트 모드와 같은 고 전압 마진 테스트 모드의 상한치가 결정될 수 있다.
그러나, 도 2의 내부 전원 전압 제어 장치에 있어서, 제어 신호(PLVCC2)와 내부 전원 전압(VINT')을 위한 외부에 구비된 두개의 패드가 필요하기 때문에, 상기 장치의 사이즈가 증가하게 된다.
도 2의 내부 전원 전압 제어 장치에 있어서, 제어 신호(PLVCC2)는 어드레스 입력 패드(Address Input Pad)(JP-A-3-160699 참조)로부터 공급될 수 있는데, 이 경우, 외부에 구비된 패드의 수가 감소될 수 있다. 그러나, 내부 전원 전압(VINT')을 위한 상기 외부에 구비된 패드가 여전히 필요하다. 게다가 정상동작 모드에서도, 오버슈트(Overshoot)나 언더슈트(Undershoot)가 상기 어드레스 입력 패드에서 발생할 때, 상기 트래스퍼 게이트(502)가 ON 될 수 있고, 상기 전압(VINT')은 상기 내부 전원 전압(VINT)을 간섭할 수 있다.
제 3의 선행기술에 의한 내부 전원 전압 제어 장치를 도시한 도 3에서, 도 1의 내부 전원 전압 제어 장치는 도 2의 내부 전원 전압 제어 장치와 결합되어 있다. 이 경우, 도 1의 기준 전압 발생 회로는 레지스터(102)와 트랜지스터(104)가 제거된 기준 전압 발생 회로로 변형되어 있고, 도 2의 내부 전원 전압 발생 회로는 기준 전압 발생 회로(1')와 도 1의 내부 전원 기준 전압 발생 회로(2)로 대체되어 있다.
그러나 도 3의 내부 전원 전압 제어 장치에서도, 제어 신호(PLVCC2)와 내부 전압(VINT')를 위해 두개의 외부에 구비된 패드가 필요하기 때문에, 상기 장치의 사이즈가 증대한다.
제 4의 선행기술에 의한 내부 전원 전압 발생 회로를 도시한 도 4에 있어서, 도 3의 선택 회로는 테스트 모드 엔트리 회로(6)와 테스트 모드 선택 회로(7)로 대체된다. 또한 도 3의 상기 내부 전원 기준 전압 발생 회로는 인버터(209)와, 테스트 모드 선택 회로(7)의 취소 신호(CA)에 의해 제어되는 P 채널 MOS 트랜지스터가 부가된 내부 전원 기준 전압 발생 회로(2')로 변형되어 있다. 추가적으로, 도 3의 상기 내부 전원 전압 발생 회로(3)는 테스트 모드 선택 회로(7)의 취소 신호에 의해 제어되는 N 채널 MOS 트랜지스터(307)가 부가된 내부 전원 전압 발생 회로(3')로 변형되어 있다.
상기 테스트 모드 엔트리 회로(6)는 전압 마진 테스트 모드가 테스트 모드 엔트리 신호(TE)를 발생하도록 하는 제어 신호(PLVCC2)를 받는 두개의 인버터(601, 602)로 구성되어 있다.
상기 테스트 모드 선택 회로(7)는 두개의 인버터(701, 702)로 형성된 래치 회로(Latch Circuit)와, 테스트 모드 엔트리 신호(TE)에 따라 소정의 어드레스 신호(ADD)를 상기 래치 회로(701, 702)에 전송하기 위한 트랜스퍼 게이트(703, 704)와, 각각 상기 소정의 어드레스 신호(ADD)와 테스트 모드 엔트리 신호(TE)를 받아 들이는 인버터(705, 706)로 구성된다. 또한, 인버터(707, 708)와 P 채널 MOS 트랜지스터(709)는 상기 래치 회로(701, 702)에 연결되고, 상기 래치 회로(701, 702)는 파워-온 리셋 신호(Power-on Reset Signal, PRST)에 의해 초기화된다.
도 4의 테스트 모드 선택 회로의 동작에 대해 아래에 기술한다.
먼저, 전원이 ON 되면, 파워-온 리셋 신호(PRST)가 일시적으로 LOW가 되어 상기 트랜지스터(709)를 ON 시킨다. 결과적으로, 상기 래치 회로(701, 702)가 초기화되는데, 즉 취소 신호(CA)가 LOW 된다. 그 후에, 상기 파워-온 리셋 신호(PRST)가 HIGH가 된다.
정상 동작 상태에서, 상기 제어 신호(PLVCC2)는 LOW이어서, 상기 테스트 모드 엔트리(TE)가 LOW가 된다. 따라서, 상기 래치 회로는 동일한 상태, 즉 상기 기결정된 어드레스 신호(ADD)에도 불구하고 취소 신호(CA)가 LOW인 상태를 유지한다.
전압 마진 테스트 모드에서, 상기 제어 신호(PLVCC2)가 HIGH가 되어, 상기 테스트 모드 엔트리 신호(TE)가 HIGH가 된다. 동시에, 상기 기결정된 어드레스 신호(ADD)의 전압이 고압이 된다. 따라서, 래치 회로(701, 702)의 상태가 변하게 되는데, 즉 취소 신호(CA)가 HIGH가 된다.
따라서, 정상 동작 모드에서, 상기 취소 신호(CA)가 LOW이다. 한편, 전압 마진 테스트 모드에서, 상기 취소 신호(CA)가 HIGH이다.
정상 동작 모드에서, 상기 취소 신호(CA)가 LOW이기 때문에, 상기 트랜지스터(205, 210)가 각각 ON, OFF가 되고, 내부 전원 기준 전압 발생 회로(2')가 도 1의 내부 전원 기준 전압 발생 회로(2)에서와 같은 방법으로 동작한다. 그리고 트랜지스터(307)가 OFF가 되어, 내부 전원 전압 발생 회로(3')가 도 1의 내부 전원 기준 전압 발생 회로에서와 동일한 방법으로 동작한다.
전압 마진 테스트 모드에서, 취소 신호(CA)가 HIGH이기 때문에, 트랜지스터(205, 210)가 각각 OFF, ON이 되어, 상기 내부 전원 기준 전압 발생 회로(2')가 불활성화 된다. 그리고, 상기 트랜지스터(307)가 ON이 되어, 내부 전원 전압 발생 회로(3')도 불활성화된다. 이 경우, 상기 트랜지스터(306)가 트랜지스터(307)를 ON시킴으로써 완전히 ON이 된다. 따라서, 전압 마진 테스트 모드로서 저 전압 또는 고 전압이 상기 외부 전압에 대한 외부 패드에 인가되면, 그러한 저 전압 또는 고 전압이 상기 트랜지스터(306)를 통해 상기 내부 회로에 인가된다. 따라서, 임의의 전압 마진 테스트가, 상기 제어 신호(PLVCC2)를 위한 외부에 구비된 패드가 필요하지만, 도 3의 내부 전원 전압(VINT')을 위한 외부에 구비된 패드 없이도 수행될 수 있다.
따라서, 도 4의 내부 전원 전압 제어 장치에 있어서, 전압 마진 테스트 모드에서 외부 전압(VEXT)은 고압이거나 저압일 수 있기 때문에, 저 전압 마진 테스트뿐만 아니라 번-인 테스트 또는 스트레스 테스트와 같은 고 전압 마진 테스트도 수행 될 수 있다.
그러나, 도 4의 내부 전원 전압 제어 장치에 있어서, 전압 마진 테스트 모드에는, 외부 전압(VEXT)에 의해 직접 구동되는 주변 회로와 같은 회로부도 상기 전압 마진 테스트 모드를 위한 저 전압 또는 고 전압을 받게 되어서, 저 전압 마진 테스트 모드의 하한치와 고전압 마진 테스트 모드의 상한치를 정확하게 결정하는 것이불가능하다.
제 5의 선행기술에 의한 내부 전원 전압 장치를 도시한 도 5에서, 도 4의 기준 전압 발생 회로(1')가 도 1의 기준 전압 발생 회로(1)에 의해 대체되어 있다. 또한, 도 4의 내부 전원 전압 발생 회로(3')가 도 1의 내부 전원 전압 발생 회로(3)에 의해 대체되어 있다. 더욱이, 전압 마진 테스트 모드를 위한 내부 전원 전압(VINT')가 외부에 구비된 패드로부터, 상기 내부 전원 전압 발생 회로(3)의 트랜지스터(304)의 게이트에 인가된다.
도 5에서, 상기 제어 신호(PLVCC1)은 완성된 반도체 디바이스(칩), 즉 조립된 반도체 디바이스(칩)를 테스트하는데 사용된다. 한편, 상기 제어 신호(PLVCC2)가 미완성된 반도체 디바이스(칩), 즉 웨이퍼 상태의 반도체 디바이스를 테스트하는데 사용된다. 따라서, 완성된 반도체 디바이스에서, PLVCC1을 위해 외부에 구비된 상에서 와이어 본딩이 행해지지만, PLVCC2를 위해 외부에 구비된 패드 상에서는 와이어 본딩(Wire Bonding)이 행해지지 않는다.
정상 동작 상태에서, PLVCC1 = PLVCC2 = LOW이고 VINT' = "플로팅 상태(Floating State)"이다. 따라서, 취소 신호(CA)는 LOW이다. 이렇게 하여, 상기 트랜지스터(205, 210)가 각각 ON, OFF가 되고, 내부 전원 기준 전압 발생 회로(2')는 도 1의 내부 전원 기준 전압 발생 회로(2)에서와 같은 방법으로 동작한다. 그리고, 내부 전원 전압(VINT')을 위해 외부에 구비된 패드가 플로팅 상태이기 때문에, 상기 내부 전원 전압 발생 회로(3)는 도 1의 내부 전원 전압 발생 회로에서와 같은방식으로 동작한다.
전압 마진 테스트 모드에서, PLVCC2 = HIGH이다. 따라서, 취소 신호(CA)는 HIGH이다. 그리하여, 트랜지스터(205, 210)가 각각 OFF, ON 되고, 내부 전원 기준 전압 발생 회로(2')가 불활성화된다. 그리고, 내부 전원 전압(VINT')으로서 저 전압 또는 고 전압이 내부 전원 전압 발생 회로(3)의 트랜지스터(304)의 게이트에 공급된다. 따라서, 상기 내부 전원 전압(VINT)이 전압 마진 테스트 모드로서 상기 저 전압 또는 고 전압에 근사하게 되고, 그리하여 임의의 전압 마진 테스트는 수행되는 반면 상기 제어 신호(PLVCC2)를 위한 외부에 구비된 패드와 내부 전원 전압(VINT')이필요하다.
그러나, 도 5의 장치에서 반도체 디바이스(칩)가 완성 된 후에는, 상기 패드 상에 와이어 본딩 공정이 없는 관계로 내부 전원 전압(VINT')을 사용하지 않게 되고, 따라서 번-인 테스트 모드나 스트레스 모드와 같은 고 전압 마진 테스트 모드는 수행될 수 없다.
제 6의 선행기술에 의한 내부 전원 전압 제어 장치를 도시한 도 6에 있어서, 도 5의 내부 전원 기준 전압 발생 회로(2')는 전압 스텝-업 회로(Voltage Step-Up Circuit)(211)가 추가된 내부 전원 기준 전압 발생 회로(2")로 변형되어 있다. 또한, 도 5의 내부 전원 전압(VINT')를 위한 패드는 삭제된다. 추가적으로, 번-인 테스트 모드 회로(8)가 도 5의 장치의 소자들에 추가된다.
상기 번-인 테스트 모드 회로(8)는 번-인 테스트 모드 신호(BIM)를 발생시키고, 이를 전압 스텝-업 회로(211)에 전달하여, 번-인 테스트가 수행된다.
상기 번-인 테스트 모드 회로(8)는, P 채널 MOS 트랜지스터(801,802)와 N 채널 MOS 트랜지스터(803, 804) 및 게이트가 일정한 전압(VC1, VC2, VC3,VC4)를 인가 받는 N 채널 트랜지스터(805)로 형성된 차등 증폭기와, 프리차징(Precharging) P 채널 MOS 트랜지스터(807)와, 레지스터로 구성된 전압 디바이더와, 인버터(809, 810)로 구성된다. 상기 차등 증폭기(801 내지 806)는, 내부 전원 기준 전압 발생 회로(2")의 전압 스텝-업 회로(211)와 전압 디바이더(808)의 기준 전압(VR)앞에 전압(VREFO)을 인가 받는다.
정상 동작 모드에서, 제어 신호(PLVCC2)가 LOW가 되어, 취소 신호(CA)는 LOW가 된다. 결과적으로, 트랜지스터(806, 809)가 각각 ON, OFF가 되고, 이렇게 해서 상기 차등 증폭기(801 내지 806)를 활성화시킨다. 이 경우, 상기 전압 VR은 전압 VREFO보다 저압으로 설정된다. 따라서, 상기 차등 증폭기(801 내지 806)의 출력 신호는 HIGH가 되어, 번-인 테스트 모드 신호(BIM)가 LOW가 되고, 전압 스텝-업 회로(211)를 불활성화 시킨다. 즉, VREF= VREFO이다.
번-인 테스트 모드에서도, 상기 제어 신호(PLVCC2)가 LOW 되어 취소 신호(CA)는 LOW가 된다. 결과적으로, 트랜지스터(806, 809)는 각각 ON, OFF가 되고, 차등 증폭기(801 내지 806)를 활성화 시킨다. 이 경우, 외부 전압(VEXT)은 VREFO보다 고압으로 승압된다. 따라서, 차등 증폭기(801 내지 806)의 출력 신호가 LOW가 되고, 상기 번-인 테스트 모드 신호(BIM)가 HIGH가 되어, 전압 스텝-업 회로(211)를 활성화시킨다. 즉, VREF> VREFO이며, VINT> VREFO이다. 이로서 상기 내부 회로가 번-인 테스트 모드에 돌입하게 된다.
예를 들어, 동작 보장 범위가 3.0V 에서 3.6V일 때, VEXT에서 동작되는 트랜지스터의 파괴 전압은 4.5V이고, VINT에서 동작되는 트랜지스터의 파괴 전압은 2.5V이며, 내부 전원 기준 전압(VREF)은 정상 동작 모드에 대해 2.0V로 설정된다. 다음으로, 번-인 테스트 모드에서는 전압 디바이더(808)에서의 전압(VR)이 VEXT에 의해 약 4.0V까지 승압되며, 상기 전압 스텝-업 회로(211)가 활성화된다.
그러나, 도 6의 장치에 있어서, 트랜지스터의 파괴 전압이 제조 공정상의 변화 등으로 인해 변할 때, 번-인 테스트 모드에서의 외부 전압(VEXT)과 동작 보장 범위 사이에서 전압 한계가 감소하게 되고, 따라서 번-인 테스트 모드를 확실하게 수행하는 것이 불가능하다.
본 발명에 의한 내부 전원 제어 장치의 제 1 실시예를 도시한 도 7에서는, 도 5의 내부 전원 전압(VINT')을 위해 외부에 구비된 패드 대신 다른 내부 전원 기준 전압 발생 회로(9)가 제공된다.
상기 내부 전원 기준 전압 발생 회로(9)는 내부 전원 기준 전압 발생 회로(2')와 병렬로 연결되어 있다. 그리고, 상기 내부 전원 기준 전압 발생회로(2', 9) 중 어느 한 회로는 상기 테스트 모드 선택 회로(7)의 취소 신호(CA)에 의해 활성화된다.
상기 내부 전원 기준 전압 발생 회로(9)는 P 채널 MOS 트랜지스터(901, 902), N 채널 MOS 트랜지스터(903, 904), 및 N 채널 MOS 트랜지스터(전류원)(905)로 형성된 차등 증폭기와, P 채널 MOS 트랜지스터(906)로 형성된 드라이버로 구성된다. 상기 차등 증폭기(901 내지 905)는 비접속 패드(Non-Connection Pad)(NC)에서의 전압과, 상기 출력 신호 즉, 내부 전원 기준 전압(VREF)을 받는다. 이 경우, 내부 전원 기준 전압(VREF)이 음으로 상기 차등 증폭기(901 내지 905)에 귀환하기 때문에, VREF가 비접속 패드(NC)에서의 전압에 근사하게 된다.
반도체 디바이스(칩)가 완성된 후에는 비접속 패드 NC상에서 와이어 본딩 공정이 행해지지 않는다는 것에 주목하라.
정상적인 동작 상태에서, PLVCC1 = PLVCC2 = LOW이다. 따라서, 상기 취소 신호(CA)가 LOW이고, 상기 내부 전원 기준 전압 발생 회로(2')가 선택되어 활성화된다. 즉, 내부 전원 기준 전압 발생 회로(2')에서, 트랜지스터(205, 210)는 각각 ON, OFF되고, 상기 내부 전원 기준 전압 발생 회로(2')는 도 1의 내부 전원 기준 전압 발생 회로(2)에서와 마찬가지 방식으로 동작한다. 상기 내부 전원 전압 발생 회로(3)는 상기 내부 전원 기준 전압 발생 회로(2')의 내부 전원 기준 전압(VREF)에 따라 동작한다.
전압 마진 테스트 모드에서, PLVCC2 = HIGH이다. 따라서, 상기 취소신호(CA)가 HIGH이기 때문에, 내부 전원 기준 전압 발생 회로(9)가 선택되어 활성화된다. 즉, 내부 전원 기준 전압 발생 회로(9)에서, 트랜지스터(905)가 ON이 되고, 비접속 패드 NC에서의 전압과 출력 신호 사이의 전위차, 즉, 내부 전원 기준 전압(VREF)이 증폭된다. 이렇게 해서, VREF는 상기 비접속 패드(NC)에서의 전압에 근사하게 된다. 따라서, 만일 저 전압 또는 고 전압이 내부 전원 기준 전압 발생 회로(9)의 비접속 패드 NC에 인가되면, 상기 내부 전원 전압(VINT)이 전압 마진 테스트 모드로서 상기 저 전압 또는 고 전압에 근사하게 되고, 이렇게 하여 임의의 전압 마진 테스트가 수행되지만, 제어 신호(PLVCC2)를 위해 외부에 구비된 패드가 필요하다.
본 발명에 따른 내부 전원 전압 제어 장치의 제 2의 실시예를 도시한 도 8에서, 도 7의 내부 전원 기준 전압 발생 회로(9)는 도 7의 비접속 패드(NC)가 구비되지 않는 내부 전원 기준 전압 발생 회로(9')로 변형된다. 즉, 출력 가능 패드(Output Enable Pad, OE)와 같은 입력/출력 패드는 비접속 패드(NC)로서 이용된다. 이 경우에, 인버터(1101), NAND 회로(1102), 인버터(1103)가 구비된다. 즉, 상기 인버터(1101)가 취소 신호(CA)를 받고, 상기 NAND 회로(1102)는 상기 인버터(1101)와 출력 가능 패드(OE)에 연결이 되며, 상기 인버터(1103)는 상기 NAND 회로(1102)에 연결된다.
정상 동작 모드에서, 취소 신호(CA)가 LOW이기 때문에, 출력 가능 패드(OE)에서의 전압은 상기 NAND 회로(102)와 상기 인버터(1103)를 통하여 출력 가능 제어회로(도시되지 않음)에 인가되고, 상기 출력 가능 제어 회로를 활성화시킨다. 한편, 전압 마진 테스트 모드에서, 취소 신호(CA)가 HIGH이기 때문에, 출력 가능 패드(OE)에서의 전압은 상기 NAND 회로(1102)와 인버터(1103)를 통하여 상기 출력 가능 제어 회로에 인가되지 않고, 이렇게 하여 출력 가능 제어 회로를 불활성화 시킨다.
도 8에서, 칩 선택 패드(CS)와 같은 또 다른 외부에 구비된 입력/출력 패드가 상기 출력 가능 패드(OE) 대신에 사용될 수 있다.
따라서, 도 7과 도 8에서, 비접속 패드(NC)에서의 전압이나 OE 또는 CS 등과 같이 기결정된 제어 패드에서의 전압이 LOW이거나 HIGH일 수 있기 때문에, 번-인 테스트 또는 스트레스 테스트와 같은 고 전압 마진 테스트와 저 전압 마진 테스트가 추가적으로 외부에 구비된 패드 없이 모두 수행될 수 있다. 비접속 패드(NC)와 제어 패드(OE, CS)는 반도체 디바이스에 통상 구비된다는 점에 주목하라.
도 7과 도 8에서도, 상기 제어 신호(PLVCC1)가 LOW하다는 조건하에서, 기결정된 저 전압 마진 테스트 모드가 수행될 수 있다. 그러나, 그러한 기결정된 저 전압 마진 테스트가 도 7의 비접속 패드(NC) 또는 도 8의 제어 패드를 사용하여 수행될 수 있기 때문에, 상기 기준 전압 발생 회로(1)는 도 3의 기준 전압 발생 회로(1')에 의해 대체될 수 있다.
도 7과 도 8의 테스트 모드 엔트리 회로(6)의 변형예를 도시한 도 9에서, 초전압식 테스트 모드 엔트리 회로가 사용된다. 즉, 기결정된 어드레스 패드(ADD1, ADD2)에서의 전압이 기결정된 값보다 상당히 큰 경우에만, 테스트 모드 엔트리 신호(TE)가 발생되고, 반면에 상기 테스트 모드 엔트리 신호(TE)는 리셋 신호(PRST)의 ON에 의해 방해된다. 도 9에서, 전압 마진 테스트 모드에 대한 기결정된 패드는 필요하지 않다.
상술한 바와 같이, 본 발명에 의하면, 번-인 테스트나 스트레스 테스트와 같은 고 전압 마진 테스트와, 저 전압 마진 테스트가 추가적으로 외부에 구비된 패드 없이 정확하게 수행될 수 있다.

Claims (10)

  1. 기준 전압(VRO)을 발생시키는 기준 전압 발생 회로(1)와,
    상기 기준 전압 발생 회로에 접속되고, 상기 기준 전압에 따라 제 1 내부전원 기준 전압(VREF)을 발생시키는 제 1 내부전원 기준 전압 발생 회로(2')와,
    기결정된 패드(NC, OE, CS)에 인가되는 전압에 따라 제 2 내부전원 기준 전압(VREF)을 발생시키는 제 2 내부전원 기준 전압 발생 회로(9)와,
    상기 제 1 및 제 2 내부전원 기준 전압 발생 회로에 접속되며, 제어 신호(PLVCC2)에 따라 상기 제 1 및 제 2 내부전원 기준 전압 발생 회로 중 어느 한 회로를 활성화시키는 테스트 모드 선택 회로(7)와,
    상기 제 1 및 제 2 내부전원 기준 전압 발생 회로에 접속되며, 상기 제 1 및 제 2 내부전원 기준 전압 발생 회로 중 활성화 된 어느 한 회로로부터 발생되는 상기 제 1 및 제 2 내부전원 기준 전압 중 어느 한 전압에 따라 내부 전원 전압(VINT)을 발생시키는 내부 전원 전압 발생 회로(3)를 포함하는 것을 특징으로 하는 내부 전원 전압 제어 장치.
  2. 제 1 항에 있어서,
    상기 제 1 내부전원 기준 전압 발생 회로는,
    제 1 차등 증폭기(201 내지 205)와,
    상기 제 1 차등 증폭기(201 내지 205)에 접속되며, 상기 제 1 차등 증폭기의 출력 신호를 받아서 상기 제 1 내부전원 기준 전압을 발생시키는 제 1 드라이버(206)와,
    상기 제 1 드라이버에 접속되며, 상기 제 1 내부전원 기준 전압을 분할하는 전압 디바이더(207, 208)를 포함하며,
    상기 제 1 차등 증폭기는 상기 기준 전압과 상기 전압 디바이더의 출력 신호를 받아서, 상기 전압 디바이더의 출력 신호가 상기 기준 전압에 근사하게 되며,
    상기 제 1 차등 증폭기와 상기 제 1 드라이버는 상기 테스트 모드 엔트리 회로에 의해 활성화되는 것을 특징으로 하는 내부 전원 전압 제어 장치.
  3. 제 1 항에 있어서,
    상기 제 2 내부전원 기준 전압 발생 회로는,
    제 2 차등 증폭기(901 내지 905)와,
    상기 제 2 차등 증폭기에 접속되고, 상기 제 2 차등 증폭기의 출력 신호를 받아 상기 제 2 내부전원 기준 저압을 발생시키는 제 2 드라이버(906)를 포함하며,
    상기 제 2 차등 증폭기는, 상기 기결정된 패드에서의 전압과 상기 제 2의 드라이버의 출력 신호를 받고, 상기 제 2 드라이버의 출력 신호는 상기 기결정된 패드에서의 전압에 근사하게 되며,
    상기 제 2 차등 증폭기는 상기 테스트 모드 엔트리 회로에 의해 활성화되는 것을 특징으로 하는 내부 전원 전압 제어 장치.
  4. 제 1 항에 있어서,
    상기 내부 전원 전압 발생 회로는,
    제 3 차등 증폭기(301 내지 305)와,
    상기 제 3 차등 증폭기에 접속되며, 상기 제 3 차등 증폭기의 출력 신호를 받아 상기 내부 전원 전압을 발생시키는 제 3 드라이버(306)를 포함하며,
    상기 제 3 차등 증폭기는 상기 제 1 및 제 2 내부전원 기준 전압 발생 회로 중 어느 한 회로의 출력 신호와 상기 제 3 출력 신호를 받고, 상기 내부 전원 전압은 상기 제 1 및 제 2 내부전원 기준 전압 발생 회로 중 상기 어느 한 회로의 출력 신호에 근사하게 되는 것을 특징으로 하는 내부 전원 전압 제어 장치.
  5. 제 1 항에 있어서,
    상기 기결정된 패드는 비접속 패드(NC)를 포함하는 것을 특징으로 하는 내부 전원 전압 제어 장치.
  6. 제 1 항에 있어서,
    상기 기결정된 패드는 제어 패드(OE, CS)를 포함하는 것을 특징으로 하는 내부 전원 전압 제어 장치.
  7. 제 6 항에 있어서,
    상기 테스트 모드 선택 회로와 상기 제어 패드에 접속되며, 상기 제 1 내부전원 전압 발생 회로가 활성화될 때 상기 제어 패드에서의 전압을 통과시키는 게이트 회로(1102)를 더 포함하는 것을 특징으로 하는 내부 전원 전압 제어 장치.
  8. 제 1 항에 있어서,
    상기 기결정된 패드에서의 전압은 저 전압 마진 테스트 모드를 위한 전압인 것을 특징으로 하는 내부 전원 전압 제어 장치.
  9. 제 1 항에 있어서,
    상기 기결정된 패드에서의 전압은 고 전압 마진 테스트 모드를 위한 전압인 것을 특징으로 하는 내부 전원 전압 제어 장치.
  10. 제 1 항에 있어서,
    상기 기결정된 패드에서의 전압은 번-인 테스트 모드를 위한 전압인 것을 특징으로 하는 내부 전원 전압 제어 장치.
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