JP3759069B2 - 内部電圧制御回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の内部電圧制御回路に関し、特に、降圧回路等を使用した製品の電源電圧マージン試験或いはストレス試験に関連する技術である。
【0002】
【従来の技術】
近年の急速なパーソナルコンピュータ(パソコン)及びワークステーションの性能向上に大きな役割を演じているのが、高速動作を行う半導体記憶装置(メモリ)である。
【0003】
近年のメモリ製品においては低電圧・低消費電力化が求められており、メモリ製品を搭載する顧客先のシステムからメモリに供給される電源には複数の電源電圧が存在し、かつ各制御ピン、アドレスピン、及びI/Oピン等への入力に対しても複数の入力電圧が存在している為、それら異なるインターフェースに対して、製品動作を満足させる必要がある。
【0004】
その為、近年の半導体記憶装置では、外部電源電圧が与えられる回路部分と、トランジスタ耐圧の問題により内部降圧させた電圧が与えられる回路部分を別々に設けるような回路構成を用いている。内部電源電圧を発生させる為には、基準電圧制御及び発生回路、内部電源基準電圧発生部、及び内部電源電圧発生部などを別途設け、外部電源に関わらず常に一定の電圧レベルを出力するような回路が必要となる。
【0005】
しかし、このように内部降圧された電圧を発生させる回路を設けた製品の電源電圧マージンを測定する場合には、内部の電圧を直接制御することが出来ないという問題点があった。このような問題点を解消するために、制御信号を通して内部電源電圧の大きさを調節することにより、マージンテストを容易に実行可能な半導体メモリ装置が種々提案されている。
【0006】
図3は、特開2000−156097号公報に記載されている内部電源電圧発生回路における内部電圧制御回路を示しており、半導体メモリ用の内部電源電圧発生回路は、図3(a)に示すように、基準電圧制御及び発生部301,内部電源基準電圧発生部302,及び内部電源電圧発生部303からなり、基準電圧制御及び発生部301は、図3(b)に示すように、専用に設けた外部ピンから切換制御信号PLVCCを入力することで、基準電圧VR0のレベルを切り換えることにより電源電圧マージン試験を行うことを可能としている。
【0007】
この従来例では、通常動作時には、外部から与えられる切換制御信号PLVCCをHighレベルに固定しておくことでNchトランジスタ311がONし、外部電源VEXTが抵抗331,333によって電圧降下された電圧がPchトランジスタ321のゲートに与えられて、予め抵抗比によって設定された基準電圧VR0が発生され、この基準電圧VR0により、所定の内部電圧VINTが出力される。
【0008】
電源電圧マージン試験時には、切換制御信号PLVCCをLowレベルに固定しておくことでNchトランジスタ311をOFF状態とし、外部電源VEXTが抵抗331,332,333によって電圧降下された電圧をPchトランジスタ321のゲートに与えることにより基準電圧VR0を回路内に設けられた抵抗比によって予め設定された電圧に下げ、内部電圧VINTを下げた状態にして電源電圧マージン試験を行っている。
【0009】
図3に記載の内部電圧制御方法では、切換制御信号PLVCCを入力するために外部に別途専用ピンを設ける必要があり、さらに外部からの制御信号PLVCCによって切り換えられた内部電圧の正確な電圧レベルが判別出来ないという問題、および、予め回路内に設けられた抵抗の値で設定された電圧のみにしか電圧を切り換えることが出来ない為、製品の実力の限界を確認することができないという問題がある。
【0010】
図4は、特開平5−333116号公報に記載されている集積回路のマージン試験回路を示しており、通常動作時には、集積回路内に持つ基準電圧発生回路402の出力を選択回路405により選択して、マージンを持った動作を行い、マージン試験時には、外部入力端子407から入力される外部電源を選択回路405により選択し、この外部入力電源を有効として所定範囲で変化させることによりマージン試験を可能としている。通常動作とマージン試験の切り替え制御は、選択回路405の選択信号入力端子406に入力される選択信号によって行われる。
【0011】
図4に記載のマージン試験回路によれば、外部から電源電圧を与える為の外部入力端子407を別途専用に設けているため、外部入力電圧を自由に選択することが出来るので高電源電圧マージン試験および低電源電圧マージン試験のいずれも可能であるが、外部入力端子407用及び選択信号入力端子406用に、別途専用ピンを2ピン設けなくてはならないという問題点がある。
【0012】
図5は、基準電圧制御及び発生部501と内部電源基準電圧発生部502からは通常動作時における内部電圧発生用の基準電圧VREFのみを出力する構成とし、電圧マージン試験のための基準電圧VREFは外部入力端子から与え、これらの基準電圧VREFのいずれか一方を選択回路505により選択するように構成した従来例を示しており、図4と同様に、外部から電源電圧を与える為の外部入力端子、及び内部で使用される電圧を切り換える為の選択信号入力端子の2ピンが別途専用に設けられている。
【0013】
選択回路505は、通常動作時には、外部から与える電圧切換制御信号をLowレベルとすることでトランスファスイッチT2がON状態でかつトランスファスイッチT1がOFF状態となり、内部電源基準電圧発生部502から発生される電圧を基準電圧VREFとして内部電源電圧発生部503に出力する。一方、電源電圧マージン試験時には、外部から与える電圧切換制御信号をHighレベルとすることでトランスファスイッチT1がON状態でかつトランスファスイッチT2がOFF状態となり、外部入力端子から入力された電圧を基準電圧VREFとして内部電源電圧発生部503に出力する。
【0014】
図6は、内部電源電圧発生部503として使用される回路の一例を示しており、Nchトランジスタ615のゲート電圧にHighレベルが与えられ、Nchトランジスタ615はON状態となっているため、Pchトランジスタ611,612及びNchトランジスタ613,614,615からなるコンパレータ回路はアクティブ状態となっている。
【0015】
選択回路505から出力される通常動作時の基準電圧VREFまたは電圧マージン試験のための基準電圧VREFが、Nchトランジスタ614のゲート電圧として与えられると、このコンパレータ回路とPchトランジスタ616によって構成されるフィードバックループによって、Nchトランジスタ613のゲート電圧がNchトランジスタ614のゲート電圧と等しくなるため、この通常動作時の基準電圧VREFまたは電圧マージン試験のための基準電圧VREFが、通常動作時の内部電源VINTまたは電圧マージン試験のための内部電源VINTとして内部回路504に供給されることになる。
【0016】
集積回路の集積度の向上につれ必要なピン数は増加しているが、その一方でパッケージや外形の要因でピン数自体は数的制限を受け、特にメモリ製品ではピンの標準仕様が存在する為、電源電圧マージン試験用に別途ピン数を増やすことで製品動作制限事項を追加することはデメリットとなり、さらにチップサイズの問題から電圧マージン試験用等に追加する回路も極力抑えなければならない。
【0017】
図5では外部に専用の2ピンを設けているが、これは例えばTESTモードなどを用いて、電源電圧マージン試験を行う場合のみ電圧切換制御信号を回路内部で発生させるようにし、かつ、同様にTESTモードなどを用いて、電源電圧マージン測定時には不要な既存ピンであるノン・コネクション(NC)ピンを、回路内部で使用可能な状態に切り換えて外部入力端子のように振る舞わせることにより、別途専用にピンを設けなくても電源電圧マージン試験を行うことは可能である。
【0018】
例えば、特開平3−160699号公報では、アドレス入力用の既存端子を外部入力端子として兼用し、このアドレス用の端子を介して動作マージン測定用の基準電位を与えることにより、電源電圧マージン試験用の専用ピンを別途設けないで構成する方法が提案されている。
【0019】
このように、TESTモードなどを用いることによって電圧切換制御信号を回路内部で発生させ、かつ既存ピンを外部入力端子のように振る舞わせることにより、電圧マージン試験用に別途専用のピンを設けなくてはならないという問題点を解消することは可能であるが、基準電圧VREFを選択するために図5に示す選択回路505を設けた場合、通常使用時に、仮に外部入力端子からの入力にオーバーシュート/アンダーシュートが発生すると、非選択側のトランスファスイッチT1のトランジスタがONしてしまう可能性があり、それによって内部電源基準電圧発生部502から発生される電圧と外部入力端子から入力される電圧の干渉が起り、基準電圧VREFに変動が生じる虞がある。
【0020】
図7は、外部電源モードを使用した別の従来例を示しており、図8〜図12は、図7の内部電圧制御回路における、TESTモードENTRY回路705、TESTモードSELECT回路706、内部電源基準電圧発生部702、内部電源電圧発生部703の各回路として用いることが可能な回路例を示している。
【0021】
図7の内部電圧制御回路において、外部電源モードを使用した場合の電源電圧マージンテストを行う場合、先ず、図8あるいは図9に示すTESTモードENTRY回路705を用いてTESTモードにエントリーし、図10に示すTESTモードSELECT回路706から降圧電源発生回路キャンセル信号を発生させ、図11に示す内部電源基準電圧発生部702の動作をキャンセルして内部電源基準電圧発生部702から基準電圧VREFを発生させないようにする。そして図12に示す内部電源電圧発生部703によって内部電源VINTがPchトランジスタ127を介して供給される外部電源電圧に追従するように構成し、外部電源電圧が与えられる外部ピンの電圧を調整することによって電源電圧マージン試験を可能としている。
【0022】
この従来例においては、電源電圧マージンテストを行う場合、外部電源を変更することで製品に与えられる電源電圧を全て一律に調整することになるが、本来は外部電源電圧が与えられる回路部分の電源電圧マージンの実力で動作リミットしてしまう可能性があり、内部メモリセルの電源電圧マージンを正確に測定することが出来ないという問題点がある。
【0023】
また、他の従来例として、直接外部電源電圧を調整することによって内部電源基準電圧発生部から発生される内部電圧のレベルを調整するような方法もあるが、外部電源電圧が内部でどの程度の電圧レベルまで内部降圧されたかが不明な為、電源電圧マージン試験を行っても実力を正確に測定することが出来ないという問題点があった。
【0024】
図13は、更に別の従来例を示しており、図7の場合と同様に、電源電圧マージンテストを行う場合、内部電源基準電圧発生部132をTESTモードなどにより動作をキャンセルしておき、外部に専用に設けたVREF-PAD137から直接電圧を印可して内部電圧を調整することで電源電圧マージン試験を可能にしている。なお、この場合、内部電源電圧発生部133としては例えば図6に示されている内部電源電圧発生部が使用される。
【0025】
この従来例は、主にリダンダンシP/W時など内部電圧のレベルが不明の場合にVREF-PAD137から電圧を与えて基本試験を行う場合に用いており、本P/W時にはトリミングされた内部電圧のレベルで試験を行う為に、このVREF-PAD137は基本的には使用しない。この場合、製品のピン数制限や製品動作制限に影響しないように、このVREF-PAD137は組立時にはピンにボンディングしない為、P/W時のみ有効な測定手法であり組立品には使用出来ないという問題がある。
【0026】
図14は、ストレス試験を行う際の従来の内部電圧制御回路例を示すブロック図であり、図15は、従来のストレス試験モードへのエントリー回路147の例を示している。
【0027】
ストレス試験エントリー回路147は、通常動作時においては、外部電源モード信号としてTESTモードENTRY回路145により初期値のLowレベルが与えられ、インバータ158を介してNchトランジスタ156のゲート電圧及びPchトランジスタ157のゲート電圧にHighレベルが与えられる。よってNchトランジスタ156はON状態、Pchトランジスタ157はOFF状態となっている。
【0028】
また貫通電流抑制用のNchトランジスタ155を構成する複数の各NchトランジスタもON状態であり、Pchトランジスタ151,152及びNchトランジスタ153,154,155,156からなるコンパレータ回路はアクティブ状態となる。Nchトランジスタ153のゲート電圧にはストレス試験モードにエントリーしても電圧レベルが変動しない内部基準電圧であるVREF0信号が与えられ、Nchトランジスタ154のゲート電圧には抵抗160,161,162,163で外部電源電圧を抵抗分割したレベルが与えられるが、通常動作時は、Nchトランジスタ154のゲート電圧レベルの方が低くなるように予め抵抗160,161,162,163の抵抗比が設定されている。
【0029】
そのため、Nchトランジスタ153はON状態、Nchトランジスタ154はOFF状態となり、接点Aの電荷はNchトランジスタ153,155,156を経由してGNDへ引き抜かれ、接点AはLowレベルとなる。そしてPchトランジスタ152がON状態となることで接点BがHighレベルとなりインバータ159を介してBIMDエントリー信号は非アクティブ状態のLowレベルとなっている。
【0030】
次にストレス試験モード時においては、外部電源モード信号はTESTモードENTRY回路145により同様に初期値のLowレベルが与えられ、インバータ158を介してNchトランジスタ156及びPchトランジスタ157のゲート電圧にHighレベルが与えられるので、Nchトランジスタ156はON状態、Pchトランジスタ157はOFF状態となっている。またNchトランジスタ155もON状態であり、Pchトランジスタ151,152及びNchトランジスタ153,154,155,156からなるコンパレータ回路は、通常使用時と同様にアクティブ状態となる。
【0031】
Nchトランジスタ153のゲート電圧にはVREF0信号が与えられ、Nchトランジスタ154のゲート電圧には抵抗160,161,162,163で外部電源電圧を抵抗分割したレベルが与えられているが、ストレス試験を行うためにここで、外部電源電圧を製品動作保証電圧以上かつトランジスタ耐圧以下の予め設定された電圧まで上昇させることにより、Nchトランジスタ154のゲート電圧レベルをNchトランジスタ153のゲート電圧より高くする。すると、Nchトランジスタ154はON状態、Nchトランジスタ153はOFF状態となり、接点Bの電荷はNchトランジスタ154,155,156を介してGNDへ引き抜かれLowレベルとなる。よってインバータ159を介してBIMDエントリー信号はアクティブ状態のHighレベルとなる。
【0032】
このようにして、ストレス試験モードにエントリーさせた場合には、内部電源基準電圧発生部142において通常は一定のレベルに降圧されている内部電圧VREFを、BIMDエントリー信号を用いて内部回路のトランジスタ耐圧以下の電圧まで上昇させ、ストレス試験を行う。
【0033】
例えば、製品動作保証範囲が3.0V〜3.6V、外部電圧が与えられるトランジスタの耐圧が4.5V、内部電圧が与えられるトランジスタの耐圧が2.5Vであった場合に、通常動作時には内部電源基準電圧発生部142から出力される内部電圧VREFを例えば2.0Vに設定しておき、ストレス試験時には,抵抗160,161,162,163に供給される外部電圧を予め設定しておいた4.0V程度の電圧まで上昇させることでストレス試験モードにエントリーさせ、内部電圧VREFを2.5Vまで上昇させてストレス試験を行う。
【0034】
この時、プロセスの違い、製品あるいは素子のばらつき等により使用するトランジスタ耐圧が下がった場合には、ストレス試験にエントリーさせる外部電源の電圧と製品動作補償範囲までの電圧マージンが減少し、現状の回路形式では確実にストレス試験にエントリーさせることが困難となってくる。
【0035】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑み、組立品に対して電源電圧マージン試験用に別途専用ピンを設けることなく、外部から与えた電圧によって自由に内部電圧を調整することを可能とし、かつ試験用に設けられた回路が製品の通常動作に影響を及ぼすことがない内部電圧制御回路を提供することにある。
【0036】
本発明の他の目的は、製品の動作保証電圧からトランジスタ耐圧までのマージンが少なくても、ストレス試験エントリー時に、トランジスタの耐圧に影響されることなく内部電圧のレベルをストレス電圧に調整可能な手段を提供することにある。
【0037】
【課題を解決するための手段】
本発明は、「降圧回路を使用した製品の電源電圧マージン試験」に対して、既存の入力端子にコンパレータ回路を設けることによって別途専用の端子を設けることなく、外部電源が与えられる回路と内部電源が与えられる回路に対する入力電源を別系統としたままで、内部電圧を外部から直接制御することを特徴としている。
【0038】
具体的には、本発明の半導体装置の内部電圧制御回路は、通常動作モード時に活性化されて動作して基準電圧を発生し、テストモード時に非活性化される内部電源基準電圧発生部と、テストモード時に活性化されて動作して既存の外部入力ピンを介して入力された外部からの印加電圧と等しい電圧を出力し、通常動作モード時に非活性化されるコンパレータ回路と、前記内部電源基準電圧発生部から出力される基準電圧と前記コンパレータ回路から出力される外部電圧を入力して、前記基準電圧または前記外部電圧に依存する内部電圧を発生する内部電源電圧発生部と、前記内部電源基準電圧発生部及び前記コンパレータ回路の動作不動作を制御するテストモードセレクト回路とを備えることにより、テスト用の専用端子を設けることなく外部電圧によるテストを可能とするとともに、通常動作モード時に前記既存の外部入力ピンを介して入力される電圧変動が前記内部電源電圧発生部に影響を及ぼさないようにしたことを特徴とする。
【0039】
本発明の「既存の外部入力ピンを介して入力された外部電圧を出力するコンパレータ回路」は、通常動作モード時は不活性状態に制御されており、所定の試験モード時に活性化されて動作するので、通常動作モード時に既存の外部入力ピンを介して入力された電圧変動によって内部電源電圧発生部から出力される内部電源電圧が影響を受けることはない。
【0040】
【発明の実施の形態】
図1は、本発明における内部電圧制御回路の第1の実施形態を示すブロック図である。
【0041】
本実施形態の内部電圧制御回路は、TESTモードENTRY回路5、TESTモードSELECT回路6、基準電圧制御及び発生部1、内部電源基準電圧発生部2、既存の入力端子に接続したコンパレータ回路7及び内部電源電圧発生部3という構成から成る。
【0042】
電源電圧マージン試験時には、TESTモードENTRY回路5及びTESTモードSELECT回路6によって内部電源基準電圧発生部2の回路動作をキャンセルし、コンパレータ回路7をTESTモードSELECT回路6から発生させた選択信号により活性化し、既存の入力端子であるNC(ノン・コネクション)ピンから与えられた入力電圧を試験用基準電圧VREFとすることで、内部電圧を外部から直接制御することを可能にしている。
【0043】
本実施形態では、製品動作に関係ないNCピンにコンパレータ回路7を設けている。そして、TESTモードSELECT回路6から発生させた選択信号を有効とし、使用する当該ピンに電圧を加えた場合のみ、外部から入力された電圧をコンパレータ回路によって試験用基準電圧VREFとして出力することが出来る。このように外部から与えられる電源電圧とは異なる内部電圧をコントロールすることで、マージン試験用に別途ピン数を増やすことなく電源電圧マージンを正確に測定することが可能となる。
【0044】
なお、本実施形態におけるTESTモードENTRY回路5、TESTモードSELECT回路6、内部電源基準電圧発生部2、及び内部電源電圧発生部3は、それぞれ上記図8または図9記載のTESTモードENTRY回路、図10記載のTESTモードSELECT回路、図11記載の内部電源基準電圧発生回路、及び図6記載の内部電源電圧発生回路を用いて構成することができる。また、基準電圧制御及び発生部1から出力されるVREF発生用基準電圧VR0は、通常動作時の基準電圧VREFを発生するための定電源である。
【0045】
以下、図1及び関連する図を参照して本実施形態の動作について説明する。
【0046】
図8に示すスーパーボルテージ方式のTESTモードENTRY回路や、図9に示すようなP/W時などに専用のTEST-PADを設けておき、電源電圧マージン試験時にはTESTモードENTRY信号をHighレベルとする。
【0047】
TESTモードSELECT回路(図10)は、初期状態ではPOWER-ON RESET信号にLowレベルが与えられ、インバータ101、インバータ102を介してPchトランジスタ100のゲート電圧にLowレベルが与えられてPchトランジスタ100はON状態となり、接点BはHighレベルとなる。よって、インバータ105を介して出力される降圧電源発生回路キャンセル信号は、非選択Lowレベルとなる。
【0048】
TESTモードを使用しない場合は、TESTモードENTRY信号にはLowレベルが与えられることでトランスファスイッチT1がOFF状態となり、トランスファスイッチT2がON状態となって、出力の初期値Lowレベルはインバータ105、インバータ106、及びトランスファスイッチT2によって保持される。
【0049】
TESTモードを使用する場合は、TESTモードENTRY信号にはHighレベルが与えられることで、トランスファスイッチT1がON状態となり、トランスファスイッチT2がOFF状態となる。この時、TESTモード制御用に用いるaddress信号等の入力をHighレベルにすると、インバータ103を介して接点AはLowレベルとなり、トランスファスイッチT1を介して接点BはLowレベル、さらにインバータ105を介して出力される降圧電源発生回路キャンセル信号は、選択状態であるHighレベルとなる。
【0050】
内部電源基準電圧発生部(図11)では、通常動作時には降圧電源発生回路キャンセル信号としてLowレベルが与えられているので、インバータ118を介してNchトランジスタ115のゲート電圧、及びPchトランジスタ116のゲート電圧にHighレベルが与えられ、Nchトランジスタ115はON状態、Pchトランジスタ116はOFF状態となる。
【0051】
従って、Pchトランジスタ111,112及びNchトランジスタ113,114,115からなるコンパレータ回路はアクティブ状態となっており、基準電圧VREFの電圧レベル変動によってPchトランジスタ117は選択及び非選択状態のいずれかとなることで、Nchトランジスタ114のゲート電圧(VREF発生用基準電圧VR0)は、Nchトランジスタ113のゲート電圧と等しくなるように動作し、内部電源基準電圧発生部2から出力される基準電圧VREFは、基準電圧制御及び発生部1から出力される基準電圧VR0を抵抗R1,R2によるあらかじめ設定された抵抗比によって昇圧された一定のレベルとなる。
【0052】
内部VREF信号をキャンセルする場合には、TESTモードのSELECT回路6(図10)によってキャンセル信号にHighレベルが与えられ、インバータ118を介してNchトランジスタ115とPchトランジスタ116のゲート電圧にはLowレベルが与えられ、Nchトランジスタ115はOFF状態、Pchトランジスタ116はON状態となる。
【0053】
Nchトランジスタ115がOFF状態であるのでコンパレータ回路は非アクティブ状態であり、またPchトランジスタ116がON状態であることからPchトランジスタ117のゲート電圧はHighレベルとなりPchトランジスタ117がOFF状態となる為、基準電圧VREFへの電荷の供給経路は遮断される。その為、抵抗R1,R2を介して電荷がGNDへ抜かれ、基準電圧VREFはLowレベルになる。
【0054】
内部電源電圧発生部3(図6)では、Nchトランジスタ615のゲート電圧にHighレベルが与えられ、Nchトランジスタ615はON状態となっているので、Pchトランジスタ611,612及びNchトランジスタ613,614,615からなるコンパレータ回路はアクティブ状態となっている。
【0055】
そして、内部電源基準電圧発生部2(図11)から与えられる基準電圧VREFまたは既存の入力端子に接続したコンパレータ回路7を介して与えられる外部電圧のいずれか一方が、Nchトランジスタ614のゲート電圧として与えられると、Pchトランジスタ616を介して出力電圧が帰還されるNchトランジスタ613のゲート電圧(内部電圧VINT)がNchトランジスタ614のゲート電圧と等しくなり、内部電圧VINTとして内部電源電圧が与えられる回路へ供給される。
【0056】
従って、図1の内部電圧制御回路をTESTモードとして使用する場合は、既存の入力端子に接続したコンパレータ回路7を、TESTモードSELECT回路6(図10)で発生させた降圧電源発生回路キャンセル信号により活性化させ、既存の入力端子(NCピン)から与えられた入力電圧を、コンパレータ回路7を介して試験用基準電圧VREFとして与えることで、内部電圧を外部から直接制御することが可能となる。
【0057】
また、このコンパレータ回路7は、通常動作時には、TESTモードSELECT回路(図10)から出力される降圧電源発生回路キャンセル信号が、非選択Lowレベルとなっているので、Nchトランジスタ16はOFF状態であり、コンパレータ回路7は非アクティブ状態となっているため、外部入力電圧変動がNCピンを介して入力されても、通常動作時の基準電圧VREFに影響を及ぼすことはない。
【0058】
図2は、本発明における内部電圧制御回路の第2の実施形態を示すブロック図である。
【0059】
第1の実施形態(図1)では、製品動作に関係ない既存ピンであるNCピンにコンパレータ回路7を接続することで内部電圧の調整を行ったが、半導体装置にNCピンが存在しない場合は、既存の制御ピンを内部電圧調整用の入力端子として使用する必要がある。
【0060】
そこで本実施形態では、例としてOE(Output Enable)ピンを内部電圧調整用の入力端子として使用した回路例を示している。OE信号は、OEピンにLowレベルが与えられるとI/Oピンからのデータ出力を活性化させる制御信号である。この為、図2に示すようにOEピンはコンパレータ回路7に接続されるとともに、TESTモードSELECT回路6から出力された降圧回路キャンセル信号との論理をとる論理回路に接続されることにより、通常のOE制御信号出力動作を可能にしている。
【0061】
以下、図2を参照して第2の実施形態の動作について説明する。
【0062】
まず、通常動作(TESTモードを非選択)時は、TESTモードSELECT回路6から発生させた選択信号はLowレベルに固定されておりコンパレータ回路7は非アクティブ状態である。また、降圧回路キャンセル信号もLowレベルに固定されており、インバータ17を介してNAND回路18の入力ゲートにはHighレベルが与えられている。
【0063】
従って、この状態でOEピンをLowレベルにすればNAND回路18及びインバータ19を介して、OE制御回路へLowレベルが与えられてI/Oピンからのデータ出力が活性化され、OEピンをHighレベルにすればNAND回路18及びインバータ19を介して、OE制御回路へHighレベルが与えられてI/Oピンからのデータ出力は非活性となる。よって、OE制御回路への制御信号はOEピンに接続されたコンパレータ回路には影響されず、通常動作が可能となる。
【0064】
次に電源電圧マージン試験モード時は、TESTモードSELECT回路6から発生させた選択信号はHighレベルとなり、コンパレータ回路7はアクティブ状態となる。また、降圧回路キャンセル信号もHighレベルになる為、インバータ17を介してNAND回路18の入力ゲートにはLowレベルが与えられる。よってOEピンからの入力に関わらずNAND回路18の出力はHighレベルに確定し、インバータ19を介してOE制御回路へLowレベルが与えられてI/Oピンからのデータ出力は活性化される。
【0065】
なお、TESTモードENTRY回路5、TESTモードSELECT回路6、基準電圧制御及び発生部1、内部電源基準電圧発生部2、内部電源電圧発生部3及びコンパレータ回路7の動作に関しては図1での説明と同様であるので、詳細説明は省略する。
【0066】
このように、例えばOEピンに対してコンパレータ回路を接続した場合には、TESTモードにI/Oの出力を活性化させるようにOE制御回路への出力をLowレベルに固定することにより、電源電圧マージン試験が可能となる。
【0067】
また、上記実施例では、OEピンに対してコンパレータ回路を接続した場合について説明したが、CS(Chip Select)ピン等の他の既存ピンにコンパレータ回路7を設けることも可能である。そして、TESTモードから発生させた信号で既存ピンの動作をアクティブ側に固定させることにより上記実施例と同等の効果を得ることができる。
【0068】
次に、本発明を使用した測定方法について説明する。
【0069】
電源電圧マージン試験時、及びストレス試験時には、まずTESTモードにエントリーさせる必要がある。P/W時には図9に示すように、専用に設けたテストPADに対しHighレベルの電圧を印可することでTESTモードENTRY信号を選択側のHighレベルとする。組立品の場合には図8に示すPower-on Reset信号には初期値としてLowレベルが与えられ、NAND回路801とインバータ802を介してTESTモードENTRY信号はLowレベル(非選択)となるが、一定時間が経過するとPower-on Reset信号はHighレベルとなるように設定された信号である為、NAND回路801のゲート電圧としてHighレベルが与えられる。
【0070】
Address等の既存ピンには外部電源電圧よりも高い、予め設定された電圧レベルを与えることで接点A,Bは共にHighレベルとなりNAND回路801のゲート電圧にHighレベルが与えられる。よって、NAND回路801の出力はLowレベル、インバータ802の出力はHighレベルとなり、TESTモードENTRY信号を選択側のHighレベルとする。
【0071】
次に、外部から与える電源電圧によって内部電圧を調整する為に、TESTモードを使用して内部降圧回路の動作をキャンセルさせる必要がある。
【0072】
図10に示したTESTモードSELECT回路6のPOWER-ON RESET信号は、初期状態ではLowレベルが与えられ、インバータ101,インバータ102を介してPchトランジスタ100のゲート電圧にLowレベルが与えられてPchトランジスタ100はON状態となり、接点BはHighレベルとなり、インバータ105を介して出力される降圧電源発生回路キャンセル信号は非選択Lowレベルとなっている。POWER-ON RESET信号は一定時間が経過するとHighレベルとなる信号であり、インバータ101,インバータ102を介してPchトランジスタ100のゲート電圧にHighレベルが与えられ、Pchトランジスタ100がOFF状態となり外部電源と接点Bとの経路は遮断される。
【0073】
図8もしくは図9によってTESTモードENTRY信号にはHighレベルが与えられる為、TESTモードSELECT回路6のトランスファスイッチT1がON状態となり、トランスファスイッチT2がOFF状態となる。この時、特定のTESTモードを選択する為に割り当てられた入力ピンであるTESTモード制御用address信号等の入力電圧をHighレベルにすると、インバータ103を介して接点AはLowレベルとなり、トランスファスイッチT1を介して接点BはLowレベル、さらにインバータ105を介して出力される降圧電源発生回路キャンセル信号を、選択状態であるHighレベルとする。
【0074】
次にTESTモードSELECT回路6から出力されたHighレベルの信号によって、内部電源基準電圧発生部2の動作をキャンセルさせる必要がある。
【0075】
降圧電源発生回路キャンセル信号はHighレベルが与えられている為、内部電源基準電圧発生部2では、インバータ118を介してNchトランジスタ115とPchトランジスタ116のゲート電圧にはLowレベルが与えられ、Nchトランジスタ115はOFF状態、Pchトランジスタ116はON状態となる。Nchトランジスタ115がOFF状態であるのでコンパレータ回路は非アクティブ状態であり、またPchトランジスタ116がON状態であることからPchトランジスタ117のゲート電圧はHighレベルとなってOFF状態となる為、基準電圧VREFへの電荷の供給経路は遮断される。そして基準電圧VREFの電荷は抵抗R1,R2を介してGNDへ抜かれ、基準電圧VREFをLowレベルとする。
【0076】
次に図2に示すコンパレータ回路7を介して、外部から与えられる電源電圧を基準電圧VREFとして与える必要がある。
【0077】
TESTモードSELECT回路6で発生させた降圧電源発生回路キャンセル信号は、Nchトランジスタ16のゲート電圧としてHighレベルを与えることでコンパレータ回路7を活性化させる。そして外部入力ピンに対し、電源電圧マージン試験時もしくはストレス試験時に与えたい任意の電圧を印可することで、コンパレータ回路7を介して基準電圧VREFの電位を調整することが出来る。
【0078】
最終的には、外部から任意に調整した基準電圧VREFを実際の内部回路に与えて試験を行う必要がある。図6の内部電源電圧発生部では、Nchトランジスタ615のゲート電圧に常時Highレベルが与えられ、Nchトランジスタ615をON状態とすることでコンパレータ回路は常に活性化させている。
【0079】
ここで図2において外部から任意に調整した基準電圧VREFは、Nchトランジスタ614のゲート電圧として与えられ、Nchトランジスタ613のゲート電圧と等しくなり、内部電源VINTとして内部電源電圧が与えられる各回路へ供給される。この状態で半導体装置の試験を行うことで、電源電圧マージン試験やストレス試験などが可能となる。
【0080】
また、本発明をストレス試験に使用した場合、外部電圧はトランジスタ耐圧以下の電圧を今まで通りテスタ側から与え、内部電圧VREFには外部電圧とは異なる電圧を、コンパレータ7を介して外部から自由に与えることで、確実にストレス試験を行うことが可能となる。
【0081】
【発明の効果】
本発明においては、内部電圧として設定する電圧を外部からの印加電圧と等しくすることができるので、正確な内部電圧レベルが分かり、かつ自由に内部電圧を調整出来るので動作実力の限界の確認が容易となる。
【0082】
また、本発明においては、TESTモードを使用することで既存の端子を使用することができ、かつ、低電源電圧や高電源電圧に関わらず電源マージン試験を行うことが可能である。
【0083】
また、本発明では、通常使用時にはコンパレータ回路が非アクティブ状態とされているので、例え外部入力端子にオーバーシュート/アンダーシュートが入っても、TESTモードからの選択信号が非アクティブである限りコンパレータ回路が動作することはなく、通常使用時における内部電圧VREFに影響が及ぶことは無い。
【0084】
また、本発明では外部専用端子を必要としない為、組立品でも使用可能であり、専用のVREF PADを用いる場合のような、P/W時のみに有効で組立品には使用出来ないという不都合は生じない。
【0085】
また、本発明では、外部電源電圧が与えられる回路と内部電源電圧が与えられる回路の電源を別系統としたまま調整が可能であり、製品に与えられる電圧を全て一律に調整した場合のように、外部電源電圧が与えられる回路部分の電源電圧マージンの実力で動作リミットしてしまうような不都合は生じない。
【0086】
また、本発明では内部回路に与える電源電圧を外部から直接調整出来る為、電源電圧マージンの正確な実力が測定可能であり、直接外部電源電圧を調整することによって内部電圧のレベルを調整する場合に生ずる、内部降圧された電圧レベルが不明であるという不都合は生じない。
【0087】
このように、本発明によれば、テスト用に専用に端子を設けることなく電源電圧マージンテストを行うことができ、低い電源電圧を利用する半導体装置であっても低電源電圧マージンテストが容易であり、その結果不良解析も容易となる。
【0088】
また、直接動作に関わることのないピンを使用することで専用に端子を設ける必要がない為、製品カタログに専用ピンを特に明記する必要がなく、製品使用制限事項がない。
【図面の簡単な説明】
【図1】本発明における内部電圧制御回路の第1の実施形態を示すブロック図である。
【図2】本発明における内部電圧制御回路の第2の実施形態を示すブロック図である。
【図3】従来の内部電圧制御回路例を示す図である。
【図4】従来の内部電圧制御回路例を示す図である。
【図5】従来の内部電圧制御回路例を示す図である。
【図6】内部電源電圧発生部の回路例を示す図である。
【図7】外部電源モードを使用した内部電圧制御回路の従来例を示す図である。
【図8】テストモードエントリー回路例を示す図である。
【図9】テストモードエントリー回路例を示す図である。
【図10】テストモードセレクト回路例を示す図である。
【図11】内部電源基準電圧発生部の回路例を示す図である。
【図12】内部電源電圧発生部の回路例(外部電源モード例)を示す図である。
【図13】従来の内部電圧制御回路例5である。
【図14】従来の内部電圧制御回路の他の例を示す図である。
【図15】従来のストレス試験エントリー回路例を示す図である。
【符号の説明】
1 基準電圧制御及び発生部
2 内部電源基準電圧発生部
3 内部電源電圧発生部
5 TESTモードENTRY回路
6 TESTモードSELECT回路
7 コンパレータ回路
11,12,13,100,111,112,116,117,611,612,616 Pchトランジスタ
14,15,16,113,114,115,613,614,615 Nchトランジスタ
17,19,101〜106,118,128,802 インバータ回路
18,801 NAND回路
T1,T2 トランスファスイッチ
Claims (7)
- 通常動作モード時に活性化されて動作して基準電圧を発生し、テストモード時に非活性化される内部電源基準電圧発生部と、
テストモード時に活性化されて動作して既存の外部入力ピンを介して入力された外部からの印加電圧と等しい電圧を出力し、通常動作モード時に非活性化されるコンパレータ回路と、
前記内部電源基準電圧発生部から出力される基準電圧と前記コンパレータ回路から出力される外部電圧を入力して、前記基準電圧または前記外部電圧に依存する内部電圧を発生する内部電源電圧発生部と、
前記内部電源基準電圧発生部及び前記コンパレータ回路の動作不動作を制御するテストモードセレクト回路と、
を備えることにより、テスト用の専用端子を設けることなく外部電圧によるテストを可能とするとともに、通常動作モード時に前記既存の外部入力ピンを介して入力される電圧変動が前記内部電源電圧発生部に影響を及ぼさないようにしたことを特徴とする半導体装置の内部電圧制御回路。 - 前記コンパレータ回路は、ゲート電極が前記既存の外部入力ピンに接続された第1のNchトランジスタと、ゲート電極が該コンパレータ回路の出力端に接続された第2のNchトランジスタと、ゲート電極に前記テストモードセレクト回路からの出力信号が入力され、ソース電極が接地され、ドレイン電極が前記第1及び第2のNchトランジスタの共通ソース電極と接続された第3のNchトランジスタと、ソース電極が外部電源に接続され、ドレイン電極が前記第1のNchトランジスタのドレイン電極と接続された第1のPchトランジスタと、ソース電極が外部電源に接続され、ゲート電極が前記第1のPchトランジスタのゲート電極と共通接続され、ドレイン電極が前記第2のNchトランジスタのドレイン電極と接続されるとともに前記共通接続されたゲート電極と接続された第2のPchトランジスタと、ソース電極が外部電源に接続され、ゲート電極が前記第1のNchトランジスタ及び前記第1のPchトランジスタの共通ドレイン接続点に接続され、ドレイン電極が該コンパレータ回路の出力端に接続された第3のPchトランジスタと、によって構成されていることを特徴とする請求項1に記載の半導体装置の内部電圧制御回路。
- 前記既存の外部入力ピンは、NC(ノン・コネクション)ピンであることを特徴とする請求項1または2に記載の半導体装置の内部電圧制御回路。
- 前記既存の外部入力ピンは、OE(Output Enable)ピンまたはCS(Chip Select)ピン等の既存ピンであり、前記テストモードセレクト回路からのTESTモード信号により前記既存の外部入力ピンの動作をアクティブ側に固定させる手段を有していることを特徴とする請求項1または2に記載の半導体装置の内部電圧制御回路。
- 前記既存の外部入力ピンの動作をアクティブ側に固定させる手段は、前記テストモードセレクト回路からの出力信号を反転して出力する第1のインバータ回路と、該第1のインバータ回路の出力と前記OEピンまたは前記CSピン等の既存ピンからの入力とが入力されるNAND回路と、該NAND回路の出力を反転してOE制御回路またはCS制御回路等へ出力する第2のインバータ回路によって構成されていることを特徴とする請求項4に記載の半導体装置の内部電圧制御回路。
- 前記既存の外部入力ピンを介して入力される外部電圧は、マージン試験用の基準電圧であることを特徴とする請求項1〜5のいずれかに記載の半導体装置の内部電圧制御回路。
- 前記既存の外部入力ピンを介して入力される外部電圧は、ストレス試験用の基準電圧であることを特徴とする請求項1〜5のいずれかに記載の半導体装置の内部電圧制御回路。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002139215A JP3759069B2 (ja) | 2002-05-14 | 2002-05-14 | 内部電圧制御回路 |
TW092109327A TWI232461B (en) | 2002-05-14 | 2003-04-22 | Internal power supply voltage control apparatus having two internal power supply reference voltage generating circuits |
US10/422,518 US6836104B2 (en) | 2002-05-14 | 2003-04-24 | Internal power supply voltage control apparatus having two internal power supply reference voltage generating circuits |
KR10-2003-0027952A KR20030088863A (ko) | 2002-05-14 | 2003-05-01 | 두개의 내부 전원 기준 전압 발생 회로를 구비한 내부전원 전압 제어 장치 |
DE10322246A DE10322246A1 (de) | 2002-05-14 | 2003-05-13 | Für Energieversorgung bestimmtes internes Spannungs-Steuergerät mit zwei Schaltkreisen zur Erzeugung von zwei Referenzspannungen für interne Energiezufuhr |
CNB031310052A CN100423134C (zh) | 2002-05-14 | 2003-05-14 | 具有两个基准电压产生电路的内部电源电压控制装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002139215A JP3759069B2 (ja) | 2002-05-14 | 2002-05-14 | 内部電圧制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003329735A JP2003329735A (ja) | 2003-11-19 |
JP3759069B2 true JP3759069B2 (ja) | 2006-03-22 |
Family
ID=29416904
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002139215A Expired - Fee Related JP3759069B2 (ja) | 2002-05-14 | 2002-05-14 | 内部電圧制御回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6836104B2 (ja) |
JP (1) | JP3759069B2 (ja) |
KR (1) | KR20030088863A (ja) |
CN (1) | CN100423134C (ja) |
DE (1) | DE10322246A1 (ja) |
TW (1) | TWI232461B (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100456597B1 (ko) * | 2002-07-16 | 2004-11-09 | 삼성전자주식회사 | 외부 전압 레벨에 따라 내부 전압을 선택적으로 발생하는반도체 메모리 장치 및 그 내부 전압 발생 회로 |
DE10356420A1 (de) * | 2002-12-02 | 2004-06-24 | Samsung Electronics Co., Ltd., Suwon | Spannungsgeneratorschaltung |
KR100604905B1 (ko) | 2004-10-04 | 2006-07-28 | 삼성전자주식회사 | Vpp 레벨을 독립적으로 제어하는 반도체 메모리 장치 |
JP2006329814A (ja) * | 2005-05-26 | 2006-12-07 | Denso Corp | ボード上に実装された回路の検査方法 |
KR100804148B1 (ko) | 2005-09-29 | 2008-02-19 | 주식회사 하이닉스반도체 | 반도체 소자 |
JP4875963B2 (ja) * | 2006-10-30 | 2012-02-15 | ラピスセミコンダクタ株式会社 | 半導体記憶装置 |
KR100854460B1 (ko) * | 2007-02-27 | 2008-08-27 | 주식회사 하이닉스반도체 | 내부전압 생성회로 |
JP4898539B2 (ja) * | 2007-04-26 | 2012-03-14 | 株式会社リコー | D/aコンバータ及びその動作テスト方法 |
KR101008229B1 (ko) * | 2009-10-01 | 2011-01-17 | 엘아이지넥스원 주식회사 | 디스크리트 신호 입력 회로 및 동작 방법 |
JP2012108087A (ja) * | 2010-10-28 | 2012-06-07 | Seiko Instruments Inc | 温度検知装置 |
JP6222423B2 (ja) | 2013-03-28 | 2017-11-01 | セイコーエプソン株式会社 | 物理量センサー、電子機器及び移動体 |
TWI493530B (zh) * | 2013-05-31 | 2015-07-21 | Himax Tech Ltd | 顯示系統及其驅動電壓產生裝置 |
KR20160069844A (ko) * | 2014-12-09 | 2016-06-17 | 에스케이하이닉스 주식회사 | 전압 생성 장치 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03160699A (ja) | 1989-11-17 | 1991-07-10 | Hitachi Ltd | 半導体集積回路装置 |
KR970010284B1 (en) * | 1993-12-18 | 1997-06-23 | Samsung Electronics Co Ltd | Internal voltage generator of semiconductor integrated circuit |
KR100400383B1 (ko) * | 1996-03-07 | 2003-12-31 | 마츠시타 덴끼 산교 가부시키가이샤 | 기준 전압원 회로 및 전압 피드백 회로 |
KR19980082461A (ko) * | 1997-05-07 | 1998-12-05 | 문정환 | 반도체 메모리 소자의 전압 조정회로 |
JPH11353036A (ja) | 1998-06-08 | 1999-12-24 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2000011649A (ja) * | 1998-06-26 | 2000-01-14 | Mitsubishi Electric Corp | 半導体装置 |
KR100295055B1 (ko) | 1998-09-25 | 2001-07-12 | 윤종용 | 전압조정이가능한내부전원회로를갖는반도체메모리장치 |
JP2002042467A (ja) * | 2000-07-21 | 2002-02-08 | Mitsubishi Electric Corp | 電圧降圧回路およびそれを備える半導体集積回路装置 |
KR100399437B1 (ko) * | 2001-06-29 | 2003-09-29 | 주식회사 하이닉스반도체 | 내부 전원전압 발생장치 |
US6710586B2 (en) * | 2001-11-22 | 2004-03-23 | Denso Corporation | Band gap reference voltage circuit for outputting constant output voltage |
-
2002
- 2002-05-14 JP JP2002139215A patent/JP3759069B2/ja not_active Expired - Fee Related
-
2003
- 2003-04-22 TW TW092109327A patent/TWI232461B/zh not_active IP Right Cessation
- 2003-04-24 US US10/422,518 patent/US6836104B2/en not_active Expired - Fee Related
- 2003-05-01 KR KR10-2003-0027952A patent/KR20030088863A/ko not_active Application Discontinuation
- 2003-05-13 DE DE10322246A patent/DE10322246A1/de not_active Withdrawn
- 2003-05-14 CN CNB031310052A patent/CN100423134C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR20030088863A (ko) | 2003-11-20 |
CN100423134C (zh) | 2008-10-01 |
TWI232461B (en) | 2005-05-11 |
CN1461011A (zh) | 2003-12-10 |
US6836104B2 (en) | 2004-12-28 |
JP2003329735A (ja) | 2003-11-19 |
TW200401301A (en) | 2004-01-16 |
DE10322246A1 (de) | 2003-12-04 |
US20030214278A1 (en) | 2003-11-20 |
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JPH03283562A (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20030711 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040916 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050323 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050520 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050520 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051202 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051227 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100113 Year of fee payment: 4 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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