KR0138882B1

KR0138882B1 - 내장 강압 전압 발생기용 저전력 소모 전압 감시 회로를 가진 반도체 집적 회로

Info

Publication number: KR0138882B1
Application number: KR1019940003542A
Authority: KR
Inventors: 야스지 고시카와
Original assignee: 세끼모또 다다히로; 니뽄 덴끼 가부시끼 가이샤
Priority date: 1993-02-26
Filing date: 1994-02-26
Publication date: 1998-06-01
Also published as: JP3071600B2; KR940020551A; EP0613071B1; JPH06251584A; EP0613071A2; EP0613071A3; DE69416174T2; US5428299A; DE69416174D1

Abstract

본 발명의 반도체 집적 회로 장치는 그 회로 부품에 내부 강압(Vint) 및 외부 전압을 선택적으로 분배하도록 상기 외부 전압에서 상기 내부 강압(Vint)을 발생하며, 상기 회로 내부의 강압 전압 발생기(26)는 표준 데이타 액세스 모드 및 번인 테스트 동작을 위해 제어 신호(Sdc)로서 선택적으로 인에이블되는 2개의 내부 전압 발생 회로를 가진다. 또한 상기 회로의 사전 감시 회로(24)는 상기 외부 전압(Vext)이 번인 테스트 동작을 위해 가속 전압 범위에 근접할때 상기 제어 신호(Sdc)를 발생시키도록 전류 미러 회로(25a)를 활성화시킴으로써, 상기 표준 데이타 액세스 모드에서 대기 전류를 감소시킨다.

Description

내장 강압 전압 발생기용 저전력 소모 전압 감시 회로를 가진 반도체 집적 회로

제1도는 종래 기술에 의한 반도체 메모리 소자내의 종래 기술에 의한 내장 강압 전원 전압 발생기의 구성을 도시한 회로도.

제2도는 외부 전압 레벨에 대한 내부 전원 전압 레벨 도시도.

제3도는 종래 기술에 의한 내장 강압 전원 전압 발생기와 결합된 전압 감시 회로의 구성을 도시한 회로도.

제4도는 외부 전압 레벨에 대한 내부 전원 전압과 대기 전류 도시도.

제5도는 본 발명에 의한 반도체 메모리 소자의 구성을 도시한 회로도.

제6도는 외부 전압에 대한 반도체 메모리 소자의 내부 전원 전압, 인에이블 신호 및 제어 신호 도시도.

제7도는 반도체 메모리 소자내의 전압 감시 회로의 구성을 도시한 회로도.

제8도는 외부 전압에 대한 내부 전원 전압, 인에이블 신호 및 제어 신호 도시도.

＊도면의 주요 부분에 대한 부호의 설명＊

21 : 반도체 칩22: 주변 회로

23 : 내부 기준 전압 발생기25 : 전압 사전 감시 회로

26 : 내장 강압 전압 발생기35 : 전압 감시 회로

본 발명은 반도체 집적 회로 디바이스에 관한 것으로, 특히, 내장 강압 전압 발생기(built-in step-down voltage generator)용 저전력 소모 전압 감시 회로를 가진 반도체 집적 회로에 관한 것이다.

관련 기술 설명

반도체 메모리 디바이스와 같은 반도체 집적 회로는 회로 부품의 소형화를 통해 집적 밀도를 점진적으로 증가시킨다. 그러나, 소형화된 트랜지스터는 핫 캐리어(hot carriers) 및 채널 효과의 결여로 신뢰성에 문제가 있다. 상기 문제점은 전력 전압 레벨을 감소시킴으로써 해소 가능하다. 그러나, 이중 전원 시스템이 복잡하고 값비싸기 때문에 단지 반도체 메모리 디바이스에 대한 전력 전압 레벨을 감소시키는 것은 불가능하다.

상기 문제점없이 반도체 메모리 디바이스와 다른 시스템 부품사이에서 단일 전원 시스템을 공유하기 위해, 상기 반도체 메모리 디바이스안에 내장 강압 전압 발생기를 제공하는 것이 제안된다. 상기 내장 강압 전압 발생기는, 외부 전력 전압이 소정의 전압 레벨(전형적으로 3.5 볼트)를 초과한 후 출력 전압 레벨 또는 내부 강압 전력 전압을 일정한 전압 레벨에 유지하는 방식으로 설치된다.

그러나, 위와 같은 내장 강압 전압 발생기는 번-인 테스트 동작(burn-in test operation)에 바람직하지 않다. 왜냐하면, 상기 내장된 강압 전압 발생기가 상기 번-인 테스트 동작동안 과도 전압으로부터 회로 부품을 보호하기 때문이다.

한 내장 강압 전압 발생기는 진단 시스템이 권장 전압 범위(recommended voltage range)에 걸친 과도 전압을 상기 반도체 메모리 디바이스의 전력 전압 핀에 인가할때 상기 번-인 테스트 동작을 인정하며 내부 전력 전압이 인가된 전압 레벨에 의거하여 일정한 레벨로 상승하게 한다.

제1도는 내장 강압 전압 발생기를 가진 반도체 메모리 디바이스의 전형적인 실례를 도시한다. 참조번호(1)는 내장된 강압 전압 발생기를 나타내며, 제1내부 전압 발생 회로(2)와 제2내부 전압 발생 회로(3)로 분류된다. 비록 도면에 도시되지는 않았지만, 한 전압 감지 회로가, 외부 전압 Vext이 권장 전압 범위를 초과하는지를 알기 위해 외부 전압 핀을 체크하며, 상기 외부 전압이 번-인 테스트 동작동안 상기 권장 전압 범위를 초과할때 제어 신호 Sdc를 저전압 레벨로부터 고전압 레벨로 변화시킨다. 상기 제어 신호 Sdc 및 상보 신호 CSdc는 상기 제1내부 전압 발생 회로(2) 및 제2내부 전압 발생 회로(3)를 상보적으로 작동시킨다.

상기 제1내부 전압 발생 회로(2)는 비강압(non-step-down) 전력 전압선 VEXT과 접지 전압선 사이에 연결된 전류 미러 회로(2a)와, 상기 비강압 전압선 VEXT과 상기 전류 미러 회로(2a)의 출력 노드 N1 사이에 연결된 P-채널 증가형 구성(enhancement type make-up) 트랜지스터 Qp1와, 상기 비강압 전력 전압선 VEXT과 내부 전력 전압선 VINT 사이에 연결된 P-채널 증가형 부하 트랜지스터 Qp2 및 상보적 신호 CSdc를 공급하는 인버터(2b)를 포함한다. 목표(target) 강압 전압 레벨을 나타내는 기준 전압 신호 VR가 내부 기준 전압 발생기(도시 않됨)로부터 전류 미러 회로(2a)로 공급된다.

상기 외부 전압 레벨이 상기 권장 전압 범위를 유지하는 동안, 상기 전압 감시 회로는 상기 제어 신호 Sdc를 저전압 레벨로 유지하고, 상기 인버터(2b)는 상보적 신호 CSdc로 상기 전류 미러 회로(current mirror circuit)(2a)를 작동시킨다. 상기 전류 미러 회로(2a)는 또한 내부 전력 전압 레벨 Vint을 기준 전압 신호 VR와 비교하고 상기 P-채널 증가형 부하 트랜지스터 Qp2로 하여금 상기 내부 전력 전압 Vint을 상기 목표 강압 전압 레벨로 조절한다.

한편, 상기 제2내부 발생 회로(3)는 상기 비강압 전력 전압선 VEXT와 접지 전압선 사이에 연결된 전류 미러 회로(3a)와, 상기 비강압 전압선 VEXT과 상기 전지 전압선 사이에 연결된 분압기(voltage divider)(3b)와, P-채널 증가형 구성 트랜지스터 Qp3와, P-채널 증가형 부하 트랜지스터, Qp4 및 상기 제어 신호를 회수하느 인버터(3c)를 포함한다. 상기 분압기(3b)는 저항기 스트링 R1에 의해 제공되며, 가변 기준 전압을 상기 비강압 전압 라인 VEXT상에서 상기 외부 전압 레벨 Vext의 5/7로 조절한다.

상기 반도체 메모리 디바이스가 상기 번-인 테스트 동작을 통해 검사될때, 8볼트의 외부 전압 Vext이 전력 전압 핀을 통해 상기 비강압 전압선 VEXT에 인가된다. 상기 전압 감시 회로는 상기 외부 전압 레벨 Vext이 상기 권장 전압 전압 범위를 초과하는 것을 인정하며, 상기 제어 신호 Sdc를 고전압 레벨로 시프트시킨다. 상기 인버터(2c)는 상기 고전압 레벨의 제어 신호 Sdc를 회수하고, 상기 제어 신호 Sdc는 상기 전류 미러 회로(3a)를 작동시킨다. 상기 분압기(3b)는 상기 외부 전압 Vext의 5/7, 즉 5.7볼트의 가변 기준 전압을 상기 전류 미러 회로(3a)에 공급하며, 상기 전류 미러 회로(3a)는 상기 P-채널 증가형 부하 트랜지스터 Qp4로 하여금 상기 내부 전력 전압 Vint을 상기 가변 기준 전압으로 조절하게 한다.

따라서, 종래 기술에 의한 내장 강압 전압 발생기는 제2도에 도시된 바와 같이, 상기 외부 전압 레벨 Vext에 의존하여 상기 내부 전력 전압 Vint를 변화 및 유지한다. 즉, 상기 외부 전압 레벨 Vext이 3.5볼트로 상승하는 동안, 상기 제1내부 전압 발생 회로(2)는 상기 내부 전력 전압 Vint이 상기 외부 전력 전압 Vext을 따르게 한다. 상기 제1내부 전압 발생 회로(22)는 상기 내부 전력 전압 Vint을 3.5볼트와 6볼트 사이의 전압 범위안의 기준 전압 신호 VR에 의해 표시된 목표 레벨에 유지한다.

상기 외부 전력 전압 레벨 Vext이 6.0볼트를 초과할때, 상기 전압 감시 회로는 제어 신호 Sdc를 저레벨에서 고레벨로 전환시키고, 상기 제어 신호 Sdc는 상기 제1내부 전업 발생 회로(2)를 제2내부 전압 발생 회로(2)를 제2내부 전압 발생 회로(2b)로 변화시킨다. 결과적으로, 상기 제2내부 전압 발생 회로(3)는 5/7의 외부 전압 레벨 Vext에 비례하여 내부 전력 전압 레벨 Vint을 증가시킨다. 따라서, 증가된 상기 내부 전력 전압 레벨은 상기 번-인 테스트 동작동안 가속 전압으로 사용된다.

그러므로, 상기 전압 감시 회로는 종래 기술의 내장된 강압 전압 발생기에 필수적이며, 제3도는 상기 전압 감시 회로의 전형적인 실시예를 도시한다. 참조번호(4)는 종래 기술의 전압 감시 회로를 나타내며, 전압 비교기(4a)와, 분압기(4b) 및 인버터(4c)를 포함한다. 상기 분압기(4b)는 상기 외부 전압 레벨 VEXT에 비례하는 입력 전압 신호 Sin를 제공하고, 상기 전압 비교기(4a)는 상기 입력 전압 신호 Sin에 반비례하는 출력 전압 신호를 제공한다.

출력 전압 신호가 인버터(4c)의 임계치(threshold)를 초과했을때에는 제어 신호(Sdc)가 저전압 레벨에서 고전압 레벨로 이동된다.

분압기(4b)는 비강압 전압선 VEXT와 접지 전압선 사이에 연결되어 있는 저항기 스트링(resitor string)에 의해 구현되고, 입력 전압 신호 Sin은 저항기 스트링 내에 있는 저항기 R2와 R3간의 중간 노드 N2에서 생성된다.

입력 전압 신호 Sin은 다음과 같이 주어지며,

Sin=[Vext×r3/(r2+r3)] ...[1]

여기에서 r2와 r3은 저항기 R2와 R3의 저항값이다. 전압 비교기(4a)는 전류 미러 회로에 의해 구현되며, P-채널 증가형 부하 트랜지스터 Qp5와 n-채널 증가형 부하 트랜지스터 Qn6와의 직렬 조합과 P-채널 증가형 부하 트랜지스터 Qp7과 n 채널 증가형 부하 트랜지스터 Qn8과의 직렬 조합 및 정 전압선(constant voltage line)과 연결된 게이트(gate) 전극을 갖는 n 채널 증가형 전계 효과 트랜지스터(FET : Field Effect Transistor) Qn9에 의해 구현된 정전류원(constant voltage source)으로 구성되어 있다.

상기 일련의 조합들(즉 : Qp5, Qn6 및 Qp7, Qn8)은 비강압 전압선 VEXT와 공통 노드 N3과의 사이에 연결되고 n 채널 증가형 전계 효과 트랜지스터 Qn9은 공통 노드와 접지 저항선 사이에 연결되어 있다. P 채널 증가형 부하 트랜지스터 Qp5와 Qp7의 게이트 전극은 n 채널 증가형 부하 트랜지스터 Qn6의 드레인(drain) 노드 N4로 연결되어 있으며 따라서 채널(channel) 저항은 드레인 노드 N4에서의 전압 레벨에 따라 함께 변화된다.

기준 전압 신호(reference voltage signal) VR은 n 채널 증가형 트랜지스터 Qn6의 게이트 전극에 제공되고, 상기 게이트 전극을 통해 흐르는 전류에 저항(resistance)을 공급한다. 입력 전압 신호 Sin은 n 채널 증가형 부하 트랜지스터 Qn8의 게이트 전극에 제공되고, 게이트 전극을 통해 흐르는 전류량은 n 채널 증가형 부하 트랜지스터 Qn6와 Qn8의 두 채널 저항간 차이에 따라 변화한다.

n 채널 증가형 부하 트랜지스터 Qn8에 흐르는 전류는 출력 전압 신호로 변환되는데 이와 같은 이유로 전압 비교기(4a)의 출력 전압 신호는 입력 전압 신호 Sin과 역비례한다.

출력 전압 신호는 인버터(4c)의 입력 노드에 제공되고, 기준 전압 신호 VR이 입력 전압 레벨 Sin(즉, Vext×r3/(r2+r3))보다 더 큰 동안에는 제어 신호(Sdc)를 로우(low) 상태로 유지시킨다. 그러나, 입력 신호 Sin이 기준 전압 신호 VR을 초과한 이후에는 인버터(4c)에 의해 제어 신호(Sdc)가 저전압 레벨에서 고전압 레벨로 바뀌게 된다. 만약 저항값 r2와 r3의 비가 1:1이라면 인버터(4c)는 제어 신호(Sdc)를 V1(제4도 참조)에서 고전압 레벨로 변화시키고 제2내부 전압 발생 회로(3)는 번-인 테스트 동작을 위해 V2에서 외부 전압 레벨 Vext를 따라가도록 내부 전력 전압 Vint를 가동시킨다.

전류 미러 회로에 의해 구현된 전압 비교기(4a)는 권장 전압 범위(recommended voltage range)의 상한(upper limit)으로부터 번-인 테스트 동작에 사용되는 가속(accelerating) 전압의 하한(lower limit)을 구별해내기에 충분히 높은 정확도를 갖는다. 가속 전압의 하한은 대개 권장 전압 범위의 상한에 가까운데 예를 들어, DRAM(dynamic random access memory) 디바이스는 5.5볼트에서 상한을 가지며 가속 전압은 6.5볼트의 하한에서 번-인 테스트 동작에 유용하다.

따라서, 전류 미러 회로에 의해 구현된 전압 비교기(4a)는 전압 감시 회로에 바람직하다. 그러나, 상기 전압 감시 회로는 대기(standby) 전류에 있어서 문제점에 봉착하게 된다.

보다 구체적으로 말해서, 낮은 전력 소비가 반도체 메모리 소자의 또다른 목적이고 반도체 메모리 소자의 제조자는 전력 소비의 감소 특히 유휴 상태(idling state)에서 이로 인한 대기 전류를 감소시키는데 노력을 한다. 반도체 메모리 소자가 유휴 상태에 있는 동안은 대부분의 전력 소모 또는 대부분의 대기 전류는 내부 기준 전압 발생기, 내장(build-in) 강압 전압 발생기 및 전압 감시 회로(4)에 의해 소비된다. 결과적으로, 총 대기 전류 Iccs는 제4도에 도시되는 바와 같이 외부 전압 레벨 Vext에 비례하여 증가되고 Vext=5 볼트에서의 대기 전류는 100A(micro Ampere)의 크기를 갖는다.

반도체 메모리 디바이스는 외부 전압 Vext로부터 제어 신호 Sdc를 발생시키고 전압 감시 회로(4)는 언제든지 동작가능하여야 하는 것이 필수적이며, 전류 미러 회로는 정확도가 높기 때문에 전압 감시 회로(4)에 바람직하다.

그러나, 전류 미러 회로는 많은 양의 전류를 소모시키기 때문에 제조자는 대기 전류를 거의 감소시키지 못한다.

발명의 요약

그러므로, 본 발명의 중요 목적은 대기 전류가 작은 반도체 집적 회로 디바이스를 제공하는 것이다. 상기 목적을 달성하기 위하여, 본 발명은 외부 전원 전압이 소정 전압 레벨을 초과한 이후에 전압 감시 회로가 동작 가능하도록 하는 것을 제안한다. 본 발명에 따라, 표준 전압 범위내에서 변동 가능한 외부 전압으로 전원을 공급받는 표준 동작 모드와 또는 표준 전압 범위를 초과하는 가속 전압 범위내의 외부 전압으로 전원을 공급받는 검사 모드로 선택적으로 들어가는 반도체 집적 회로 디바이스가 제공되어 있으며, 상기 반도체 집적 회로는

a) 최소한의 내부 전원 전압을 공급받아 소정 임무를 달성하는 주기능 블록과,

b) 외부 전압이 표준 전압 범위까지 도달된 후 실질적으로 일정하게 유지되는 기준 전압 신호를 발생하도록 외부 전압을 공급받는 기준 전압 발생기와,

c) 외부 전압이 표준 전압 범위와 가속 전압 범위내에서 미리 결정된 레벨을 초과하는지 초과하지 못하는지를 알기 위해 외부 전압과 기준 전압 신호를 비교시키는 동작을 하고, 또한 외부 전압이 미리 결정된 전압 레벨을 초과하기 전에는 인에이블 신호를 인액티브(inactive) 레벨로 유지시키며, 외부 전압이 상기 소정 전압 레벨을 초과시에는 인에이블 신호를 액티브(active) 신호로 변화시키는 사전 감시(premonitoring) 회로와,

d) 외부 전압의 레벨을 나타내는 입력 전압 신호와 기준 전압 신호를 비교하는 인에이블 신호로 인에이블 되고, 또한 입력 전압 신호가 외부 전압이 가속 전압 범위에 도달됨을 나타낼때 인액티브 레벨에서 액티브 레벨로 제어 신호를 이동시키는 동작을 하며, 또한 인에이블 신호가 인액티브 레벨에 있는 동안 제어 신호를 전류의 소모없이 인액티브 레벨로 유지시키기 위한 전압 감시 회로와,

e) 제어 신호가 인액티브 레벨에 있는 동안 내부 전압을 실질적으로 일정하게 유지시키도록 동작하고, 외부 전압과 함께 내부 전력 전압을 증가시키는 액티브 레벨에 있는 제어 신호에 응답하는 강압 전압 발생 회로를 포함한다. 또한 전압 감시 회로는 입력 전압 신호와 기준 전압 신호를 비교하기 위한 전류 미러 회로를 구비할 수 있다.

본 발명에 따른 반도체 집적 회로 디바이스의 특징과 장점들에 대새서는 도면을 참조하여 설명함으로써 보다 잘 이해될 수 있을 것이다.

도면들중 제5도를 참조하여, 본 발명 일실시예에 따른 반도체 메모리 디바이스는 반도체 칩(chip)(21)상에서 제조되고 전력 공급 핀 Pext에서 외부 전력 전압에 의해 전력을 공급받는다.

본 발명의 일실시예에 따른 반도체 메모리 디바이스는 메모리 셀 어레이(memory cell array)와 주변 회로(peripheral circuit)(22) 및 외부 전력 전압 Vext로 이루어져 있으며, 내부 전력 전압 Vint는 비강압 전력 전압선 VEXT과 강압 전력 전압선 VINT를 통해 메모리 셀 어레이와 주변 회로(22)에 공급된다.

내부 전력 전압 레벨 Vint은 외부 전력 전압 레벨보다 낮고 내부 전력 전압 Vint와 외부 전력 전압 Vext는 메모리 셀 어레이와 주변 회로(22)의 회로 성분에 선택적으로 공급된다. 이러한 이유로 회로에 구비된 소형화된 트랜지스터는 핫 전자(hot electron) 및 쇼트 채널 효과(short channel effect)로부터 상관없게 된다.

반도체 메모리 디바이스는 배달되기 전에 검사를 받아야 하며, 검사중의 하나인 번-인 테스트 동작은 권장 전압 범위의 외부 전압 Vext에서 발생하는 내부 전력 전압보다 높은 가속 전압하에서 단락을 가속시킨다. 본 예에서 권장 전압 범위는 5±0.5볼트이며, 가속 전압 범위는 권장 전압 범위보다 높다.

반면에, 반도체 메모리 디비이스가 전자 시스템에 설치된 후, 권장 전압 범위의 외부 전력 전압 Vext는 내부 전력 전압 Vint가 실질적으로 일정하게 유지되도록 한다.

주변 회로는 외부 디바이스(도시되지 않음)가 표준 데이타 액세스 모드의 메모리 셀 어레이로 데이타를 기입하거나 어레이로부터 데이타를 판독하도록 하며, 어드레스 포트 AD의 어드레스 신호는 주변 회로가 메모리 셀 어레이의 메모리 어드레스와 데이타 포트 DP 사이의 데이타를 전송하도록 하다. 본 예에서 메모리 셀 어레이 및 주변 회로(22)는 전체로서 주기능 블럭을 구성한다.

본 발명을 구현하는 반도체 메모리 디바이스는 외부 전력 전압 Vext로부터 기준 전압 신호 VR를 발생하는 내부 기준 전압 발생기(23)와, 인에이블 신호 EBL1을 발생하는 전압 사전 감시 회로(24)와, 제어 신호 Sdc를 발생하는 감시 회로(25)와, 내부 전력 전압 Vint을 발생하는 내장 강압 전압 발생기(26)를 또한 포함한다. 내부 기준 전압 발생기(23)는 종래의 반도체 메모리 디바이스의 발생기와 유사하며 기준 전압 신호 VR은 권장 전압 범위의 외부 전력 전압 Vext에 관련하여 실질적으로 일정하다. 그렇지만, 외부 전압 Vext가 권장 전압 범위로 상승하는 동안에 내부 기준 전압 발생기(23)도 또한 기준 전압 신호 VR을 증가시킨다.

내장 강압 전압 발생기(26)는 표준 데이타 액세스 모드에 유용한 제1내부 전압 발생 회로와 번-인 테스트 작동에 유용한 제2내부 전압 발생 회로를 구비한다. 제1 및 제2내부 전압 발생 회로는 제1도에 도시된 종래의 내장 강압 전압 발생기의 회로와 유사하며 그래서 간략화를 위해 더이상 후술하지는 않는다.

사전 감시 회로(24)는 기준 전압 신호 VR에 대해 일정 저항을 제공하는 P-채널 증가형 부하 트랜지스터 Qp11와, 비강압 전력 전압 라인 VEXT와 함께 소오스는 노드에 결합되어 있는 P-채널 증가형 부하 트랜지스터 Qp12와, P-채널 증가형 스위칭 트랜지스터 Qp13 및 P-채널 증가형 부하 트랜지스터 Qp12와 접지 전압선(ground voltage line)간에 결합된 저항 R4와의 직렬 결합 및 인버터 24a, 24b를 구비한다. 저항 R4와의 직렬 결합 및 인버터 24a, 24b를 구비한다. 저항 R4는 P-채널 증가형 트랜지스터 Qp11 내지 Qp13의 채널 저항보다 훨씬 크며 전류의 소량만을 통과시킨다.

P 채널 증가형 스위칭 트랜지스터 Qp13은 P-채널 증가형 부하 트랜지스터 Qp11을 거쳐 제공되는 기준 전압 신호 VR에 의해 게이트되며 인버터 24a의 입력 노드는 P-채널 증가형 스위칭 트랜지스터 Qp13의 드레인 노드 N10에 결합되어 있다. 드레인 노드 N10의 전압 레벨은 인버터 24a, 24b에 의해 두번 반전되며 인에이블 신호 EBL1은 인버터 24b에서 전압 감시 회로(25)로 제공된다.

트랜지스터 Qp13의 소오스 노드 N11에서의 전압 레벨은 ″Vext-∥Vtp12∥″로 주어지며 여기서 Vth12는 P-채널 증가형 부하 트랜지스터 Qp12의 임계치(threshold)이다. 그러므로, 소오스 노드 N11의 전압 레벨과 게이트 전극 즉 ″Vext-∥Vtp12∥-VR″간의 차이가 P-채널 증가형 스위칭 트랜지스터 Qp13의 임계치보다 작으면, P-채널 증가형 스위칭 트랜지스터 Qp13는 턴오프되고 드레인 노드 N10은 접지 전압 레벨로 된다. 이것은 인액티브의 저전압 레벨의 인에이브 신호로 된다.

그렇지만, 외부 전압 Vext가 증가하면, 소오스 노드 N11의 전압 레벨과 게이트 전극간의 차이가 임계치보다 높아지고 P-채널 증가형 스위칭 트랜지스터 Qp12는 턴온되며 인버터 24b느느 인에이블 신호 EBL1가 액티브의 고전압 레벨로 되게 한다. 본 예에서 사전 감시 회로는 소오스 노드 N11의 전압 레벨과 게이트 전극간의 차이를 초과하도록 채용되며 상기 게이트 전극은 권장 전압 범위와 가속 전압 범위간의 미리 결정된 포인트 Vpd이다(제6도 참조).

전압 감시 회로(25)는 전류 미러 회로에 의해 실행되는 전압 비교기(25a)와 입력 신호 Sin을 발생하는 분압기(voltage divider)(25b)와 P-채널 증가형 풀-업 트랜지스터 Qp14 및 인버터(25c)를 포함한다. 분압기(25b)는 직렬 저항(R5, R6) 및 비강압 전력 전압선 VEXT과 접지 전압선간에 결합된 n-채널 증가형 스위칭 트랜지스터 Qn15에 의해 실행되어 n-채널 증가형 스위칭 트랜지스터 Qn15의 게이트 전극으로 인에이블 신호 EBL1이 제공된다.

인에이블 신호 EBL1이 인액티브의 고전압 레벨이면 n-채널 증가형 스위칭 트랜지스터 Qn15는 턴 오프되고 입력 전압 신호 Sin은 외부 전압 Vext만큼 높게 된다.

반면에 인에이블 신호 EBL1이 액티브의 고저압 레벨로 되면 n-채널 증가형 스위칭 트랜지스터 Qn15 온 턴온되고 입력 전압 신호 Sin 외부 전압 Vext에 비례하여 변한다. 입력 전압 신호 Sin의 전압 레벨은 ″vext×r5/(r5+r6)″로 표현되며 여기서 r5, r6는 저항기 R5, R6의 저항이다.

P-채널 증가형 풀-업 트랜지스터 Qp14은 비강압 전력 전압선 VEXT와 인버터 (25c)의 입력 노드사이에 결합되어 있으며 인에이블 신호 EBL1에 의해 게이트된다. 인에이블 신호가 인액티브의 낮은 전압 레벨에 있는 동안 P-채널 증가형 풀-업 트랜지스터 Qp14는 턴 온되고 인버터(25c)로 하여금 낮은 전압 레벨의 제어 신호 Sdc로 유지시킨다. 이러한 이유로, 내장 강압 전압 발생기(26)의 제1내부 전압 발생 회로는 제어 신호 Sdc의 상보 신호로 인에이블되며 내부 전력 전압 Vint를 메모리 셀 어레이와 권장 전압 범위의 주변 회로(22)로 제공한다.

반면에 외부 전압 Vext가 권장 전압 범위로부터 가속 전압 범위로 상승하기 시작하면 사전 감시 회로(24)는 외부 전압 Vext의 상승을 인지하고 P-채널 증가형 풀-업 트랜지스터 Qp14를 턴 오프시키고 이에 따라 전압 비교기(25a)로 하여금 인버터(25c)를 거쳐서 제어 신호 Sdc를 변환시킨다.

전압 비교기(25a)는 P-채널 증가형 부하 트랜지스터 Qp16/Qp17의 직렬 결합과 n-채널 증가형 부하 트랜지스터 Qn18/Qn19의 직렬 결합과 공통 노드 N12와 이 공통 노드 N12와 접지 전압선간에 결합되어 있는 n-채널 증가형 스위칭 트랜지스터 Qn20을 포함하며, P-채널 증가형 부하 트랜지스터 Qp16과 Qp17은 부하 트랜지스터 Qp16와 Qp17간의 공통 드레인 노드 N13에 의해 동시에 제어된다. 기준 전압 신호 VR와 입력 전압 신호 Sin n-채널 증가형 부하 트랜지스터 Qn18과 Qn19의 게이트 전극에 제공되며 인에이블 신호 EBL1은 n-채널 증가형 스위칭 트랜지스터 Qn20의 게이트 전극에 제공된다.

인액티브의 저전압 레벨의 인에이블 신호 EBL1은 n-채널 증가형 스위칭 트랜지스터 Qn20을 턴 오프시켜서, 전압 비교기(25a)에 의한 전류의 소비가 없게 된다.

반면에 외부 전압 Vext가 권장 전압 범위와 가속 전압 범위간의 미리 결정된 레벨 Vpd를 초과하면 인액티브의 고전압 레벨의 인에이블 신호 EBL1은 n-채널 증가형 스위칭 트랜지스터 Qn20을 턴 온시키고 전압 비교기(25a)는 입력 전압 신호 Sin과 기준 전압 신호 VR을 비교하기 시작한다.

본 예에서, 기준 전압 신호 VR가 입력 전압 신호 Sin 보다 높은 동안은 인버터(25c)는 낮은 전압 레벨의 제어 신호 Sdc를 유지한다. 입력 전압 신호 Sin가 기준 전압 레벨 VR을 초과할때, 인버터는 제어 신호 Sdc를 고전압 레벨로 변화시킨다.

본 발명을 구현하는 반도체 메모리 디바이스가 번-인 테스트 동작을 받는다고 가정하면, 진단 시스템은 제6도에 도시된 바와 같이 외부 전압 Vext을 증가시키며, 사전 감시 회로(24)는 소정 레벨 Vpd이 권장 전압 범위 및 가속 전압 범위간에 놓일대까지 인에이블 신호 EBL1을 저전압 레벨로 유지시키고 P-채널 증가형 풀-업 레지스터 Qp14는 인버터(25c)로 하여금 제어 신호 Sdc를 저전압 레벨로 유지시킨다. 결과적으로, 제1내부 전압 발생 회로는 내부 전력 전압 Vint을 기준 전압 VR이 되도록 증가시키면서 외부 전압 Vext을 증가시키고 외부 전압 Vext에 관계없이 내부 전력 전압 Vint을 기준 전압 VR으로 유지시킨다.

한편 외부 전압 Vext이 권장 전압 범위 및 가속 전압 범위간의 소정 레벨 Vpd 보다 낮게되면, P-채널 증가형 스위칭 트랜지스터 Qp13 및 n-채널 증가형 스위칭 트랜지스터 Qn15 및 Qn20은 턴 오프되어 사전 감시 회로(24) 및 전압 감시 회로(25)는 전류를 소모하지 않는다. 대기 전류 Iccs가 외부 전압 Vext과 더불어 증가될지라도, 전류 소모량은 종래 기술의 전류 소모량보다 훨씬 작다.

외부 전압 Vext가 소정 레벨 Vpd을 초과할때, P-채널 증가형 스위칭 트랜지스터 Qp13는 턴 온되어 인버터로 하여금 인에이블 신호 EBL1을 액티브 고전압 레벨로 이동시키도록 한다. 결과적으로, P-채널 증가형 풀-업 트랜지스터 Qp14는 턴오프되고 n-채널 증가형 스위칭 트랜지스터 Qn15 및 Qn20은 턴온된다. 그때에, 전압 비교기(25a) 및 분압기(25b)는 인에이블되어 입력 전압 신호 Sin을 기준 전압 신호 VR과 비교한다. 전압 비교기(25a) 및 분압기(25b)는 전류를 소모하여 대기 전류 Iccs는 소정 레벨 Vpd로 급격히 증가된다.

외부 전압 Vext이 가속 전압 범위가 될때, 입력 전압 신호 Sin은 기준 전압 신호 VR을 초과하고 인버터(25c)는 제어 신호 Sdc를 고전압 레벨로 변화시킨다. 고전압 레벨의 제어 신호 Sdc에 따라서, 제2내부 전압 발생 회로는 내부 전력 전압 Vint을 비례적으로 증가시키고 진단 시스템은 반도체 메모리 디바이스에 대한 번-인 테스트 동작을 수행한다.

반도체 메모리 디바이스가 전자 시스템의 데이타 기억 장치로서 작동할때, 전자 시스템은 권장 표준 전압의 외부 전압 Vext을 인가하고 사전 감시 회로(24)는 인에이블 신호 EBL1을 인액티브 저전압 레벨로 유지시킨다. 이로 인해, 사전 감시 회로(24) 및 전압 감시 회로(25)는 전류를 소모사호 대기 전류는 상당히 감소된다.

제2실시예

제7도를 참조하면, 전압 감시 회로(35)는 본 발명을 구현하는 또다른 반도체 메모리 디바이스에 결합되어 있다.

제2실시예를 따르는 반도체 메모리 디바이스는 전압 감시 회로(35)을 제외하면 제1실시예와 유사하기 때문에, 상기 전압 모니터링 회로를 제외한 다른 구성요소에 대한 설명은 생략될 것이다.

전압 감시 회로(35)도 전압 비교기(35a), 분압기(35b), P-채널 증가형 풀업 트랜지스터 Qp30, 직렬로 연결된 인버터(35c, 35d 및 35e), 래치 회로(35f) 및 인버터(35g)를 구비한다. 전압 비교기(35a) 및 전압 비교기(35b)는 제1실시예의 회로 배열과 유사하게 배열되어 있다. 상기 회로 구성 요소들에 대한 상세한 설명은 생략되어 있고 또한 제1실시예의 도면번호와 동일한 번호가 병기되어 있다.

래치 회로(35f)는 두개의 NOR 게이트(35h 및 35i)로 구성되어 있고 NOR 게이트(35h 및 35i)의 출력 노드는 NOR 게이트(35h 및 35i)의 제1입력 노드에 접속되어 있다. 인에이블 신호 EBL1은 NOR 게이트(35i)의 제2입력 노드에 공급되고 인버터(35d)의 출력 노드는 NOR 게이트(35h)의 제2입력 노드에 접속되어 있다. 래치 회로(35f)는 인버터(35g)로 하여금 보조 인에이블 신호 EBL2를 발생시키도록 하고 상기 보조 인에이블 신호 EBL2은 P-채널 증가형 풀-업 트랜지스터 Qp30의 게이트 전극 및 n-채널 증가형 스위칭 트랜지스터 Qn15의 게이트 전극에 공급된다.

이 예에서, 래치 회로(35f) 및 인버터(35) 모두가 래치 수단을 구성한다.

외부 전압 Vext가 소정 레벨 Vpd로 상승되면, 사전 감시 회로(24)는 제8도에 도시된 바와 같이 인에이블 신호 EBL1을 저레벨로 유지시키고 인버터(35d)는 고레벨 신호를 NOR 게이트(35h)에 공급한다. 결과적으로, NOR 게이트(35h)는 저레벨 신호를 다른 NOR 게이트(35i)에 공급하고 NOR 게이트(35i)는 고레벨 신호를 발생시킨다. 이로 인해, 인버터(35g)는 보조 인에이블 신호 EBL2을 저전압 레벨로 유지시키고 전압 비교기(35a) 및 분압기(35b)는 디스에이블된다.

외부 전압 Vext이 소정 레벨 Vpd을 초과할때, 사전 감시 회로(24)는 인에이블 신호 EBL1을 고레벨로 변화시키고 NOR 게이트(35i)는 출력 신호를 저레벨로 변화시킨다.

결과적으로, 인버터(35g)는 보조 인에이블 신호 EBL2을 고전압 레벨로 변화시키고 전압 비교기(35a) 및 분압기(35b)는 인에이블된다.

한편, P-채널 증가형 풀-업 트랜지스터 Qp30가 턴 오프되고 전압 비교기(35)는 입력 전압 신호 Sin을 기준 전압 신호 VR와 비교하기 시작한다.

입력 전압 신호 Sin가 기준 전압 신호 VR을 초과할때, 전압 비교기(35a)는 출력 신호를 저전압 레벨로 변화시키고 제어 신호 Sdc는 고전압 레벨로 변화된다. 이것은 제2내부 전압 발생 회로가 인에이블되도록 하여 내부 전력 전압 Vint가 외부 전압 Vext가 더불어 상승되도록 한다.

인버터(35d)는 저레벨 신호를 NOR 게이트(35h)로 피드백시킨다. NOR 게이트(35h)는 고레벨 신호를 NOR 게이트(35i)에 공급하고 NOR 게이트(35i)는 출력 신호를 저전압 레벨로 고정시킨다.

외부 전압 Vext이 소정 레벨 Vpd 보다 낮게 되고 그에 따라서 사전 감시 회로(24)가 인에이블 신호 EBL1을 저전압 레벨로 변화시킬지라도, NOR 게이트(35i)는 외부 전압 Vext이 제거될때까지 출력 신호를 저레벨로 유지시킨다.

따라서, 외부 전압 Vext이 기준 전압 신호 VR을 초과한 후, 전압 감시 회로(35)는 인에이블 신호 EBL1에 관계없이 제어 신호 Sdc를 고전압 레벨로 유지시킨다. 그에 따라서 배열된 전압 감시 회로(35)는 진단 시스템용으로 바람직하게, 왜냐하면 진단 시스템은 소정 레벨 Vpd 양단의 외부 전압 Vext을 검사 모드로 변화시키기 때문이다. 즉, 진단 시스템은 각종 외부 전압 레벨하에서 번-인 테스트 동작을 수행한다.

상술된 것으로부터 알 수 있는 바와 같이, 내장형 번-인 강압 전압 발생기를 구비한 반도체 집적 회로 디바이스는 표준 데이타 액세스 모드에서 대기 전류를 소모함이 없이 번-인 테스트 동작을 통해서 검사될 수 있다.

비록 본 발명이 특정 실시예를 통하여 서술되었지만, 당업자라면 본 발명의 원리 및 영역을 벗어남이 없이 각종 수정 및 변경할 수 있다. 예를 들어, 다이나믹 랜덤 액세스 메모리 디바이스는 초대규모 집적 회로의 일부분을 형성할 수 있고 전압 감시 회로는 메모리를 제외한 반도체 집적 회로 디바이스에 결합될 수 있다.

Claims

표준 전압 범위내에서 변동 가능한 외부 전압(Vext)을 공급받는 표준 동작 모드 및 상기 표준 전압 범위를 초과하는 가속 전압 범위내의 상기 외부 전압(Vext)을 공급받는 검사 모드로 선택적으로 들어가는데,

a) 최소한의 내부 전압(Vint)을 공급받아 소정 임무를 달성하는 주기능 블록(22)과,

b) 상기 외부 전압(Vext)을 공급받아 상기 외부 전압(Vext)이 상기 표준 전압 범위에 도달한 후 실질적으로 일정하게 유지되는 기준 전압 신호(VR)를 발생하는 기준 전압 발생기(23)와,

c) 상기 외부 전압(Vext)의 레벨을 나타내는 입력 전압 신호(Sin)와 상기 기준 전압 신호(VR)를 비교하도록 동작하여, 상기 외부 전압(Vext)이 상기 가속 전압 범위에 도달한 것을 상기 입력 전압 신호(Sin)가 나타낼때 인액티브 레벨에서 액티브 레벨로 제어 신호(Sdc)를 시프팅하는 전압 감시 회로(25)와,

d) 상기 제어 신호(Sdc)가 상기 인액티브 레벨에 있는 동안 상기 내부 전압(Vint)을 실질적으로 일정하게 유지하도록 동작하며, 상기 액티브 레벨의 제어 신호(Sdc)에 응답하여 상기 외부 전압(Vext)과 더불어 상기 내부 전압(Vint)을 증가시키는 강압 전압 발생 회로(26)를 구비한 반도체 집적 회로에 있어서,

e) 상기 외부 전압(Vext)과 상기 기준 전압(VR)을 비교하여 상기 외부 전압(Vext)이 상기 표준 전압 범위와 상기 가속 전압 범위간의 소정의 레벨(Vpd)을 초과하는지의 여부를 사전 감시하고, 상기 외부 전압(Vext)이 상기 소정 전압 레벨(Vpd)을 초과하기 이전에는 인에이블 신호(EBL1)를 인액티브 레벨로 유지시키며, 상기 외부 전압(Vext)이 상기 소정 전압 레벨(Vpd)을 초과할때는 상기 인에이블 신호(EBL1)를 액티브 레벨로 변경시키며, 상기 인에이블 신호(EBL1)가 상기 인액티브 레벨에 있을때는 전류 소모없이 상기 제어 신호(Sdc)를 상기 인액티브 레벨로 유지시키는 사전 감시 회로(24)를 포함하는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서,

상기 전압 감시 회로(25)는 외부 전압원(VEXT)와 정전압원 사이에 결합된 전류 미러 회로(25a)를 가지며, 상기 입력 전압 신호(Sin)와 상기 기준 전압 신호(VR)를 비교하도록 상기 액티브 레벨의 인에이블 신호(EBL1)로 인에이블되는 것을 특징으로 하는 반도체 집적 회로.
제2항에 있어서,

상기 전류 미러 회로(25a)는,

제1채널 전도형(p)의 제1부하 트랜지스터(Qp16)와 제2부하 트랜지스터( Qn18)와의 직렬 결합으로서, 상기 제2부하 트랜지스터는 상기 제1채널 전도형과 반대형인 제2채널 전도형(P)이며 상기 외부 전압원과 공통 노드(N12) 사이에 결합되며 상기 기준 전압 신호(VR)에 의해 게이트되는, 상기 제1부하 트랜지스터(Qp16)와 제2부하 트랜지스터(Qn18)와의 직렬 결합과,

상기 제1채널 전도형의 제3부하 트랜지스터(Qp17)와 상기 외부 전압원과 상기 공통 노드 사이에 결합된 제2채널 전도형의 제4부하 트랜지스터(Qn19)와의 직렬 결합으로서, 상기 제1 및 제3부하 트랜지스터(Qp16, Qp17)는 제1부하 트랜지스터(Qp16) 및 상기 제2부하 트랜지스터(Qn18) 사이의 제어 노드(N13)에서의 전압 레벨에 의해 제어되며 상기 제4부하 트랜지스터(Qn19)는 상기 입력 전압 신호(Sin)에 의해 게이트되는, 상기 제3부하 트랜지스터(Qp17)와 제4부하 트랜지스터(Qn19)와의 직렬 결합과,

상기 공통 노드(N12)와 상기 정전압원 사이에 결합되며, 상기 인에이블 신호(EBL1)로서 온 상태와 오프 상태로 스위치되는 상기 제2채널 전도형의 스위칭 트랜지스터(Qn20)를 포함하는 것을 특징으로 하는 반도체 집적 회로.
제2항에 있어서,

상기 외부 전압원(VEXT)과 상기 정전압원 사이에 결합되며, 상기 입력 전압 신호(Sin)를 발생하도록 상기 액티브 레벨의 인에이블 신호(EBL1)로서 인에이블되는 분압기(25b) 및,

상기 외부 전압원(VEXT)과 상기 전류 미러 회로(25a)의 출력 노드 사이에 결합되며, 상기 인에이블 신호(EBL1)가 상기 인액티브 레벨에 있을때 상기 전압 감시 회로(25)로 하여금 상기 인액티브 레벨의 제어 신호(Sdc)를 발생케하는 풀-업 트랜지스터(Qp14)를 또한 구비하는 것을 특징으로 하는 반도체 집적 회로.
제4항에 있어서,

상기 전압 감시 회로는,

상기 제어 신호(Sdc)가 상기 액티브 레벨로 변할때 상기 액티브 레벨의 인에이블 신호(EBL1)를 래치시키도록 동작하며, 상기 외부 전압의 전압 레벨과 무관하게 상기 액티브 레벨의 인에이블 신호(EBL2)를 연속적으로 공급하는 래치 수단(35f/35g)을 또한 구비하는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서,

상기 사전 감시 회로(24)는,

부하 트랜지스터(Qp12)는, 상기 기준 전압 신호(VR)에 의해 게이트되는 스위칭 트랜지스터(Qp13), 및 상기 외부 전압원(VEXT)과 상기 정전압원 사이에 결합된 부하 소자(R4)로 이루어진 직렬 결합, 및

상기 스위칭 트랜지스터(Qp13)과 상기 부하 소자(R4) 사이의 노드(N10)와 결합되어 상기 인에이블 신호(EBL1)를 발생하는 논리 회로(24a/24b)를 포함하는 것을 특징으로 하는 반도체 집적 회로.