JPH02299034A

JPH02299034A - 半導体集積回路装置

Info

Publication number: JPH02299034A
Application number: JP1120018A
Authority: JP
Inventors: Toru Kono; 河野　通
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-05-12
Filing date: 1989-05-12
Publication date: 1990-12-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の概要〕半導体集積回路装置、特に電源レベル検出器付きのテス
トモードエントリ装置に関し、余分な端子ピンや複雑な
タイミングジエネレー夕を必要とせずに簡単にテストモ
ードエントリが可能な半導体集積回路装置を提供するこ
とを目的とし、電源電圧が通常電圧値以上の所定値を越えたとき出力を
生じる電圧検出回路と、該電圧検出回路の出力を受けて
、該回路が出力を生じるときテストモード信号を発生す
る状態ラッチ回路を具備し、電源電圧が前記所定値を越
えたときテストモードに入り、電源電圧が前記所定値以
下になってもテストモードを保持するように構成する。

〔産業上の利用分野〕

本発明は半導体集積回路装置、特に半導体記憶装置の電
源レベル検出器付きのテストモードエントリ装置に関す
る。

近年の半導体記憶装置の大容量化に伴ない、試験時間の
短縮が望まれ、このために複数セルに情報を同時に書き
込み、リード時の１サイクル中に上記複数セルのデータ
比較を行ない、比較した結果を出力するデータ圧縮テス
トモードがとられている。データ圧縮のやり方にも下記
の方法がある。

０．１方式：比較する複数セルデータがすべてｌまたは
０の場合に、ｌ出力し、不一致の場合に、Ｏ出力する。

０．１．Ｚ方式：比較する複数セルデータがすべて１の
場合に１出力し、すべてＯの場合に０出力し、不一致の
場合にフローティングとする。

また、この他にもワード線の多重選択テストモードなど
何種類かのテストモードが必要となっており、テストモ
ードエントリ方法として既存の札ＢＲエントリ（ＲＡＳ
の前にＣＡＳ、ＷＥを落とす方式）のみだけでな（、他
のエントリ方法が望まれている。特に、信顧性試験等の
、デバイスを長時間動作させる試験装置ではタイミング
ジェネレータ等の機能が低いため、ＷＣＢＲ等の複雑な
テストモードエントリ方法ではない、簡単なテストモー
ドエントリ機能が望まれている。

〔従来の技術〕

従来のテストモードエントリ方法を第１０図、第１１図
に示す。第１０図はテスト端子スーパーボルテージエン
トリであり、入力端子（テスト端子ＴＴ）に高電圧、本
例ではＶｃｃ＋３　Ｖ　ｔｈを印加することによりテス
トモードに入る。これは■Ｓ、ＣＡＳが共にＨ（ハイ）
つまりスタンバイの時に行なう。

第１１図はＷＣＢＲ（Ｗｒｉｔｅ　ＣＡＳ　Ｂｅｆｏｒ
ｅ　ＲＡＳ）エントリであり、図示のようにＲＡＳ　（
Ｒｏｗ　ＡｄｄｒｅｓｓＳ　ｔｒｏｂｅバー）が下がる
前にＣＡ　Ｓ　（Ｃｏｌｕｍｎ　Ａｄｄｒｅ−ｓｓ　５
ｔｒｏｂｅバー）とＷＥ　（Ｗｒｉｔｅ　Ｅｎａｂｌｅ
バー）を下げることによりテストモード（ＴＭ）に入い
る。

詳しくはこのようになったサイクルがテストモードエン
トリサイクル、次のサイクル以降がテストモードである
。ノーマルモードではＲＡＳの後にＣＡＳが下がり、Ｗ
Ｅが上っておればリード（読取り）サイクル、下ってお
ればライト（書込）サイクルである。−ＣＢＲテストモ
ードでも同様である。

（発明が解決しようとする課題〕従来のテスト端子スーパーボルテージエントリでは、テ
スト用端子が１ビン余分に必要となる欠点があり、また
−ＣＢＲエントリでは上記のテストモードエントリサイ
クルという特別のサイクルを作る必要があり、タイミン
グ発生回路が複雑になる。

単純な試験装置では、ノーマルサイクル以外のタイミン
グであるｈｌｃＢＩ？のタイミング（テストモードエン
トリサイクル）を作ることが難しい。

本発明はか〜る点を改善し、余分な端子ピンや？３！雑
なタイミングジェネレータを必要とせずに簡単にテスト
モードエントリが可能な半導体記憶装置を提供すること
を目的とするものである。

〔課題を解決するための手段〕

本発明では電源電圧を通常値より高い所定値以上に上げ
、これでテストモードに入り、かつラッチでこれを保持
する。従って該通常値に戻してもテストモードは保持さ
れ、テストを行なうことができる。

第１図の１０は電源電圧が該所定値Ｖ１以上になうたと
き出力を生じる電圧検出回路、２０はその出力をラッチ
してテストモード信号Ｔ　Ｍ　Ｓを発生する状態ラッチ
回路である。

第３図も同様な電圧検出およびラッチを行なう回路であ
るが、この場合は電源電圧がその通常値（例えば５Ｖ）
より低い第２の所定値Ｖ２以下であるとき出力を生じる
電圧検出回路３０も設けられ、状態ラッチ回路２０の一
方の入力はこの電圧検出回路３０の出力の反転にされる
（第１図ではグランドレベルの反転）。

第５図に電圧検出回路１０の具体例を示す。ＱｌｌＱ２
はｐチャネルトランジスタ、Ｑ３〜Ｑ５はｎチャネルト
ランジスタで、これらはミラー回路負荷付き差動増幅器
を構成する。１２はこの差動増幅器の一方の入力端に前
記電圧Ｖｌを与える定電圧発生回路である。この差動増
幅器の他方の入力端には電源Ｖｃｃに接続した分圧回路
Ｒ，，Ｒ，による分割電圧を与える。１１は、この分割
電圧■が所定値以上のとき出力を生じて、トランジスタ
Ｑ。

をオンにする電圧検出回路である。

〔作用〕

第１図の回路では、半導体記憶装置の電源Ｖｃｃを第２
図に示すように、通常値■。（例えばｆｉＶ）以上にト
昇させると、所定値Ｖｌ（例えば７Ｖ）を越えた所で電
圧検出回路１０が同図■に示すようにＬ（ロー）レベル
出力を生じる。なおこ＼ではノードとその電圧、出力な
どは同じ符号で示す。

インバータ■１の人力■はグランドであり、従って出力
■はＨレベルである。但しこのＨレベルは、電源Ｖｃｃ
を変えているので一定ではなく、Ｖｃｃと同じ変化をす
る。即ちＨ＝Ｖｃｃである。このような入力■■が入る
とラッチ２０の出力■■は図示のようにＶｃｃが０（グ
ランド）から■１までは■がＨ２Ｏはし、Ｖｃｃが■１
以ｔの間は■がＨ１Ｏがし、そしてこれがラッチされる
のでＶｃｃが０に戻るまで■がＨ１ＯがＬを続ける。こ
の■がＨ１Ｏがし、がテストモード信号になり、Ｖｃｃ
を通常値に戻してテストを行なうことができる。

第３図の回路では第４図に示すようにＶｃｃが■２以り
で■２電圧検出回路３０がＬレベル出力を生じ、インバ
ータ■１の出力■はその反転になる。

この結果ラッチ２０の出力■■は図示の如くなり、Ｖｃ
ｃが０から■１までの間、■がＬで■がＨであり、Ｖｌ
を越えてから■２に下るまでの間■がＨで■がＬになり
、この期間をテストモードとする。

第１図では電源をオフにしてラッチの各ノードの電荷を
抜いてから電源を再投入しないとラッチの出力状態が期
待値と異なる恐れがあるが、第３図ではこの恐れがない
。即ち電源オフの直後に電源を再投入してもラッチの出
力■はし、■はＨ１■ＣＣがＶｌを越えて出力■がＨ，
■がＬになる。この第３図の回路では電源Ｖｃｃを、断
にしなくても、■２以下にすればテストモードが解除さ
れる。

第５図の電圧検出回路の動作を第６図のタイミングダイ
ヤグラムを参照して説明すると、第５図の各部■〜■の
電圧は第６図■〜■の如くなる。

電源Ｖｃｃの電圧を、■１を越えて図示の如く振ると、
分割電圧■は実線の如くなり、定電圧発生回路１２の出
力■は図示の如くなり、この出力■が与えるＶｌを分割
電圧■が越えた状態では出力■はＬになり、それ以外で
は１１である。これは第２図■、第４図■と同じであり
、こうして本回路によりＶｌ電圧検出が行なわれる。な
お電源Ｖｃｃの電圧は抵抗Ｒ＋、Ｒｚによる分圧回路を
通して取込んでいるので、分圧比を１　／　ｎとすれば
Ｖｃｃ／ｎ＝Ｖ１即ちＶｃｃがｎＶ１以上で出力■がＬ
になる。

電圧検出回路１１は該電圧Ｖｌ以下の電圧で１１レベル
出力■を生じ、トランジスタＱ５をオンにするので、］
二配出力■は予定通り発生する。電圧検出回路１１は電
源Ｖｃｃが通常値より高い・電圧（勿論■１よりは低い
）でＨレベル出力を生じるようにすると、Ｖｃｃの通常
値では差動増幅器Ｑ１・〜Ｑ。

は動作せず、これにより消費電力を抑えることができる
。

〔実施例〕

第７図に第３図の実施例を示す。本例では電圧Ｖｌ、Ｖ
２の検出回路１０．３０を、ｐチャネルトランジスタＱ
６〜Ｑ、９．Ｑ目〜Ｑ　＋　２と抵抗Ｒ３＋Ｒ４の直列
接続回路で構成している。電源Ｖｃｃの電圧が■２本例
では２Ｖｔｈにならないとダイオード接続のトランジス
タＱ、、、Ｑ、□はオンにならず、従って出力はＯ（グ
ランド）、これを受けてインバータＩ、の出力はＨ（Ｖ
ｃｃ）である。■２以上では出力はＨ（本例ではＶｃｃ
　−２Ｖ　ｔｈ）　、インバータ■３の出力はＬで、第
４図■の電圧変化になる。電圧検出回路１０も同様で、
本例ではＶｃｃが４Ｖｔｈ以七にならないとＱ６〜（ｂ
、Ｒｔの回路の出力はＨ（本例ではＶｃｃ　−４Ｖ　ｔ
ｈ）　、インバータＩ２の出力はし、にならない。ラッ
チ２０などの動作は、第３図と同様である。

第８図も第３図の実施例であるが、電圧検出回路ｌＯに
は第５図を使用している。全図を通してそうであるが、
他の図と同じ部分には同じ符号が付しである。図示のよ
うに電圧検出回路１１および定電圧発生回路１２はｐチ
ャネルトランジスタＱＩｆｆ〜Ｑ　＋ｓ、Ｑ１６〜Ｑ６
．と抵抗Ｒｓ、Ｒ−の直列接続回路を使用している。Ｃ
は平滑用のコンデンサ、■４〜Ｉ、はバッファ用のイン
バータである。

第９図に第８図の各部■〜■の電圧状態を示す。

ノード■の電圧はＶｃｃがＶｌ以以上なると該■１に一
定になる。ノード■の電圧はＶｃｃの分割電圧で、本例
では４　Ｖ　ｃｃ／　９　＃０．４４　Ｖ　ｃｃとして
いる。

ノード■の電圧は、Ｖｃｃ（本例ではその分割電圧■）
が■１以トになる前にＨになり、これで（詳しくは■が
１４．Ｉｓによる所定値以上になったとき差動増幅器Ｑ
１〜Ｑ、がアクティブになる。

〔発明の効果〕

以上説明したように本発明では電源電圧を一時的に通常
値基］二に１−げ、これを検出しラッチしてテストモー
ドに入らせるので、余分な端子が不要でまた複雑なタイ
ミングジェネレータも不要で、簡単にテストモードエン
トリすることができ、半導体記憶装置の試験のコストダ
ウンに寄与する所が大きい。

【図面の簡単な説明】

第１図は本発明の詳細説明図、第２図は第１図の動作説明用波形図、第３図は本発明の詳細説明図、第４図は第３図の動作説明用波形図、第５図は高電圧検出回路の回路図、第６図は第５図の動作説明用波形図、第７図は本発明の実施例を示す回路図、第８図は本発明
の他の実施例を示す回路図、第９図は第８図の動作説明
用の特性図、第１０図および第１１図は従来のテストモ
ードエントリ方式１．２の説明図である。第１図、第３図で１０．３０は電圧検出回路、２０は状
態ラッチ回路、第５図でＱ、〜Ｑ５は差動増幅器である
。

Claims

【特許請求の範囲】１、電源電圧が通常電圧値以上の所定値を越えたとき出
力を生じる電圧検出回路と、該電圧検出回路の出力を受けて、該回路が出力を生じる
ときテストモード信号を発生する状態ラッチ回路を具備
し、電源電圧が前記所定値を越えたときテストモードに入り
、電源電圧が前記所定値以下になってもテストモードを
保持するようにしてなることを特徴とする半導体集積回
路装置。２、電源電圧が通常電圧値以上の第１の所定値を越えた
とき出力を生じる第１の電圧検出回路と、電源電圧が通
常電圧値以下の第２の所定値を越えたとき出力を生じる
第２の電圧検出回路と、これらの電圧検出回路の出力を
受け、第１の電圧検出回路が出力を生じるときセットさ
れてテストモード信号を発生し、その後第２の電圧検出
回路が出力を生じるときリセットされてテストモード信
号を解除する状態ラッチ回路を具備し、電源電圧が前記
第１の所定値を越えたときテストモードに入り、電源電
圧が前記第２の所定値以下に下るまでテストモードを保
持するようにしてなることを特徴とする半導体集積回路
装置。３、電源電圧が通常電圧値以上の所定値を越えたとき出
力を生じる電圧検出回路が、ミラー回路負荷付きの差動
増幅器を備え、該増幅器の一方の入力端に該所定値を、他方の入力端に
電源電圧を分圧した電圧を加える手段を有し、更に該分
圧した電圧が該所定値よりやゝ低い値以上で該増幅器を
アクティブにする手段を有することを特徴とする請求項
１または２に記載の半導体集積回路装置。