JPH0434233B2 - - Google Patents
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- JPH0434233B2 JPH0434233B2 JP63257585A JP25758588A JPH0434233B2 JP H0434233 B2 JPH0434233 B2 JP H0434233B2 JP 63257585 A JP63257585 A JP 63257585A JP 25758588 A JP25758588 A JP 25758588A JP H0434233 B2 JPH0434233 B2 JP H0434233B2
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は記憶データの保持を低消費電力で行う
ことが可能な非同期リフレツシユ動作機能を備え
たダイナミツク型記憶装置に関するものである。
ことが可能な非同期リフレツシユ動作機能を備え
たダイナミツク型記憶装置に関するものである。
従来の技術
近年、ダイナミツク型記憶装置においては、
CMOSプロセスの採用、回路の工夫により、大
幅な低消費電力化が達成されてきている。これに
よりセルフリフレツシユ動作は外部よりリフレツ
シユ制御入力信号を一定期間以上低レベルに保つ
ことで容易にリフレツシユ動作を低消費電力で行
うことが可能な機能として重要になつてきてお
り、用途として停電時に電池による小型コンピユ
ータの記憶情報の保持、さらに電池駆動を行う民
生用機器における記憶情報の保持等に広がつてき
ている。
CMOSプロセスの採用、回路の工夫により、大
幅な低消費電力化が達成されてきている。これに
よりセルフリフレツシユ動作は外部よりリフレツ
シユ制御入力信号を一定期間以上低レベルに保つ
ことで容易にリフレツシユ動作を低消費電力で行
うことが可能な機能として重要になつてきてお
り、用途として停電時に電池による小型コンピユ
ータの記憶情報の保持、さらに電池駆動を行う民
生用機器における記憶情報の保持等に広がつてき
ている。
以下に従来のダイナミツク型記憶装置について
説明する。第３図は従来のダイナミツク型記憶装
置のセルフリフレツシユ動作機能の制御回路ブロ
ツク図、第４図はセルフリフレツシユ動作時の外
部入力信号および内部制御信号のタイミング図を
示したものである。第３図、第４図において、１
は（行アドレスストローブ）入力信号、２
は（リフレツシユ）入力信号、３はセルフ
リフレツシユ要求受付のための制御回路、４は内
部でリフレツシユ制御信号を作るための基本クロ
ツク発生用発振回路、５はリフレツシユ仕様を満
たす周期を設定するための分周回路、６は内部リ
フレツシユ制御信号を発生するための内部リフレ
ツシユ制御信号発生回路、７はリフレツシユアド
レス発生用内部アドレスカウンタ回路、１１はＰ
点での信号OSC、１２はＱ点での信号OSCD、１３
はＲ点での信号（内部リフレツシユ制御信
号）、１４はＳ点での信号IntRAS（内部RAS）、
１７はセルフリフレツシユ動作時の電源電流波形
である。
説明する。第３図は従来のダイナミツク型記憶装
置のセルフリフレツシユ動作機能の制御回路ブロ
ツク図、第４図はセルフリフレツシユ動作時の外
部入力信号および内部制御信号のタイミング図を
示したものである。第３図、第４図において、１
は（行アドレスストローブ）入力信号、２
は（リフレツシユ）入力信号、３はセルフ
リフレツシユ要求受付のための制御回路、４は内
部でリフレツシユ制御信号を作るための基本クロ
ツク発生用発振回路、５はリフレツシユ仕様を満
たす周期を設定するための分周回路、６は内部リ
フレツシユ制御信号を発生するための内部リフレ
ツシユ制御信号発生回路、７はリフレツシユアド
レス発生用内部アドレスカウンタ回路、１１はＰ
点での信号OSC、１２はＱ点での信号OSCD、１３
はＲ点での信号（内部リフレツシユ制御信
号）、１４はＳ点での信号IntRAS（内部RAS）、
１７はセルフリフレツシユ動作時の電源電流波形
である。
以上のように構成されたダイナミツク型記憶装
置について、以下その動作を説明する。
置について、以下その動作を説明する。
第４図のように、入力信号１を高レベル
のままにして、内部回路のプリチヤージ時間Tp
の後、入力信号２を低レベルにすることに
よりセルフリフレツシユ制御回路３を起動し、セ
ルフリフレツシユ動作開始を告げる信号を発生す
る。この信号により発振回路４を始動し、外部の
信号とは非同期に内部リフレツシユ制御信号を発
生するための基本クロツクOSC１１を発生し、さ
らに分周回路５を用いて分周を行い、記憶装置の
リフレツシユ仕様を満たすように周期Ｔに設定し
た信号OSCD１２を発生する。信号OSCD１２は内
部リフレツシユ制御信号発生回路６で波形整形、
パルス幅最適化を行い、（内部リフレツシ
ユ制御信号）１３を発生し、これと外部信
号とのNAND論理をとり、その出力をIntRAS
（内部RAS信号）１４とする。内部RAS１４信号
の発生により一連のリフレツシユ動作、すなわち
内部アドレスカウンタ回路７による行アドレスの
ラツチとデコードを行い、ワード線の選択を行つ
た後、ワード線レベルを高レベルにして記憶セル
アクセス用スイツチングトランジスタを活性化
し、記憶情報のビツト線への読み出しを行いセン
スアンプで増幅した後、ワード線レベルを低レベ
ルにして記憶情報の再書き込みを行うまでの動作
が可能となる。以上の構成により、非同期内部
RAS信号１４によるセルフリフレツシユ動作の
開始は、入力信号２が低レベルとなり時間
Ｔ／２が経過してから行われ、これ以後入
力信号２を低レベル、入力信号１を高レベ
ルに保ち続ける限りリフレツシユ動作が繰り返さ
れる。セルフリフレツシユ動作の終了は入
力信号２を高レベルにすることにより行われ、こ
の時内部発振回路４の停止、分周回路５および内
部アドレスカウンタ７の初期化が行われる。
のままにして、内部回路のプリチヤージ時間Tp
の後、入力信号２を低レベルにすることに
よりセルフリフレツシユ制御回路３を起動し、セ
ルフリフレツシユ動作開始を告げる信号を発生す
る。この信号により発振回路４を始動し、外部の
信号とは非同期に内部リフレツシユ制御信号を発
生するための基本クロツクOSC１１を発生し、さ
らに分周回路５を用いて分周を行い、記憶装置の
リフレツシユ仕様を満たすように周期Ｔに設定し
た信号OSCD１２を発生する。信号OSCD１２は内
部リフレツシユ制御信号発生回路６で波形整形、
パルス幅最適化を行い、（内部リフレツシ
ユ制御信号）１３を発生し、これと外部信
号とのNAND論理をとり、その出力をIntRAS
（内部RAS信号）１４とする。内部RAS１４信号
の発生により一連のリフレツシユ動作、すなわち
内部アドレスカウンタ回路７による行アドレスの
ラツチとデコードを行い、ワード線の選択を行つ
た後、ワード線レベルを高レベルにして記憶セル
アクセス用スイツチングトランジスタを活性化
し、記憶情報のビツト線への読み出しを行いセン
スアンプで増幅した後、ワード線レベルを低レベ
ルにして記憶情報の再書き込みを行うまでの動作
が可能となる。以上の構成により、非同期内部
RAS信号１４によるセルフリフレツシユ動作の
開始は、入力信号２が低レベルとなり時間
Ｔ／２が経過してから行われ、これ以後入
力信号２を低レベル、入力信号１を高レベ
ルに保ち続ける限りリフレツシユ動作が繰り返さ
れる。セルフリフレツシユ動作の終了は入
力信号２を高レベルにすることにより行われ、こ
の時内部発振回路４の停止、分周回路５および内
部アドレスカウンタ７の初期化が行われる。
発明が解決しようとする課題
しかしながら上記従来の構成では、量産時に記
憶装置のセルフリフレツシユ動作を保証するにあ
たり、内部リフレツシユ制御信号１３が設
計目標どおりの周期で発生されていることを記憶
装置外部より記憶動作機能検査装置を用いて直接
検査を行うことは困難である。このため記憶装置
へデータの書き込みを行い、続いてリフレツシユ
動作を行わずに記憶情報の保持可能な時間を超え
るまでセルフリフレツシユ動作を行つた後、記憶
データを読み出し、期待値との一致を確認する方
法で検査を行わなければならず、記憶情報の保持
特性の優れた記憶装置を検査する際には時間を要
して効率的でない。又、セルフリフレツシユ動作
時の内部リフレツシユ制御信号１３は低消
費電力化のため、周期は数＋μS以上と極めて低
周波数で動作し、この時の電源電流波形は第４図
の１７に示すように内部リフレツシユ制御信号
REFI１３の周期に一致して100〜200mA程度の
ピークを持ち、数＋nSの幅をもつ。このためセ
ルフリフレツシユ動作時の電源電流の測定は可変
積分機能の付いた高価な電流計が必要になるとい
う問題点を有していた。
憶装置のセルフリフレツシユ動作を保証するにあ
たり、内部リフレツシユ制御信号１３が設
計目標どおりの周期で発生されていることを記憶
装置外部より記憶動作機能検査装置を用いて直接
検査を行うことは困難である。このため記憶装置
へデータの書き込みを行い、続いてリフレツシユ
動作を行わずに記憶情報の保持可能な時間を超え
るまでセルフリフレツシユ動作を行つた後、記憶
データを読み出し、期待値との一致を確認する方
法で検査を行わなければならず、記憶情報の保持
特性の優れた記憶装置を検査する際には時間を要
して効率的でない。又、セルフリフレツシユ動作
時の内部リフレツシユ制御信号１３は低消
費電力化のため、周期は数＋μS以上と極めて低
周波数で動作し、この時の電源電流波形は第４図
の１７に示すように内部リフレツシユ制御信号
REFI１３の周期に一致して100〜200mA程度の
ピークを持ち、数＋nSの幅をもつ。このためセ
ルフリフレツシユ動作時の電源電流の測定は可変
積分機能の付いた高価な電流計が必要になるとい
う問題点を有していた。
又、発振回路４から出力される基本クロツク
OSC１１の周期を直接測定することも考えられる
が、この場合には、周期測定機能を有する高価な
メモリ試験装置が必要になる。さらに、発振回路
４が正常に動作していたとしても、その後段に接
続された分周回路５あるいは内部リフレツシユ制
御信号発生回路６等に何らかの異常があると、内
部リフレツシユ制御信号１３は設計目標ど
おりの周期では発生されない。このため、発振回
路４から出力される基本クロツクOSC１１の周期
を直接測定する方法では、かりに基本クロツク
OSC１１が設計目標どおりの周期であることが検
査できたとしても、実際にセルフリフレツシユ動
作をつかさどる内部リフレツシユ制御信号
１３が設計目標どおりの周期で発生しているかど
うかを検査することはできない。
OSC１１の周期を直接測定することも考えられる
が、この場合には、周期測定機能を有する高価な
メモリ試験装置が必要になる。さらに、発振回路
４が正常に動作していたとしても、その後段に接
続された分周回路５あるいは内部リフレツシユ制
御信号発生回路６等に何らかの異常があると、内
部リフレツシユ制御信号１３は設計目標ど
おりの周期では発生されない。このため、発振回
路４から出力される基本クロツクOSC１１の周期
を直接測定する方法では、かりに基本クロツク
OSC１１が設計目標どおりの周期であることが検
査できたとしても、実際にセルフリフレツシユ動
作をつかさどる内部リフレツシユ制御信号
１３が設計目標どおりの周期で発生しているかど
うかを検査することはできない。
本発明は上記問題点を解決するもので、セルフ
リフレツシユ動作機能確認のための検査と、セル
フリフレツシユ動作時の電源電流測定を短時間に
効率的に行うことのできるダイナミツク型記憶装
置を提供することを目的とする。
リフレツシユ動作機能確認のための検査と、セル
フリフレツシユ動作時の電源電流測定を短時間に
効率的に行うことのできるダイナミツク型記憶装
置を提供することを目的とする。
課題を解決するための手段
この目的を達成するために、本発明のダイナミ
ツク型記憶装置は、内部発生によるリフレツシユ
制御信号の周期を内部アドレスカウンタの出力を
利用して計測する機能を有する構成とするもので
ある。
ツク型記憶装置は、内部発生によるリフレツシユ
制御信号の周期を内部アドレスカウンタの出力を
利用して計測する機能を有する構成とするもので
ある。
作 用
この構成により、記憶装置へのデータの書き込
みを行いセルフリフレツシユ動作を行つた後、記
憶データを読み出し期待値との一致を確認する検
査方法を行うことなく直接セルフリフレツシユ時
の内部発生リフレツシユ制御信号の動作を確認す
ることができ、検査時間の短縮、効率化が可能と
なる。また、内部発生リフレツシユ制御信号の周
期を計測できれば、通常の１積分機能を持たない
電流計で測定可能な動作周期（数百nS）の外部
制御信号によるリフレツシユ動作時の電源電流値
を測定すれば、上記セルフリフレツシユの動作周
期より比例計算により概算することができる。
みを行いセルフリフレツシユ動作を行つた後、記
憶データを読み出し期待値との一致を確認する検
査方法を行うことなく直接セルフリフレツシユ時
の内部発生リフレツシユ制御信号の動作を確認す
ることができ、検査時間の短縮、効率化が可能と
なる。また、内部発生リフレツシユ制御信号の周
期を計測できれば、通常の１積分機能を持たない
電流計で測定可能な動作周期（数百nS）の外部
制御信号によるリフレツシユ動作時の電源電流値
を測定すれば、上記セルフリフレツシユの動作周
期より比例計算により概算することができる。
実施例
以下本発明の実施例について図面を参照しなが
ら説明する。第１図は本実施例におけるダイナミ
ツク型記憶装置のセルフリフレツシユ動作機能の
制御回路のブロツク図、第２図はセルフリフレツ
シユ動作時の内部発生リフレツシユ制御信号の周
期を計測する際の外部入力制御信号および内部制
御信号のタイミング図を示したものである。９は
TEST（テスト）入力信号、１０（A0〜AN）は
外部アドレス入力端子、１５（a0〜ao）は内部ア
ドレスカウンタ回路７の出力であり、a0は最下位
ビツト、aoは最上位ビツト、８はアドレスバツフ
ア回路、１６はトランスフアゲートである。なお
１，２，３，４，５，６，７，１１，１２，１
３，１４は従来例の構成と同じものである。
ら説明する。第１図は本実施例におけるダイナミ
ツク型記憶装置のセルフリフレツシユ動作機能の
制御回路のブロツク図、第２図はセルフリフレツ
シユ動作時の内部発生リフレツシユ制御信号の周
期を計測する際の外部入力制御信号および内部制
御信号のタイミング図を示したものである。９は
TEST（テスト）入力信号、１０（A0〜AN）は
外部アドレス入力端子、１５（a0〜ao）は内部ア
ドレスカウンタ回路７の出力であり、a0は最下位
ビツト、aoは最上位ビツト、８はアドレスバツフ
ア回路、１６はトランスフアゲートである。なお
１，２，３，４，５，６，７，１１，１２，１
３，１４は従来例の構成と同じものである。
以上のように構成された本実施例のダイナミツ
ク型記憶装置について、以下その動作を説明す
る。セルフリフレツシユ動作受付後は内部発生リ
フレツシユ制御信号１３、これに続く内部
RAS信号１４によりセルフリフレツシユ動作が
繰り返される。リフレツシユアドレスは内部発生
リフレツシユ制御信号１３のパルスが発生
するたびに内部アドレスカウンタ回路７によりカ
ウントアツプされ、内部アドレスカウンタ回路７
の出力a0〜aoはそれぞれアドレスバツフア回路８
へ送られリフレツシユアドレスとして取り込まれ
る。上記セルフリフレツシユ動作時の内部発生リ
フレツシユ制御信号１３の周期を計測する
ためには、セルフリフレツシユ受付後の経過時間
とその間に発生したリフレツシユ制御信号のパル
スの個数を知ればよい。このパルスの個数をＭと
すると内部アドレスカウンタ回路７の出力a0〜ao
が高レベルの時１、低レベルの時０とすれば Ｍ＝2n・ao＋2n-1・ao-1＋……＋２・a1＋a0 となる。そこで本実施例において、記憶装置外部
に内部アドレスカウンタ回路７の出力a0〜aoを出
すことが可能な構成としている。すなわち、
RFSH入力信号２が低レベルとなり、セルフリフ
レツシユ動作開始から時間tD後に（テス
ト）入力信号９を低レベルにすると、トランスフ
アゲート１６がオンし、内部アドレスカウンタ回
路７の出力a0〜aoがそれぞれ外部アドレス入力端
子１０（（A0〜AN）に出力される。そこで各外部
アドレス入力端子（A0〜AN）の出力電圧レベル
の高低を比較器（図示せず）により判定し、上記
計算を行うことにより、tD間に発生した内部発生
リフレツシユ制御信号１３のパルス数Ｍを
知ることができ、周期はＴ＝tD／Ｍで求めること
が可能となる。なお周期の測定には端子を
用いるため、パツケージの端子構成上NC（Non
Connect）端子、すなわち空き端子がある場合、
この空き端子を端子として利用することが
できるが、封止前のウエハ状態で測定すれば汎用
性の面からも問題はない。
ク型記憶装置について、以下その動作を説明す
る。セルフリフレツシユ動作受付後は内部発生リ
フレツシユ制御信号１３、これに続く内部
RAS信号１４によりセルフリフレツシユ動作が
繰り返される。リフレツシユアドレスは内部発生
リフレツシユ制御信号１３のパルスが発生
するたびに内部アドレスカウンタ回路７によりカ
ウントアツプされ、内部アドレスカウンタ回路７
の出力a0〜aoはそれぞれアドレスバツフア回路８
へ送られリフレツシユアドレスとして取り込まれ
る。上記セルフリフレツシユ動作時の内部発生リ
フレツシユ制御信号１３の周期を計測する
ためには、セルフリフレツシユ受付後の経過時間
とその間に発生したリフレツシユ制御信号のパル
スの個数を知ればよい。このパルスの個数をＭと
すると内部アドレスカウンタ回路７の出力a0〜ao
が高レベルの時１、低レベルの時０とすれば Ｍ＝2n・ao＋2n-1・ao-1＋……＋２・a1＋a0 となる。そこで本実施例において、記憶装置外部
に内部アドレスカウンタ回路７の出力a0〜aoを出
すことが可能な構成としている。すなわち、
RFSH入力信号２が低レベルとなり、セルフリフ
レツシユ動作開始から時間tD後に（テス
ト）入力信号９を低レベルにすると、トランスフ
アゲート１６がオンし、内部アドレスカウンタ回
路７の出力a0〜aoがそれぞれ外部アドレス入力端
子１０（（A0〜AN）に出力される。そこで各外部
アドレス入力端子（A0〜AN）の出力電圧レベル
の高低を比較器（図示せず）により判定し、上記
計算を行うことにより、tD間に発生した内部発生
リフレツシユ制御信号１３のパルス数Ｍを
知ることができ、周期はＴ＝tD／Ｍで求めること
が可能となる。なお周期の測定には端子を
用いるため、パツケージの端子構成上NC（Non
Connect）端子、すなわち空き端子がある場合、
この空き端子を端子として利用することが
できるが、封止前のウエハ状態で測定すれば汎用
性の面からも問題はない。
発明の効果
以上のように本発明によれば、内部発生による
リフレツシユ制御信号の周期を内部アドレスカウ
ンタ回路の出力を利用して計測することが可能と
なり、セルフリフレツシユ動作確認のための検査
とセルフリフレツシユ動作時の電源電流測定を短
時間に効率的に行えるダイナミツク型記憶装置を
実現することができる。
リフレツシユ制御信号の周期を内部アドレスカウ
ンタ回路の出力を利用して計測することが可能と
なり、セルフリフレツシユ動作確認のための検査
とセルフリフレツシユ動作時の電源電流測定を短
時間に効率的に行えるダイナミツク型記憶装置を
実現することができる。
特に本発明においては、内部アドレスカウンタ
回路の出力を利用して内部リフレツシユ制御信号
の周期を計測するため、発振回路からの基本クロ
ツクを計測する場合のように周期測定機能を有す
る高価なメモリ試験装置を必要とせず、“１”又
は“０”の判定機能をもつた簡単なメモリ試験装
置で計測できる利点がある。
回路の出力を利用して内部リフレツシユ制御信号
の周期を計測するため、発振回路からの基本クロ
ツクを計測する場合のように周期測定機能を有す
る高価なメモリ試験装置を必要とせず、“１”又
は“０”の判定機能をもつた簡単なメモリ試験装
置で計測できる利点がある。
又、実際にセルフリフレツシユ動作をつかさど
る内部リフレツシユ制御信号そのものの周期を測
定するため、発振回路の基本クロツクの周期を測
定する方法に比べ、内部リフレツシユ制御信号が
設計目標どおりの周期で発生しているかどうか
を、より正確に測定することができる。
る内部リフレツシユ制御信号そのものの周期を測
定するため、発振回路の基本クロツクの周期を測
定する方法に比べ、内部リフレツシユ制御信号が
設計目標どおりの周期で発生しているかどうか
を、より正確に測定することができる。
さらに、本発明においては、テスト信号の入力
端子を設け、この入力端子にテスト信号が印加さ
れている期間のみゲート回路を開くことによつて
内部アドレスカウンタ回路の出力を外部アドレス
入力端子に出力するようにしているから、テスト
時以外の通常のセルフリフレツシユ制御動作に支
障を来たさないという利点もある。
端子を設け、この入力端子にテスト信号が印加さ
れている期間のみゲート回路を開くことによつて
内部アドレスカウンタ回路の出力を外部アドレス
入力端子に出力するようにしているから、テスト
時以外の通常のセルフリフレツシユ制御動作に支
障を来たさないという利点もある。
第１図は本発明の一実施例におけるダイナミツ
ク型記憶装置のセルフリフレツシユ動作機能の制
御回路ブロツク図、第２図はセルフリフレツシユ
動作時の内部発生リフレツシユ制御信号の周期を
計測する際の外部入力制御信号および内部制御信
号のタイミング図、第３図は従来のダイナミツク
型記憶装置のセルフリフレツシユ動作機能の制御
回路ブロツク図、第４図は従来のセルフリフレツ
シユ動作時の外部入力信号および内部制御信号の
タイミング図である。 １……入力信号、２……入力信号、
３……セルフリフレツシユ要求受付のための制御
回路、４……内部リフレツシユ制御信号を作るた
めの基本クロツク発生用発振回路、５……分周回
路、６……内部リフレツシユ制御信号発生制御回
路、７……リフレツシユアドレス発生用内部アド
レスカウンタ回路、８……アドレスバツフア回
路、９……入力信号、１０……外部入力端
子A0〜AN、１１……Ｐ点における信号OSC、１
２……Ｑ点における信号OSCD、１３……Ｒ点に
おける信号、１４……Ｓ点における信号
IntRAS、１５……内部アドレスカウンタの出力
a0〜ao、１６……トランスフアゲート、１７……
セルフリフレツシユ動作時の電流波形。
ク型記憶装置のセルフリフレツシユ動作機能の制
御回路ブロツク図、第２図はセルフリフレツシユ
動作時の内部発生リフレツシユ制御信号の周期を
計測する際の外部入力制御信号および内部制御信
号のタイミング図、第３図は従来のダイナミツク
型記憶装置のセルフリフレツシユ動作機能の制御
回路ブロツク図、第４図は従来のセルフリフレツ
シユ動作時の外部入力信号および内部制御信号の
タイミング図である。 １……入力信号、２……入力信号、
３……セルフリフレツシユ要求受付のための制御
回路、４……内部リフレツシユ制御信号を作るた
めの基本クロツク発生用発振回路、５……分周回
路、６……内部リフレツシユ制御信号発生制御回
路、７……リフレツシユアドレス発生用内部アド
レスカウンタ回路、８……アドレスバツフア回
路、９……入力信号、１０……外部入力端
子A0〜AN、１１……Ｐ点における信号OSC、１
２……Ｑ点における信号OSCD、１３……Ｒ点に
おける信号、１４……Ｓ点における信号
IntRAS、１５……内部アドレスカウンタの出力
a0〜ao、１６……トランスフアゲート、１７……
セルフリフレツシユ動作時の電流波形。
Claims (1)
- 【特許請求の範囲】 １ 行アドレスストローブ信号の入力端子と、 リフレツシユ信号の入力端子と、 テスト信号の入力端子と、 上記リフレツシユ信号により起動され、セルフ
リフレツシユ動作開始信号を発生するセルフリフ
レツシユ制御回路と、 上記セルフリフレツシユ制御回路の出力によつ
て起動され、外部の信号とは非同期に内部リフレ
ツシユ制御信号を発生するための基本クロツクを
発生する発振回路と、 上記発振回路からの基本クロツクを分周し、記
憶装置のリフレツシユ仕様を満たす周期に設定す
る分周回路と、 上記分周回路の出力に基づいて内部リフレツシ
ユ制御信号を発生する内部リフレツシユ制御信号
発生回路と、 上記内部リフレツシユ制御信号をカウントし、
リフレツシユアドレスを発生する内部アドレスカ
ウンタ回路と、 上記内部アドレスカウンタ回路の出力端子に接
続された外部アドレス入力端子と、 上記内部アドレスカウンタ回路の出力端子と上
記外部アドレス入力端子の間に接続され、上記テ
スト信号の入力端子にテスト信号が印加されたと
き、上記内部アドレスカウンタ回路の出力信号を
上記外部アドレス入力端子に出力するゲート回路
と、 を備えたダイナミツク型記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257585A JPH02105389A (ja) | 1988-10-13 | 1988-10-13 | ダイナミック型記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257585A JPH02105389A (ja) | 1988-10-13 | 1988-10-13 | ダイナミック型記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02105389A JPH02105389A (ja) | 1990-04-17 |
| JPH0434233B2 true JPH0434233B2 (ja) | 1992-06-05 |
Family
ID=17308311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63257585A Granted JPH02105389A (ja) | 1988-10-13 | 1988-10-13 | ダイナミック型記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105389A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW198135B (ja) * | 1990-11-20 | 1993-01-11 | Oki Electric Ind Co Ltd | |
| JP2786961B2 (ja) * | 1991-12-05 | 1998-08-13 | 三菱電機株式会社 | 半導体記憶装置 |
| JP3001342B2 (ja) * | 1993-02-10 | 2000-01-24 | 日本電気株式会社 | 記憶装置 |
| JP5018292B2 (ja) * | 2007-07-10 | 2012-09-05 | 富士通セミコンダクター株式会社 | メモリ装置 |
| JP4915972B2 (ja) * | 2010-05-12 | 2012-04-11 | 勝 鈴木 | 食品分割保存容器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853085A (ja) * | 1981-09-22 | 1983-03-29 | Nec Corp | 擬似スタテイツク半導体メモリ |
| JPS5938997A (ja) * | 1982-08-27 | 1984-03-03 | Nec Corp | 記憶装置 |
-
1988
- 1988-10-13 JP JP63257585A patent/JPH02105389A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853085A (ja) * | 1981-09-22 | 1983-03-29 | Nec Corp | 擬似スタテイツク半導体メモリ |
| JPS5938997A (ja) * | 1982-08-27 | 1984-03-03 | Nec Corp | 記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02105389A (ja) | 1990-04-17 |
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Legal Events
| Date | Code | Title | Description |
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