JP2560504B2 - 組み込み自己テスト回路 - Google Patents
組み込み自己テスト回路Info
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- JP2560504B2 JP2560504B2 JP2013069A JP1306990A JP2560504B2 JP 2560504 B2 JP2560504 B2 JP 2560504B2 JP 2013069 A JP2013069 A JP 2013069A JP 1306990 A JP1306990 A JP 1306990A JP 2560504 B2 JP2560504 B2 JP 2560504B2
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- Japan
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- test
- self
- circuit
- data
- memory cell
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体メモリの組み込み自己テスト回路に
関する。
関する。
（従来の技術） 半導体メモリが大規模化するにつれて、その動作をテ
ストするための時間が増し、コストの増大につながって
いる。この問題を解決する一法として、半導体メモリチ
ップ上に、自身のテスト回路、すなわち自己テスト回路
を搭載するという試みがある。これを組み込み自己テス
ト方式と呼ぶ。この方式によれば、メモリチップを多数
並列してテストを行うことが容易にでき、テスト時間が
短縮できる。また、メモリテスタの機能を一部肩代わり
するため、メモリテスタのコストを削減することもでき
る。
ストするための時間が増し、コストの増大につながって
いる。この問題を解決する一法として、半導体メモリチ
ップ上に、自身のテスト回路、すなわち自己テスト回路
を搭載するという試みがある。これを組み込み自己テス
ト方式と呼ぶ。この方式によれば、メモリチップを多数
並列してテストを行うことが容易にでき、テスト時間が
短縮できる。また、メモリテスタの機能を一部肩代わり
するため、メモリテスタのコストを削減することもでき
る。
組み込み自己テスト回路を搭載したメモリとして、例
えば1987年10月発行のアイ・イー・イー・イー、ジャー
ナル・オブ・ソリッド・ステート・サーキット誌（IEEE
JOURNAL OF SOLID STATE CIRCUITS）,Vol.SC−22,No.
5,OCT.1987 PP.663−668に掲載されている論文“A60−n
s 4−Mbit CMOS DRAM with Built−In Self−Test Func
tion"T.Ohsawa et.al.）に示されているものがある。こ
の組み込み自己テストの概念を、第６図に示す回路ブロ
ック図、及び第７図のタイミング図を用いて説明する。
えば1987年10月発行のアイ・イー・イー・イー、ジャー
ナル・オブ・ソリッド・ステート・サーキット誌（IEEE
JOURNAL OF SOLID STATE CIRCUITS）,Vol.SC−22,No.
5,OCT.1987 PP.663−668に掲載されている論文“A60−n
s 4−Mbit CMOS DRAM with Built−In Self−Test Func
tion"T.Ohsawa et.al.）に示されているものがある。こ
の組み込み自己テストの概念を、第６図に示す回路ブロ
ック図、及び第７図のタイミング図を用いて説明する。
第６図において、一点鎖線より上方が通常のメモリ回
路のブロック図、下方が自己テストのための回路ブロッ
ク図である。図中、丸印は、チップ外部に出ている信号
ピン端子を示す。また、細矢印はチップ内部での信号の
流れの様子を示し、太矢印はアドレス及びデータの流れ
を示している。
路のブロック図、下方が自己テストのための回路ブロッ
ク図である。図中、丸印は、チップ外部に出ている信号
ピン端子を示す。また、細矢印はチップ内部での信号の
流れの様子を示し、太矢印はアドレス及びデータの流れ
を示している。
まず、第６図のメモリ回路について説明する。チップ
外部から入力されるアドレスは、アドレスバッファ601
とＸ、Ｙデコーダ603、605によってデコードされ、メモ
リセルアレイ607の中から目的のメモリセルを選択す
る。データ読み出し時には、選択されたメモリセルから
読み出されたデータがデータアンプ609、入出力バッフ
ァ611を通り、データ出力ピンからチップ外部へ出力さ
れる。また、データ書き込み時には、データ入力ピンか
らデータが入力され、入力バッファ611、データアンプ6
09を経由して、選択されたメモリセルへ書き込まれる。
外部から入力されるアドレスは、アドレスバッファ601
とＸ、Ｙデコーダ603、605によってデコードされ、メモ
リセルアレイ607の中から目的のメモリセルを選択す
る。データ読み出し時には、選択されたメモリセルから
読み出されたデータがデータアンプ609、入出力バッフ
ァ611を通り、データ出力ピンからチップ外部へ出力さ
れる。また、データ書き込み時には、データ入力ピンか
らデータが入力され、入力バッファ611、データアンプ6
09を経由して、選択されたメモリセルへ書き込まれる。
次に、第６図の自己テスト回路について説明する。こ
こでいう「テスト」とは、メモリセルに、あるデータを
書き込み、その後データを読み出して、メモリの記憶動
作が正常であるかを確認する、いわゆる機能テストのこ
とである。第７図に示すように、チップ外部から自己テ
スト開始信号を入力すると該メモリチップは自己テスト
モードに入り、以後、自己テスト基準信号をもとに、自
己テスト制御回路620がテストパターン発生回路622、比
較回路624を制御し、テストパターンの書き込み、読み
出しと期待値データとの比較というテストの一連の手順
を進行させる。自己テスト中、メモリセルからの読み出
しデータと期待値データとの不一致が検出された場合に
は、エラー信号をチップ外部に出力する。テスト終了
後、テスト終了信号を出力し、外部に知らせる。
こでいう「テスト」とは、メモリセルに、あるデータを
書き込み、その後データを読み出して、メモリの記憶動
作が正常であるかを確認する、いわゆる機能テストのこ
とである。第７図に示すように、チップ外部から自己テ
スト開始信号を入力すると該メモリチップは自己テスト
モードに入り、以後、自己テスト基準信号をもとに、自
己テスト制御回路620がテストパターン発生回路622、比
較回路624を制御し、テストパターンの書き込み、読み
出しと期待値データとの比較というテストの一連の手順
を進行させる。自己テスト中、メモリセルからの読み出
しデータと期待値データとの不一致が検出された場合に
は、エラー信号をチップ外部に出力する。テスト終了
後、テスト終了信号を出力し、外部に知らせる。
以上の自己テスト回路をメモリチップに搭載すること
により、冒頭に述べたように、多数チップを並列にテス
トすることによるテスト時間の短縮と、メモリテスタの
機能の肩代わりにより、テストに要するコストの削減を
図ることができる。
により、冒頭に述べたように、多数チップを並列にテス
トすることによるテスト時間の短縮と、メモリテスタの
機能の肩代わりにより、テストに要するコストの削減を
図ることができる。
（発明が解決しようとする課題） しかし、従来の自己テスト回路では、メモリの良品と
不良品の選別において極めて重要なテストの一つであ
る、記憶情報保持時間のテストは不可能であった。記憶
情報保持時間のテストとは、メモリセルにデータを書き
込んだ後、メモリセルへのデータの書き直しを行わずに
記憶情報を保持している時間が、規格を満足しているか
について調べるテストであり、一般にホールドテストと
呼ばれている。
不良品の選別において極めて重要なテストの一つであ
る、記憶情報保持時間のテストは不可能であった。記憶
情報保持時間のテストとは、メモリセルにデータを書き
込んだ後、メモリセルへのデータの書き直しを行わずに
記憶情報を保持している時間が、規格を満足しているか
について調べるテストであり、一般にホールドテストと
呼ばれている。
本発明の目的は、従来からある機能テストを行う組み
込み自己テストを搭載したメモリに、ホールドテストを
可能とする機能を付加することにある。
込み自己テストを搭載したメモリに、ホールドテストを
可能とする機能を付加することにある。
（課題を解決するための手段） 本発明は、半導体メモリの動作をテストするためのア
ドレス及び期待値データを発生するテストパターン発生
手段、前記半導体メモリのメモリセルから読み出したデ
ータと前記期待値データとを比較し、この比較結果を前
記半導体メモリチップ外部に知らせる比較手段、前記テ
ストパターン発生手段と比較手段の動作を制御する自己
テスト制御手段、メモリセルへの前記テストパターン発
生手段を用いたデータ書き込みが終了した時点でテスト
パターン書き込み終了信号を出力するテストパターン書
き込み終了判定手段、前記自己テスト制御手段及びテス
トパターン発生手段及び比較手段それぞれの内部状態を
保持する自己テスト状態保持手段、トリガ信号が入力し
てから一定時間経過後に時間経過信号を出力するタイマ
ー、からなる組み込み自己テスト回路を、前記半導体メ
モリチップ上に設け、この組み込み自己テスト回路を用
いてテストを行う際に、テストパターンのメモリセルへ
の書き込みが終了した後、自己テストの進行を停止させ
るとともに、前記テストパターン書き込み終了信号また
は該テストパターン書き込み終了信号をもとにして発生
された信号をトリガ信号として前記タイマーを動作させ
て一定時間経過させ、該タイマーから出力される前記時
間経過信号によって、自己テストを再開し、メモリセル
からのデータの読み出し及び期待値データとの比較を行
うことにより、前記半導体メモリのメモリセルの記憶情
報保持時間のテストを可能とする組み込み自己テスト回
路からなる。
ドレス及び期待値データを発生するテストパターン発生
手段、前記半導体メモリのメモリセルから読み出したデ
ータと前記期待値データとを比較し、この比較結果を前
記半導体メモリチップ外部に知らせる比較手段、前記テ
ストパターン発生手段と比較手段の動作を制御する自己
テスト制御手段、メモリセルへの前記テストパターン発
生手段を用いたデータ書き込みが終了した時点でテスト
パターン書き込み終了信号を出力するテストパターン書
き込み終了判定手段、前記自己テスト制御手段及びテス
トパターン発生手段及び比較手段それぞれの内部状態を
保持する自己テスト状態保持手段、トリガ信号が入力し
てから一定時間経過後に時間経過信号を出力するタイマ
ー、からなる組み込み自己テスト回路を、前記半導体メ
モリチップ上に設け、この組み込み自己テスト回路を用
いてテストを行う際に、テストパターンのメモリセルへ
の書き込みが終了した後、自己テストの進行を停止させ
るとともに、前記テストパターン書き込み終了信号また
は該テストパターン書き込み終了信号をもとにして発生
された信号をトリガ信号として前記タイマーを動作させ
て一定時間経過させ、該タイマーから出力される前記時
間経過信号によって、自己テストを再開し、メモリセル
からのデータの読み出し及び期待値データとの比較を行
うことにより、前記半導体メモリのメモリセルの記憶情
報保持時間のテストを可能とする組み込み自己テスト回
路からなる。
（実施例） 次に、本発明の実施例を図面を用いて説明する。
ホールドテストは、基本的には次の手順でテストが行
われる。
われる。
（ａ）メモリセルに、あるデータを書き込む。
（ｂ）一定時間放置する（データの書き直しを行わな
い）。
い）。
（ｃ）メモリセルからデータを読み出し、（ａ）で書き
込んだデータ（期待値）が保持されているかどうかを調
べる。
込んだデータ（期待値）が保持されているかどうかを調
べる。
上記（ａ）から（ｃ）の手順を、本発明の組み込み自
己テスト回路で行う方法を述べる。
己テスト回路で行う方法を述べる。
第１図に、本発明の組み込み自己テスト回路を搭載し
たメモリのブロック構成を、第２図に第１図の回路の動
作タイミング波形を示す。
たメモリのブロック構成を、第２図に第１図の回路の動
作タイミング波形を示す。
最初に、メモリチップに自己テスト開始信号を入力す
ると、このメモリは通常の読み出しまたは書き込みモー
ドから、自己テストモードに入る。この自己テストモー
ド中では、自己テスト回路から発生されるアドレス及び
データのみが有効となり、チップ外部からのアドレスや
データは無視される。
ると、このメモリは通常の読み出しまたは書き込みモー
ドから、自己テストモードに入る。この自己テストモー
ド中では、自己テスト回路から発生されるアドレス及び
データのみが有効となり、チップ外部からのアドレスや
データは無視される。
以上のようにして、自己テストモードに入ると、自己
テスト基準信号を基準クロックとして、自己テストを進
める。
テスト基準信号を基準クロックとして、自己テストを進
める。
まず、メモリセルに書き込むテストパターン、すなわ
ち、アドレスと、そのアドレスに対応するメモリセルに
書き込むデータを、テストパターン発生回路122で発生
し、実際にメモリセルに書き込む。この動作が終了する
と、テストパターン書き込み終了判定回路128が、テス
トパターン書き込み終了信号を発生する。このテストパ
ターン書き込み終了信号は、自己テスト制御回路120に
入り、ここから自己テスト中断信号を発生する。自己テ
スト中断信号は、自己テストの進行を一時停止するとと
もに、タイマー回路130を動作させるトリガ信号として
働く。その際、自己テスト回路は、自己テスト状態保持
回路126によってその時点の状態を維持し、次に自己テ
ストを再開する時には、停止した直後のテスト手順、つ
まり、データ読み出し及び期待値データとの比較という
テストが進行する。自己テスト制御回路120とテストパ
ターン発生回路122をスタティック回路で構成した場合
は、自己テストを中断するにはこの２つの回路を動作さ
せているクロックを止めるだけでよい。ダイナミック回
路で構成した場合は、状態を保持したいノードにフリッ
プフロップ等を接続し保持のモードに入ったときにこの
フリップフロップを動作させればよい。また、自己テス
ト中断中は、メモリセルへのアクセスは行わない。一定
時間経過後、タイマー回路130から時間経過信号が出力
されると、自己テスト制御回路120は自己テストを再開
する。こうすることにより、メモリセルへデータを書き
込み、その後メモリセルへアクセスせずに一定時間放置
するという上記（ａ）、（ｂ）に述べたホールドテスト
の操作ができる。なお、上記説明中で「メモリセルへの
アクセスは行わない」ということの意味は、テストしよ
うとするメモリセル（着目メモリセルと呼ぶ）へデータ
の再書き込みを行わない、すなわち、DRAMの場合でいう
とリフレッシュを行わないということである。リフレッ
シュが行われなければ、上記（ｂ）の期間中において、
メモリ本体の回路動作は行われていてもよい。具体的
に、第３図に示すように、記憶蓄積用のキャパシタ308
と、ゲートをワード線302に、ドレインをビット線304
に、ソースをメモリセルキャパシタの記憶蓄積ノード31
2に接続したスイッチング用Ｎチャネル型電界効果トラ
ンジスタ306とからなるメモリセル300を有するメモリ
を、本発明の回路を用いてテストする場合を例にとる。
このとき、着目メモリセルのワード線302をロウレベル
としてスイッチングトランジスタ306を非導通としたま
ま、ビット線304の電圧を変化させるという回路動作で
は、着目メモリセルのリフレッシュは行われない。従っ
て、このような回路動作を上記（ｂ）期間中に行っても
よい。こうした場合、ビット線の電圧変化によるノイズ
の影響をも加味したホールドテストが可能となる。もち
ろん、このようなことをせずに、上記（ｂ）期間中に
は、メモリ本体は全く回路動作させないというテストで
もよい。この場合には、主に記憶蓄積ノードからの電荷
のリークによる不良を検出する、メモリセルのスタティ
ックホールドテストができる。つまり、上記（ｂ）期間
中には、着目メモリセルのリフレッシュを行わないとい
う点が要点であり、これさえ守られれば、メモリ本体で
回路が動作していてもかまわない。
ち、アドレスと、そのアドレスに対応するメモリセルに
書き込むデータを、テストパターン発生回路122で発生
し、実際にメモリセルに書き込む。この動作が終了する
と、テストパターン書き込み終了判定回路128が、テス
トパターン書き込み終了信号を発生する。このテストパ
ターン書き込み終了信号は、自己テスト制御回路120に
入り、ここから自己テスト中断信号を発生する。自己テ
スト中断信号は、自己テストの進行を一時停止するとと
もに、タイマー回路130を動作させるトリガ信号として
働く。その際、自己テスト回路は、自己テスト状態保持
回路126によってその時点の状態を維持し、次に自己テ
ストを再開する時には、停止した直後のテスト手順、つ
まり、データ読み出し及び期待値データとの比較という
テストが進行する。自己テスト制御回路120とテストパ
ターン発生回路122をスタティック回路で構成した場合
は、自己テストを中断するにはこの２つの回路を動作さ
せているクロックを止めるだけでよい。ダイナミック回
路で構成した場合は、状態を保持したいノードにフリッ
プフロップ等を接続し保持のモードに入ったときにこの
フリップフロップを動作させればよい。また、自己テス
ト中断中は、メモリセルへのアクセスは行わない。一定
時間経過後、タイマー回路130から時間経過信号が出力
されると、自己テスト制御回路120は自己テストを再開
する。こうすることにより、メモリセルへデータを書き
込み、その後メモリセルへアクセスせずに一定時間放置
するという上記（ａ）、（ｂ）に述べたホールドテスト
の操作ができる。なお、上記説明中で「メモリセルへの
アクセスは行わない」ということの意味は、テストしよ
うとするメモリセル（着目メモリセルと呼ぶ）へデータ
の再書き込みを行わない、すなわち、DRAMの場合でいう
とリフレッシュを行わないということである。リフレッ
シュが行われなければ、上記（ｂ）の期間中において、
メモリ本体の回路動作は行われていてもよい。具体的
に、第３図に示すように、記憶蓄積用のキャパシタ308
と、ゲートをワード線302に、ドレインをビット線304
に、ソースをメモリセルキャパシタの記憶蓄積ノード31
2に接続したスイッチング用Ｎチャネル型電界効果トラ
ンジスタ306とからなるメモリセル300を有するメモリ
を、本発明の回路を用いてテストする場合を例にとる。
このとき、着目メモリセルのワード線302をロウレベル
としてスイッチングトランジスタ306を非導通としたま
ま、ビット線304の電圧を変化させるという回路動作で
は、着目メモリセルのリフレッシュは行われない。従っ
て、このような回路動作を上記（ｂ）期間中に行っても
よい。こうした場合、ビット線の電圧変化によるノイズ
の影響をも加味したホールドテストが可能となる。もち
ろん、このようなことをせずに、上記（ｂ）期間中に
は、メモリ本体は全く回路動作させないというテストで
もよい。この場合には、主に記憶蓄積ノードからの電荷
のリークによる不良を検出する、メモリセルのスタティ
ックホールドテストができる。つまり、上記（ｂ）期間
中には、着目メモリセルのリフレッシュを行わないとい
う点が要点であり、これさえ守られれば、メモリ本体で
回路が動作していてもかまわない。
自己テストを再開したら、前述のようにメモリセルか
らデータを読み出しこのデータとテストパターン発生回
路122から得られる期待値とを比較回路124で比較する。
読み出しデータと期待値データの不一致が検出された場
合には、エラーフラグを出して、チップ外部に知らせ
る。
らデータを読み出しこのデータとテストパターン発生回
路122から得られる期待値とを比較回路124で比較する。
読み出しデータと期待値データの不一致が検出された場
合には、エラーフラグを出して、チップ外部に知らせ
る。
第２図では、テストパターン書き込み終了信号、自己
テスト再開信号とも自己テスト制御回路120に入力す
る、つまりテストパターン発生回路122、タイマー回路1
30等の回路群の制御は、自己テスト制御回路120が発生
する信号で行う方法をとったが、この回路群の制御を、
それぞれの回路から出される信号を直接用いて行う方法
もある。具体的には、第４図に示すように、テストパタ
ーン書き込み終了信号を直接トリガ信号としてタイマー
回路130を動作させ、その後タイマー回路130からの時間
経過信号を自己テスト制御回路120が検出して自己テス
トを再開する。この場合のタイミング波形は第５図に示
されている。
テスト再開信号とも自己テスト制御回路120に入力す
る、つまりテストパターン発生回路122、タイマー回路1
30等の回路群の制御は、自己テスト制御回路120が発生
する信号で行う方法をとったが、この回路群の制御を、
それぞれの回路から出される信号を直接用いて行う方法
もある。具体的には、第４図に示すように、テストパタ
ーン書き込み終了信号を直接トリガ信号としてタイマー
回路130を動作させ、その後タイマー回路130からの時間
経過信号を自己テスト制御回路120が検出して自己テス
トを再開する。この場合のタイミング波形は第５図に示
されている。
以上において、自己テストに関係する信号、すなわ
ち、自己テスト開始信号、自己テスト基準信号、エラー
フラグ等は、それぞれ専用のピンを設けて入力または出
力をする方法を仮定している。しかし、方法はそれのみ
には限定されない。例えば、メモリ本体の信号ピンまた
はアドレスピン、データピンと自己テスト用の前記ピン
を共通化する方法もある。また、自己テスト開始信号は
メモリ本体の複数の入出力ピンの論理をとり、あるクロ
ック入力パターンが入った場合に自己テストモードに入
るという方法もある。
ち、自己テスト開始信号、自己テスト基準信号、エラー
フラグ等は、それぞれ専用のピンを設けて入力または出
力をする方法を仮定している。しかし、方法はそれのみ
には限定されない。例えば、メモリ本体の信号ピンまた
はアドレスピン、データピンと自己テスト用の前記ピン
を共通化する方法もある。また、自己テスト開始信号は
メモリ本体の複数の入出力ピンの論理をとり、あるクロ
ック入力パターンが入った場合に自己テストモードに入
るという方法もある。
（発明の効果） 以上述べたように、本発明を用いると、組み込み自己
テストによってホールドテストが可能となる。こうし
て、メモリの選別におけるホールドテストをも自己テス
ト化することができ、テストコストの削減に有効とな
る。
テストによってホールドテストが可能となる。こうし
て、メモリの選別におけるホールドテストをも自己テス
ト化することができ、テストコストの削減に有効とな
る。
第１図は本発明の第１の実施例である組み込み自己テス
トを搭載したメモリの回路ブロック構成図、第２図は第
１図の回路の動作タイミングを示す図、第３図はDRAMの
メモリセルの図、第４図は本発明の第２の実施例の回路
ブロック図、第５図は第４図の回路の動作タイミングを
示す図、第６図は従来の組み込み自己テスト搭載メモリ
の一例を示す回路ブロック図、第７図は第６図の回路の
動作タイミングを示す図。
トを搭載したメモリの回路ブロック構成図、第２図は第
１図の回路の動作タイミングを示す図、第３図はDRAMの
メモリセルの図、第４図は本発明の第２の実施例の回路
ブロック図、第５図は第４図の回路の動作タイミングを
示す図、第６図は従来の組み込み自己テスト搭載メモリ
の一例を示す回路ブロック図、第７図は第６図の回路の
動作タイミングを示す図。
Claims (1)
- 【請求項１】半導体メモリの動作をテストするためのア
ドレス及び期待値データを発生するテストパターン発生
手段、前記半導体メモリのメモリセルから読み出したデ
ータと前記期待値データとを比較し、この比較結果を前
記半導体メモリチップ外部に知らせる比較手段、前記テ
ストパターン発生手段と比較手段の動作を制御する自己
テスト制御手段、メモリセルへの前記テストパターン発
生手段を用いたデータ書き込みが終了した時点でテスト
パターン書き込み終了信号を出力するテストパターン書
き込み終了判定手段、前記自己テスト制御手段及びテス
トパターン発生手段及び比較手段それぞれの内部状態を
保持する自己テスト状態保持手段、トリガ信号が入力し
てから一定時間経過後に時間経過信号を出力するタイマ
ーからなる組み込み自己テスト回路を前記半導体メモリ
チップ上に設け、この組み込み自己テスト回路を用いて
テストを行う際に、テストパターンのメモリセルへの書
き込みが終了した後、自己テストの進行を停止させると
ともに、前記テストパターン書き込み終了信号または該
テストパターン書き込み終了信号をもとにして発生され
た信号をトリガ信号として前記タイマーを動作させて一
定時間経過させ、該タイマーから出力される前記時間経
過信号によって、自己テストを再開し、メモリセルから
のデータの読み出し及び期待値データとの比較を行うこ
とを特徴とする組み込み自己テスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013069A JP2560504B2 (ja) | 1990-01-22 | 1990-01-22 | 組み込み自己テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013069A JP2560504B2 (ja) | 1990-01-22 | 1990-01-22 | 組み込み自己テスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03216900A JPH03216900A (ja) | 1991-09-24 |
| JP2560504B2 true JP2560504B2 (ja) | 1996-12-04 |
Family
ID=11822863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013069A Expired - Fee Related JP2560504B2 (ja) | 1990-01-22 | 1990-01-22 | 組み込み自己テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560504B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009043405A (ja) * | 2008-10-20 | 2009-02-26 | Panasonic Corp | 半導体テスト回路と半導体テスト方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381419A (en) * | 1993-03-01 | 1995-01-10 | At&T Corp. | Method and apparatus for detecting retention faults in memories |
| EP0632467A1 (en) * | 1993-06-30 | 1995-01-04 | International Business Machines Corporation | Integrated circuit with a processor-based abist circuit |
| JP3301874B2 (ja) * | 1994-12-19 | 2002-07-15 | 松下電器産業株式会社 | 半導体装置及びその検査方法 |
| DE19947041C2 (de) * | 1999-09-30 | 2001-11-08 | Infineon Technologies Ag | Integrierter dynamischer Halbleiterspeicher mit redundanten Einheiten von Speicherzellen und Verfahren zur Selbstreparatur |
| JP4105077B2 (ja) * | 2003-10-30 | 2008-06-18 | 株式会社東芝 | 半導体集積回路 |
-
1990
- 1990-01-22 JP JP2013069A patent/JP2560504B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009043405A (ja) * | 2008-10-20 | 2009-02-26 | Panasonic Corp | 半導体テスト回路と半導体テスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03216900A (ja) | 1991-09-24 |
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