JP2560503B2 - 組み込み自己テスト回路 - Google Patents
組み込み自己テスト回路Info
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- JP2560503B2 JP2560503B2 JP2013068A JP1306890A JP2560503B2 JP 2560503 B2 JP2560503 B2 JP 2560503B2 JP 2013068 A JP2013068 A JP 2013068A JP 1306890 A JP1306890 A JP 1306890A JP 2560503 B2 JP2560503 B2 JP 2560503B2
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- Japan
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- test
- self
- circuit
- memory cell
- memory
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体メモリの組み込み自己テスト回路に
関する。
関する。
（従来の技術） 半導体メモリが大規模化するにつれて、その動作をテ
ストするための時間が増し、コストの増大につながって
いる。この問題を解決する一法として、半導体メモリチ
ップ上に、自身のテスト回路、すなわち自己テスト回路
を搭載するという試みがある。これを組み込み自己テス
ト方式と呼ぶ。この方式によれば、メモリチップを多数
並列してテストを行うことが容易にでき、テスト時間が
短縮できる。また、メモリテスタの機能を一部肩代わり
するため、メモリテスタのコストを削減することもでき
る。
ストするための時間が増し、コストの増大につながって
いる。この問題を解決する一法として、半導体メモリチ
ップ上に、自身のテスト回路、すなわち自己テスト回路
を搭載するという試みがある。これを組み込み自己テス
ト方式と呼ぶ。この方式によれば、メモリチップを多数
並列してテストを行うことが容易にでき、テスト時間が
短縮できる。また、メモリテスタの機能を一部肩代わり
するため、メモリテスタのコストを削減することもでき
る。
組み込み自己テスト回路を搭載したメモリとして、例
えば1987年10月発行のアイ・イー・イー・イー、ジャー
ナル・オブ・ソリッド・ステート・サーキット誌（IEEE
JOURNAL OF SOLID STATE CIRCUITS）Vol.SC−22,No.5,
OCT.1987 PP.663−668に掲載されている論文“A60−ns
4−Mbit CMOS DRAM with Built−In Self−Test Functi
on"T.Ohsawa et.al.）に示されているものがある。この
組み込み自己テストの概念を、第８図に示す回路ブロッ
ク図を用いて説明する。
えば1987年10月発行のアイ・イー・イー・イー、ジャー
ナル・オブ・ソリッド・ステート・サーキット誌（IEEE
JOURNAL OF SOLID STATE CIRCUITS）Vol.SC−22,No.5,
OCT.1987 PP.663−668に掲載されている論文“A60−ns
4−Mbit CMOS DRAM with Built−In Self−Test Functi
on"T.Ohsawa et.al.）に示されているものがある。この
組み込み自己テストの概念を、第８図に示す回路ブロッ
ク図を用いて説明する。
第８図において、一点鎖線より上方が通常のメモリ回
路801のブロック図、下方が自己テスト回路803のブロッ
ク図である。図中、丸印は、チップ外部に出ている信号
ピン端子を示す。また、細矢印はチップ内部での信号の
流れの様子を示し、太矢印はアドレス及びデータの流れ
を示している。
路801のブロック図、下方が自己テスト回路803のブロッ
ク図である。図中、丸印は、チップ外部に出ている信号
ピン端子を示す。また、細矢印はチップ内部での信号の
流れの様子を示し、太矢印はアドレス及びデータの流れ
を示している。
まず、第８図のメモリ回路801について説明する。チ
ップ外部から入力されるアドレスは、アドレスバッファ
805とＸ、Ｙデコーダ807、809によってデコードされ、
メモリセルアレイ811の中から目的のメモリセルを選択
する。データ読み出し時には、選択されたメモリセルか
ら読み出されたデータがデータアンプ813、入出力バッ
ファ815を通り、データ出力ピンからチップ外部へ出力
される。また、データ書き込み時には、データ入力ピン
からデータが入力され、入力バッファ815、データアン
プ813を経由して、選択されたメモリセルへ書き込まれ
る。
ップ外部から入力されるアドレスは、アドレスバッファ
805とＸ、Ｙデコーダ807、809によってデコードされ、
メモリセルアレイ811の中から目的のメモリセルを選択
する。データ読み出し時には、選択されたメモリセルか
ら読み出されたデータがデータアンプ813、入出力バッ
ファ815を通り、データ出力ピンからチップ外部へ出力
される。また、データ書き込み時には、データ入力ピン
からデータが入力され、入力バッファ815、データアン
プ813を経由して、選択されたメモリセルへ書き込まれ
る。
次に、第８図の自己テスト回路803について説明す
る。ここでいう「テスト」とは、メモリセルに、あるデ
ータを書き込み、その後データを読み出して、メモリの
記憶動作が正常であるかを確認する、いわゆる機能テス
トのことである。チップ外部から自己テスト開始信号を
入力するとこのメモリチップは自己テストモードに入
り、以後自己テスト基準信号をもとに、自己テスト制御
回路820がテストパターン発生回路822、比較回路824を
制御し、テストパターンの書き込み、読み出しと期待値
との比較というテストの一連の手順を進行させる。自己
テスト中、メモリセルからの読み出しデータと期待値デ
ータとの不一致が検出された場合には、エラー信号（エ
ラーフラッグ）をチップ外部に出力する。テスト終了
後、テスト終了信号を出力し、外部に知らせる。
る。ここでいう「テスト」とは、メモリセルに、あるデ
ータを書き込み、その後データを読み出して、メモリの
記憶動作が正常であるかを確認する、いわゆる機能テス
トのことである。チップ外部から自己テスト開始信号を
入力するとこのメモリチップは自己テストモードに入
り、以後自己テスト基準信号をもとに、自己テスト制御
回路820がテストパターン発生回路822、比較回路824を
制御し、テストパターンの書き込み、読み出しと期待値
との比較というテストの一連の手順を進行させる。自己
テスト中、メモリセルからの読み出しデータと期待値デ
ータとの不一致が検出された場合には、エラー信号（エ
ラーフラッグ）をチップ外部に出力する。テスト終了
後、テスト終了信号を出力し、外部に知らせる。
以上の自己テスト回路をメモリチップに搭載すること
により、冒頭に述べたように、多数チップを並列にテス
トすることによるテスト時間の短縮と、メモリテスタの
機能の肩代わりにより、テストに要するコストの削減を
図ることができる。
により、冒頭に述べたように、多数チップを並列にテス
トすることによるテスト時間の短縮と、メモリテスタの
機能の肩代わりにより、テストに要するコストの削減を
図ることができる。
（発明が解決しようとする課題） しかし、従来の自己テスト回路では、メモリの良品と
不良品の選別において極めて重要なテストの一つであ
る、記憶情報保持時間のテストは不可能であった。記憶
情報保持時間のテストとは、メモリセルにデータを書き
込んだ後、メモリセルへのデータの書き直しを行わずに
記憶情報を保持している時間が、規格を満足しているか
について調べるテストであり、一般にホールドテストと
呼ばれている。
不良品の選別において極めて重要なテストの一つであ
る、記憶情報保持時間のテストは不可能であった。記憶
情報保持時間のテストとは、メモリセルにデータを書き
込んだ後、メモリセルへのデータの書き直しを行わずに
記憶情報を保持している時間が、規格を満足しているか
について調べるテストであり、一般にホールドテストと
呼ばれている。
本発明の目的は、従来からある機能テストを行う組み
込み自己テストを搭載したメモリに、チップ外部からの
制御信号によりホールドテストを可能とする機能を実現
することにある。
込み自己テストを搭載したメモリに、チップ外部からの
制御信号によりホールドテストを可能とする機能を実現
することにある。
（課題を解決するための手段） 本発明は、半導体メモリの動作をテストするためのア
ドレス及び期待値データを発生するテストパターン発生
手段、前記半導体メモリのメモリセルから読み出したデ
ータと前記期待値データとを比較し、この比較結果を前
記半導体メモリチップ外部に知らせる比較手段、前記テ
ストパターン発生手段と比較手段の動作を制御する自己
テスト制御手段、メモリセルへの前記テストパターン発
生手段を用いたデータ書き込みが終了したか否かをメモ
リチップ外部に知らせるテストパターン書き込み終了判
定手段、前記自己テスト制御手段及びテストパターン発
生手段及び比較手段それぞれの内部状態を保持する自己
テスト状態保持手段、からなる組み込み自己テスト回路
を、前記半導体メモリチップ上に設け、この組み込み自
己テスト回路を用いてテストを行う際に、テストパター
ンのメモリセルへの書き込みが終了した後、前記テスト
パターン書き込み終了判定回路から出力される信号によ
ってメモリセルへのテストパターンの書き込み終了を検
知し、メモリチップ外部からの制御信号で自己テストの
進行を一定時間停止し、その後この自己テストを再開さ
せて前記半導体メモリのメモリセルの記憶情報保持時間
のテストを行う手段を有する組み込み自己テスト回路か
らなる。
ドレス及び期待値データを発生するテストパターン発生
手段、前記半導体メモリのメモリセルから読み出したデ
ータと前記期待値データとを比較し、この比較結果を前
記半導体メモリチップ外部に知らせる比較手段、前記テ
ストパターン発生手段と比較手段の動作を制御する自己
テスト制御手段、メモリセルへの前記テストパターン発
生手段を用いたデータ書き込みが終了したか否かをメモ
リチップ外部に知らせるテストパターン書き込み終了判
定手段、前記自己テスト制御手段及びテストパターン発
生手段及び比較手段それぞれの内部状態を保持する自己
テスト状態保持手段、からなる組み込み自己テスト回路
を、前記半導体メモリチップ上に設け、この組み込み自
己テスト回路を用いてテストを行う際に、テストパター
ンのメモリセルへの書き込みが終了した後、前記テスト
パターン書き込み終了判定回路から出力される信号によ
ってメモリセルへのテストパターンの書き込み終了を検
知し、メモリチップ外部からの制御信号で自己テストの
進行を一定時間停止し、その後この自己テストを再開さ
せて前記半導体メモリのメモリセルの記憶情報保持時間
のテストを行う手段を有する組み込み自己テスト回路か
らなる。
（作用） 本発明の組み込み自己テスト回路では、テストパター
ン書き込み終了判定手段によりメモリセルへのテストパ
ターン書き込み終了をチップ外部で検知することがで
き、かつ、自己テスト状態保持手段により、テスト中断
時に自己テスト回路の内部状態に保持できる。この２つ
の機能により、メモリセルへのテストパターン終了を検
知した後、自己テストによるテスト手順を先に進めずに
一定時間おいて、動作再開することができる。従って、
データ書き込み終了信号検知後、自己テストの進行を一
時停止し、規格のホールド時間だけメモリセルへのアク
セスを止め、その後自己テストを再開して、メモリセル
からのデータの読み出し及び期待値との比較を行うとい
う方法により、従来の組み込み自己テストのように単な
る機能テストのみならず、メモリのホールドテストが可
能となる。
ン書き込み終了判定手段によりメモリセルへのテストパ
ターン書き込み終了をチップ外部で検知することがで
き、かつ、自己テスト状態保持手段により、テスト中断
時に自己テスト回路の内部状態に保持できる。この２つ
の機能により、メモリセルへのテストパターン終了を検
知した後、自己テストによるテスト手順を先に進めずに
一定時間おいて、動作再開することができる。従って、
データ書き込み終了信号検知後、自己テストの進行を一
時停止し、規格のホールド時間だけメモリセルへのアク
セスを止め、その後自己テストを再開して、メモリセル
からのデータの読み出し及び期待値との比較を行うとい
う方法により、従来の組み込み自己テストのように単な
る機能テストのみならず、メモリのホールドテストが可
能となる。
（実施例） 次に本発明の具体的な実施例を図面を用いて説明す
る。
る。
ホールドテストは、基本的には次の手順でテストが行
われる。
われる。
（ａ）メモリセルに、あるデータを書き込む。
（ｂ）一定時間放置する（データの書き直しを行わな
い）。
い）。
（ｃ）メモリセルからデータを読み出し、（ａ）で書き
込んだデータ（期待値）が保持されているかどうかを調
べる。
込んだデータ（期待値）が保持されているかどうかを調
べる。
上記（ａ）から（ｃ）の手順を、本発明の組み込み自
己テスト回路で行う方法を述べる。
己テスト回路で行う方法を述べる。
第１図に、本発明の組み込み自己テスト回路を搭載し
たメモリのブロック構成を、第２図に第１図の回路の動
作タイミング波形を示す。
たメモリのブロック構成を、第２図に第１図の回路の動
作タイミング波形を示す。
最初に、メモリチップに自己テスト開始信号を入力す
ると、該メモリは通常の読み出しまたは書き込みモード
から、自己テストモードに入る。この自己テストモード
中では、自己テスト回路103から発生されるアドレス及
びデータのみが有効となり、チップ外部からのアドレス
やデータは無視される。
ると、該メモリは通常の読み出しまたは書き込みモード
から、自己テストモードに入る。この自己テストモード
中では、自己テスト回路103から発生されるアドレス及
びデータのみが有効となり、チップ外部からのアドレス
やデータは無視される。
以上のようにして、自己テストモードに入ると、自己
テスト基準信号を基準クロックとして、自己テストを進
める。
テスト基準信号を基準クロックとして、自己テストを進
める。
まず、メモリセルに書き込むテストパターン、すなわ
ち、アドレスと、そのアドレスに対応するメモリセルに
書き込むデータを、テストパターン発生回路122で発生
し、実際にメモリセルに書き込む（第２図）。この動
作が終了すると、テストパターン書き込み終了判定回路
128が、書き込み動作終了を示す信号をチップ外部に出
す。それと同時に、自己テスト状態保持回路126によっ
て、自己テスト回路103はその時点の状態を保持し、テ
スト手順を先に進めない。自己テスト制御回路120とテ
ストパターン発生回路122をスタティック回路で構成し
た場合は、テスト手順を先に進めないためにはこの２つ
の回路を動作させているクロックを止めるだけでよい。
ダイナミック回路で構成した場合は、状態を保持したい
ノードにフリップフロップ等を接続し保持のモードに入
ったときにこのフリップフロップを動作させればよい。
チップ外部では、前記の書き込み動作終了信号を検知し
たら、自己テスト基準信号を止め、メモリセルへのアク
セスを停止する。こうすることにより、メモリセルへデ
ータを書き込み、その後メモリセルへアクセスせずに一
定時間放置するという上記（ａ）、（ｂ）に述べたホー
ルドテストの操作ができる（第２図）。なお、ここで
「メモリセルへアクセスしない」ということの意味は、
データの再書き込みを行わない、すなわち、DRAMの場合
でいうとリフレッシュを行わないということである。リ
フレッシュが行われなければ、上記（ｂ）の期間中にお
いて、メモリ本体の回路動作は行われていてもよい。具
体的に、第３図に示すように、記憶蓄積用のキャパシタ
308と、ゲートをワード線302に、ドレインをビット線30
4に、ソースをメモリセルキャパシタ308の記憶蓄積ノー
ド312に接続したスイッチング用Ｎチャネル型電界効果
トランジスタ306とからなるメモリセル300を有するメモ
リを本発明の回路を用いてテストする場合を例にとる。
このとき、テストしようとするメモリセル（着目メモリ
セルと呼ぶ）のワード線302をロウレベルとしてスイッ
チングトランジスタ306を非導通としたまま、ビット線3
04の電圧を変化させるという回路動作では、着目メモリ
セルのリフレッシュは行われない。従って、このような
回路動作を上記（ｂ）期間中に行ってもよい。こうした
場合、ビット線の電圧変化によるノイズの影響をも加味
したホールドテストが可能となる。もちろん、このよう
なことをせずに、上記（ｂ）期間中には、メモリ本体は
全く回路動作させないというテストでもよい。この場合
には、主に記憶蓄積ノードからのリークによる不良を検
出する、メモリセルのスタティックホールドテストがで
きる。つまり、上記（ｂ）期間中には、着目メモリセル
のリフレッシュを行わないという点が要点であり、これ
さえ守られれば、メモリ本体で回路が動作していてもか
まわない。
ち、アドレスと、そのアドレスに対応するメモリセルに
書き込むデータを、テストパターン発生回路122で発生
し、実際にメモリセルに書き込む（第２図）。この動
作が終了すると、テストパターン書き込み終了判定回路
128が、書き込み動作終了を示す信号をチップ外部に出
す。それと同時に、自己テスト状態保持回路126によっ
て、自己テスト回路103はその時点の状態を保持し、テ
スト手順を先に進めない。自己テスト制御回路120とテ
ストパターン発生回路122をスタティック回路で構成し
た場合は、テスト手順を先に進めないためにはこの２つ
の回路を動作させているクロックを止めるだけでよい。
ダイナミック回路で構成した場合は、状態を保持したい
ノードにフリップフロップ等を接続し保持のモードに入
ったときにこのフリップフロップを動作させればよい。
チップ外部では、前記の書き込み動作終了信号を検知し
たら、自己テスト基準信号を止め、メモリセルへのアク
セスを停止する。こうすることにより、メモリセルへデ
ータを書き込み、その後メモリセルへアクセスせずに一
定時間放置するという上記（ａ）、（ｂ）に述べたホー
ルドテストの操作ができる（第２図）。なお、ここで
「メモリセルへアクセスしない」ということの意味は、
データの再書き込みを行わない、すなわち、DRAMの場合
でいうとリフレッシュを行わないということである。リ
フレッシュが行われなければ、上記（ｂ）の期間中にお
いて、メモリ本体の回路動作は行われていてもよい。具
体的に、第３図に示すように、記憶蓄積用のキャパシタ
308と、ゲートをワード線302に、ドレインをビット線30
4に、ソースをメモリセルキャパシタ308の記憶蓄積ノー
ド312に接続したスイッチング用Ｎチャネル型電界効果
トランジスタ306とからなるメモリセル300を有するメモ
リを本発明の回路を用いてテストする場合を例にとる。
このとき、テストしようとするメモリセル（着目メモリ
セルと呼ぶ）のワード線302をロウレベルとしてスイッ
チングトランジスタ306を非導通としたまま、ビット線3
04の電圧を変化させるという回路動作では、着目メモリ
セルのリフレッシュは行われない。従って、このような
回路動作を上記（ｂ）期間中に行ってもよい。こうした
場合、ビット線の電圧変化によるノイズの影響をも加味
したホールドテストが可能となる。もちろん、このよう
なことをせずに、上記（ｂ）期間中には、メモリ本体は
全く回路動作させないというテストでもよい。この場合
には、主に記憶蓄積ノードからのリークによる不良を検
出する、メモリセルのスタティックホールドテストがで
きる。つまり、上記（ｂ）期間中には、着目メモリセル
のリフレッシュを行わないという点が要点であり、これ
さえ守られれば、メモリ本体で回路が動作していてもか
まわない。
規定の時間が経過したら、自己テスト基準信号の入力
を再開し、メモリセルからデータを読み出しこのデータ
とテストパターン発生回路から得られる期待値とを比較
回路124で比較する。読み出しデータと期待値データの
不一致が検出された場合には、エラーフラグを出して、
チップ外部に知らせる。（第２図）。
を再開し、メモリセルからデータを読み出しこのデータ
とテストパターン発生回路から得られる期待値とを比較
回路124で比較する。読み出しデータと期待値データの
不一致が検出された場合には、エラーフラグを出して、
チップ外部に知らせる。（第２図）。
第２図では、自己テストの一時停止は自己テスト基準
信号の入力を止めることによって行っているが、自己テ
ストの中断を該基準信号ではなく、第４図に回路ブロッ
クを示すように、新たにテスト停止を指示する自己テス
ト中断信号をチップ外部から入力することにより行う方
法もある。第４図の組み込み自己テスト回路を用いてテ
ストする場合のタイミングを第５図に示す。ここでは、
テストパターン書き込み終了信号を受け、自己テスト中
断信号を自己テスト制御回路120に入力して自己テスト
を停止し、再開する際に自己テスト中断信号をもとに戻
している。
信号の入力を止めることによって行っているが、自己テ
ストの中断を該基準信号ではなく、第４図に回路ブロッ
クを示すように、新たにテスト停止を指示する自己テス
ト中断信号をチップ外部から入力することにより行う方
法もある。第４図の組み込み自己テスト回路を用いてテ
ストする場合のタイミングを第５図に示す。ここでは、
テストパターン書き込み終了信号を受け、自己テスト中
断信号を自己テスト制御回路120に入力して自己テスト
を停止し、再開する際に自己テスト中断信号をもとに戻
している。
第６図は、第１図の実施例を変形したものである。動
作タイミングを第７図に示す。第１図の方法では、自己
テストの一時停止は、自己テスト基準信号の入力停止
等、チップ外部からのクロック入力に同期して行われ
る。しかし、第７図のように、テストパターン書き込み
終了判定回路128の出力を自己テスト制御回路120に入力
し、判定回路128から出される信号（テストパターン書
き込み終了フラグ）に同期して、自己テスト制御回路12
0が自動的にテストパターンの発生を中断し、次に外部
からテスト開始の指示信号が入力されるまで待機する方
法もある。ここでは、自己テスト再開信号を新たに設け
ているが、これは自己テスト開始信号、自己テスト基準
信号等で置き換え可能である。
作タイミングを第７図に示す。第１図の方法では、自己
テストの一時停止は、自己テスト基準信号の入力停止
等、チップ外部からのクロック入力に同期して行われ
る。しかし、第７図のように、テストパターン書き込み
終了判定回路128の出力を自己テスト制御回路120に入力
し、判定回路128から出される信号（テストパターン書
き込み終了フラグ）に同期して、自己テスト制御回路12
0が自動的にテストパターンの発生を中断し、次に外部
からテスト開始の指示信号が入力されるまで待機する方
法もある。ここでは、自己テスト再開信号を新たに設け
ているが、これは自己テスト開始信号、自己テスト基準
信号等で置き換え可能である。
以上において、自己テストに関係する信号、すなわ
ち、自己テスト開始信号、自己テスト基準信号、パター
ン書き込み終了フラグ、エラーフラグ等は、それぞれ専
用のピンを設けて入力または出力をする方法を仮定して
いる。しかし、方法はそれのみには限定されない。例え
ば、メモリ本体の信号ピンまたはアドレスピン、データ
ピンと自己テスト用の前記ピンを共通化する方法もあ
る。また、自己テスト開始信号はメモリ本体の複数の入
出力ピンの論理をとり、あるクロック入力パターンが入
った場合に自己テストモードに入るという方法もある。
ち、自己テスト開始信号、自己テスト基準信号、パター
ン書き込み終了フラグ、エラーフラグ等は、それぞれ専
用のピンを設けて入力または出力をする方法を仮定して
いる。しかし、方法はそれのみには限定されない。例え
ば、メモリ本体の信号ピンまたはアドレスピン、データ
ピンと自己テスト用の前記ピンを共通化する方法もあ
る。また、自己テスト開始信号はメモリ本体の複数の入
出力ピンの論理をとり、あるクロック入力パターンが入
った場合に自己テストモードに入るという方法もある。
（発明の効果） 以上述べたように、本発明を用いると、組み込み自己
テストによってホールドテストが可能となる。こうし
て、メモリの選別におけるホールドテストをも自己テス
ト化することができ、テストコストの削減に有効とな
る。
テストによってホールドテストが可能となる。こうし
て、メモリの選別におけるホールドテストをも自己テス
ト化することができ、テストコストの削減に有効とな
る。
第１図は本発明の第１の実施例である組み込み自己テス
トを搭載したメモリの回路ブロック構成図、第２図は第
１図の回路の動作タイミングを示す図、第３図はDRAMの
メモリセルの図、第４図は本発明の第２の実施例の回路
ブロック図、第５図は第４図の回路の動作タイミングを
示す図、第６図は本発明の第３の実施例の回路ブロック
図、第７図は第６図の回路の動作タイミングを示す図、
第８図は従来の組み込み自己テスト搭載メモリの一例を
示す回路ブロック図。
トを搭載したメモリの回路ブロック構成図、第２図は第
１図の回路の動作タイミングを示す図、第３図はDRAMの
メモリセルの図、第４図は本発明の第２の実施例の回路
ブロック図、第５図は第４図の回路の動作タイミングを
示す図、第６図は本発明の第３の実施例の回路ブロック
図、第７図は第６図の回路の動作タイミングを示す図、
第８図は従来の組み込み自己テスト搭載メモリの一例を
示す回路ブロック図。
Claims (1)
- 【請求項１】半導体メモリの動作をテストするためのア
ドレス及び期待値データを発生するテストパターン発生
手段、前記半導体メモリのメモリセルから読み出したデ
ータと前記期待値データとを比較し、この比較結果を前
記半導体メモリチップ外部に知らせる比較手段、前記テ
ストパターン発生手段と比較手段の動作を制御する自己
テスト制御手段、メモリセルへの前記テストパターン発
生手段を用いたデータ書き込みが終了したか否かをメモ
リチップ外部に知らせるテストパターン書き込み終了判
定手段、前記自己テスト制御手段及びテストパターン発
生手段及び比較手段それぞれの内部状態を保持する自己
テスト状態保持手段、からなる組み込み自己テスト回路
を、前記半導体メモリチップ上に設け、この組み込み自
己テスト回路を用いてテストを行う際に、テストパター
ンのメモリセルへの書き込みが終了した後、前記テスト
パターン書き込み終了判定手段から出力される信号によ
ってメモリセルへのテストパターンの書き込み終了を検
知し、メモリチップ外部からの制御信号で自己テストの
進行を一定時間停止し、その後この自己テストを再開さ
せて前記半導体メモリのメモリセルの記憶情報保持時間
のテストを行う手段を有することを特徴とする組み込み
自己テスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013068A JP2560503B2 (ja) | 1990-01-22 | 1990-01-22 | 組み込み自己テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013068A JP2560503B2 (ja) | 1990-01-22 | 1990-01-22 | 組み込み自己テスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03216899A JPH03216899A (ja) | 1991-09-24 |
| JP2560503B2 true JP2560503B2 (ja) | 1996-12-04 |
Family
ID=11822830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013068A Expired - Fee Related JP2560503B2 (ja) | 1990-01-22 | 1990-01-22 | 組み込み自己テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560503B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3301874B2 (ja) * | 1994-12-19 | 2002-07-15 | 松下電器産業株式会社 | 半導体装置及びその検査方法 |
| US6272588B1 (en) * | 1997-05-30 | 2001-08-07 | Motorola Inc. | Method and apparatus for verifying and characterizing data retention time in a DRAM using built-in test circuitry |
| US7032142B2 (en) * | 2001-11-22 | 2006-04-18 | Fujitsu Limited | Memory circuit having parity cell array |
| JP4569182B2 (ja) * | 2004-03-19 | 2010-10-27 | ソニー株式会社 | 半導体装置 |
| CN115424650B (zh) * | 2022-11-02 | 2023-03-24 | 苏州浪潮智能科技有限公司 | 一种离线数据保持时间的确定方法、装置、设备及介质 |
-
1990
- 1990-01-22 JP JP2013068A patent/JP2560503B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH03216899A (ja) | 1991-09-24 |
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