KR940008725B1 - 반도체 메모리 장치의 테스트 방법 및 회로 - Google Patents

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삼성전자 주식회사
김광호
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract

내용 없음.

Description

반도체 메모리 장치의 테스트 방법 및 회로
제1도는 다이나믹 랜덤 억세스 메모리 셀 어레이의 구성을 나타내는 것이다.
제2도는 본 발명의 반도체 메모리 장치의 테스트 방법을 설명하기 위한 흐름도이다.
제3도는 제2도의 테스트 동작중의 리플래쉬 동작을 설명하기 위한 흐름도이다.
제4도는 본 발명의 반도체 메모리 장치의 테스트 회로의 블럭도를 나타내는 것이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 테스트방법 및 회로에 관한 것이다.
반도체 메모리 장치의 용량이 증가함에 따라 테스트시간을 줄이기 위한 여러가지 방법이 제안되었다. 그중의 하나는 칩내에서 병렬 테스트를 부가하여 칩당 테스트 시간을 줄이는 멀티 비트 테스트(Multi-Bit-Test ; MBT)와 라인 모드 테스트(Line-Mode-Test ; LMT)가 있고 다른 하나는 테스트 방법 자체를 칩내에 로직으로 구현하는 빌트-인-쉘프-테스트(Built-In-Self-Test ; BIST)가 있다.
상기 종래의 방법들을 개략적으로 설명하면 다음과 같다.
먼저, MBT방법을 설명하면 다음과 같다.
메모리 어레이로부터 주위로 억세스되는 비트를 주변회로에서 비교기로 비교하여 통과/오류를 주 데이타 출력버퍼로 구동하는 방법이다. 이 방법의 장점은 칩 사이즈 패널티나 구조의 수정없이 가장 쉽게 구현 할수 있다는 것이다. 반면에, 단점은 정상 테스트 결과가 다를 수 있고 동시에 테스트되는 복수의 비트가 인접한 경우 셀간의 커플링 결합을 완전히 검출할 수가 없고 메모리 용량이 증가하면 테스트 시간이 증가된다는것이다.
다음, LMT 방법을 설명하면 다음과 같다.
반도체 메모리 장치내에 비교기를 내장하여 하나의 행의 메모리 셀 데이타를 동시에 비교하는 방법이다.
이 방법의 장점은 고속으로 테스트 할 수 있고 고집적화 될수록 칩 사이즈 패널티가 줄어든다는 것이다. 이 방법의 단점은 단순히 많은 비트를 동시에 테스트하기 때문에 모든 AC/DC 특성은 정상과 상이하고 MBT방법에 비해 칩 오버헤드가 커진다는 것이다.
마지막으로 BIST방법을 설명하면 다음과 같다.
대형 컴퓨터의 주 메모리에 내장되는 많은 양의 부품을 동시에 쉘프 테스트하는방법으로 다수개의 유니트를 동시에 테스트하는 것으로 하나의 유니트를 고속으로 테스트하는 것이다. 이 방법의 장점은 다량의 유니트를 동시에 테스트할 수 있고 테스트 절차를 간략화 할 수 있고 사용자의 테스트 비용을 절감할 수 있다는 것이다. 반면에, 단점을 테스트 방법 발생을 위한 마이크로코디드 ROM 흑은 랜덤 논리가 필요하고 칩 면적 오버헤드가 커진다는 단점이 있었다.
상기 종래의 테스트 방법 중에서 BIST 방법은 패턴 감도결합(PSF ; Pattern Sensitive Faults)에 대해 상당한 결합 보완을 할 수 있으나 실제적인 테스트를 위해 적당하지 못한 단점을 보완하기 위해 프로그램 가능한 ROM을 이용하여 자유로이 테스트 방법을 ROM에 저장하며 메모리 셀간의 간섭 노이즈에 의한 에러 검출 및 데이타 보유 테스트가 포함된다.
제1도는 일반적인 DRAM 메모리 셀 어레이의 구조를 나타내는 것이다.
제1도를 참고로 하여 종래의 X-마아치(X-March)방법을 이용한 BIST방법을 설명하면 다음과 같다.
메모리 셀 어레이의 구조에서 셀(A)에 "0"이 셀(B)에 "1"이 저장되었다고 가정할 때 워드라인(WL1)이 활성화되어 셀(A)가 억세스되면 비트라인(BL1)은 "로우"레벨로 반전 비트라인(BLB1)은 "하이"레벨로 센스 증폭기에 의한 센싱동작이 이루어져 셀(B)의 억세스 트랜지스터의 소오스와 드레인은 각각 "하이"레벨과 "로우"레벨이 되므로 억세스 트랜지스터의 서브 스레쉬홀드 특성이 나쁘거나 워드라인(WL4)에 노이즈가 유도되면 누설 전류가 트랜지스터를 통하여 흐르게 된다.
즉, 종래의 X-마아치 방법의 셀 억세스 진행 방향은 다음과 같다.
(ROW ADD, COL ADD)(0,0)(1,0)(2,0) …(M, 0)
(0,1)(1,1)(2,1) …(M, 1)
……
(0, N)(1, N)(2, N) …(M, N)
따라서, X-마아치방법에서 워드라인의 액티브에 의한 리플래처타임(tREF)이 M *tRC(여기에서, M은 워드라인 수, tRC는 RASB 사이클 타임을 나타낸다.)이다. 즉, 테스트 시에 셀의 리플래쉬타임이 그다지 열악하지 않는다. 또한, 워드라인과 비트라인의 누설 전류 및 마이크로 브릿지(Micro Bridge)를 효과적으로 테스트할 수가 없는 단점이 있었다. 본 발명은 기본적으로 BIST방법을 사용하여 테스트를 하되 좀 더 열악한 환경을 만들어 주기 위하여 셀 리플래쉬 타임을 더 길게하기 위하여 Y-마아치 방법을 사용한다. 또한, 긴 사이플의 타이밍의 개념을 사용하여 워드라인의 전위를 저하시켜 라이트시에 축적노드에 저장되는 전하량이 작아져서 리드동작시에 누설전류에 의한 오류를 유발시킬 수 있으며 셀 어레이의 층간 마이크로 브릿지가 형성되었을 때 전류가 누설되는 시간을 증대시켜 오류를 효과적으로 유발할 수가 있다. 즉, 본 발명의 테스트 방법은 BIST방법을 사용하되 Y-마아치 방법을 사용하고 긴 사이를 타이밍의 개념을 도입하여 좀 더 열악한 환경에서 정상적인 동작을 할 수 있는가를 테스트함으로써 장치의 신뢰성을 엄격하게 판단할 수 있다.
따라서, 본 발명의 목적은 Y-마아치 방법과 긴 사이클 타이밍의 개념을 사용한 신뢰성 있는 반도체 메모리 장치의 테스트 방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 방법을 구현하기 위한 반도체 메모리 장치의 테스트 회로를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법은 메모리 셀 어레이를 구비한 반도체 메모리 장치의 테스트 방법에 있어서, 메모리 셀 어레이의 테스트를 위한 준비를 하는 준비 단계, 상기 준비 단계를 수행한 후에 모드를 결정하기 위한 모드 결정 단계, 상기 모드 결정 단계 후에 테스트 사이클을 결정하고, 결정된 사이클 타이밍에 응답하여 Y-마아치 방법에 따라 어드레스를 발생하고 라이트, 리드 동작의 테스트를 수행하는 테스트 수행 단계, 상기 테스트 수행단계의 결과 메모리셀에 입력되는 어드레스와 메모리 셀로부터 출력되는 데이타를 비교하는 비교단계, 및 상기 단계들을 수행하는 도중에 리플래쉬 요구 신호가 들어오면 리플래쉬를 수행하는 리플래쉬 수행 단계로 이루어져 있다.
본 발명의 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 회로는 메모리 셀 어레이를 구비한 반도체 메모리 장치의 테스트 회로에 있어서, 시작신호의 입력에 따라 테스트 모드에 따른 제어신호 발생을 하고, 테스트 종료시 이를 알리는 종료신호를 발생하는 기능을 하는 제어신호 발생수단, 테스트 회로 내부에 존재하는 클럭으로 각종신호를 원하는 시간에 원하는 주기로 발생하고 입력되는 클럭을 계수하여 필요한 시간에 신호들을 발생시키고 이들 신호들을 입력하여 원하는 파형의 신호를 만들어 상기 반도체 메모리 장치에 제공하는 기본신호 발생수단, Y-마아치 테스트시 어드레스 발생이 오름차순과 내림차순의 두방향으로 진행하기 위하여 업/다운 계수를 하여 메모리 셀의 어드레스를 생성하는 어드레스 발생수단, 상기 어드레스 발생수단에서 발생된 어드레스에 적절한 데이타를 공급하는 데이타 발생수단, 상기 메모리 셀에 라이트된 데이타를 읽어 원하는 값과 일치하는지의 여부를 가려 에러의 유무를 판별하는 비교수단, 및 테스트 도중에 일정 간격으로 발생되는 리플래쉬 요구 신호에 따라 모든 테스트 회로의 운영을 제어하는 제어수단에서의 제어신호 발생을 막아 테스트를 중지시키고 메모리 셀을 리플래쉬하고 완료되면 중단된 테스트 과정을 다시 진행시키는 리플래쉬 수단을 구비하여 구성되어 있다.
첨부된 도면을 참고로하여 본 발명의 반도체 메모리 장치의 테스트 방법과 테스트 회로를 설명하면 다음과 같다.
먼저, 제1도를 사용하여 본 발명에 사용되는 Y-마아치 방법을 설명하면 다음과 같다.
Y-마아치 방법의 테스트 진행 방향은 다음과 같다.
(ROW ADD, COL ADD)(0,0)(0, 1)(0, 2) …(0, N)
(1, 0)(1, 1)(1, 2) …(1, N)
……
(M, 0)(M, 1)(M, 2) …(M, N)
즉, Y-마아치 방법에 따라 셀 억세스를 수행하면 셀의 리플래쉬 타임의 N2M *tRC(여기에서, N은 비트라인 수, M은 워드라인 수, tRC는 RASB 사이클 타임이 된다.)가 되어 X-마아치방법의 셀의 억세스를 수행하는 경우보다 N배로 리플래쉬 타임이 증가하게 된다.
제2도는 본 발명의 반도체 메모리 장치의 테스트 방법을 나타내는 흐름도이다.
제2도에 있어서, 먼저 테스트가 시작하면, RASB만 웨이크 업 사이클이 진행된다. (제100단계)
상기 제100단계 진행 후에 내부에서 "하이" 또는 "로우"로 고정될 수 있는 입력단자의 값에 따라 병렬 테스트 모드나 셀 바이셀 테스트 모드를 선택하게 된다.(만일 입력단자가 복수개 존재하는 경우에 각 입력단자에 대하여 테스트를 수행하는 경우는 셀 바이 셀 테스트 모드가 되고, 복수개의 입력단자에 대하여 동시에 테스트를 수행하는 경우는 셀 바이 셀 테스트 모드가 되고, 복수개의 입력단자에 대하여 동시에 테스트를 수행하는 경우는 병렬 테스트 모드가 된다.)(제200단계)
상기 제200단계에서 병렬 테스트 모드를 선택하게 되면 병렬테스트로 들어가게 된다. (제300단계)
상기 제20단계나 상기 제300단계 수행후에 긴 사이를이나 짧은 사이클에 관계없이 Y-마아치 테스트 중에 첫번째 요소인, 즉, 짧은 사이클 타이밍으로 열 어드레스를 오름차순으로 발생시키면서 라이트를 수행하여 모든 셀에 "1"을 라이트하게 된다. (제400단계)
상기 제400단계 수행후에 긴 사이클 테스트 모드를 수행 할 것이가 짧은 사이클 테스 모드를 수행 할 것인가를 결정한다. (제500단계)
상기 제500단계에서 많은 사이클 테스트 모드가 결정되었으면에 의해서 Y-마아치의 셀 억세스 순서대로 각 어드레스에 해당하는 셀에 대해서 "1"을 리드하고 "0"을 라이트하고 "0"을 리드하는 동작을 모든 셀에 대하여 수행한다(제600단계).
상기 제600단계의 수행후에 짧은 사이클 테스트 모드에 대하여에 의해서 Y-마아치의 셀 억세스 순서대로 맨 마지막 셀로부터 맨 처음 셀로 "0"을 리드하고 "1"을 라이트하고 "1"을 리드하는 동작을 모든 셀에 대하여 수행한다. (제700단계)
그리고 상기 제500단계에서 긴 사이클 테스트 모드로 결정되었으면,에 의해서 Y-마아치의 셀 억세스 순서대로 각 어드레스에 해당하는 셀에 대하여 "1"을 리드하고 "0"을 라이트하고 "0"을 리드하는 동작을 수행하게 된다. (제800단계)
상기 제800단계의 수행후에 짧은 사이클 테스트 모드에 대하여에 의해서 Y-마아치의 셀 억세스 순서대로 맨 마지막 셀로부터 맨 처음 셀로 "0"을 리드하고 "1"을 라이트하고 "1"을 리드하는 동작을 모든 셀에 대하여 수행한다. (제900단계)
상기 제700단계와 상기 제900단계 수행후에 짧은 사이클 테스트나 긴 사이클 테스트에 관계없이에 의해서 Y-마아치 방향으로 순서대로 각 어드레에 해당하는 셀로부터 "1"을 리드하는 동작을 모든 셀에 대하여 수행하는 작업을 종료하게 된다. (제1000단계)
제3도는 본 발명의 반도체 메모리 장치의 테스트 회로의 리플래쉬 동작을 나타내는 것으로, 테스트 도중에 일정한 간격을 두고 발생하는 리플래쉬 요구 신호를 입력으로 받아 테스트 동작을 일시 중지하고 CAS-before-RASB(CBR)의 신호에 의한 리플래쉬 동작이 셀의 워드라인 수만큼 수행된 후에 정지하였던 테스트가 수행된다. 즉, 리플래쉬 동작의 본 발명의 동작 수행중에 들어오는 인터럽트 동작이 된다.
제4도는 본 발명의 반도체 메모리 장치의 테스트 회로의 블럭도를 나타내는 것이다.
제4도에 있어서, 반도체 메모리 장치(1), 클럭신호(CLOCK)와 시작신호(START)를 받아서 시작 동작을 수행하고 병렬/셀 바이 셀 테스트동작 신호(S/M)를 수신하여 모드에 따른 신호들을 발생하고 리플래쉬 동작을 제어하는 제어신호 발생수단(2), 상기 제어신호 발생수단(2)의 출력신호들에 의해서 제어되어 짧은 사이클 테스트/긴 사이클 테스트 신호(S/L)에 의해서 긴 사이클 타이밍이나 짧은 사이클 타이밍 신호들(RASB,CASB,OEB,WEB)을 출력하기 위한 신호 발생수단(3), 상기 제어신호 발생수단(2)으로부터의 신호에 의해서 제어되어 어드레스를 발생하고 상기 어드레스를 반도체 메모리 장치(1)에 출력하는 어드레스 발생수단(4), 상기 제어신호발생수단(2)으로부터의 신호를 받고 상기 어드레스 발생수단(4)으로부터의 행 어드레스 신호(RAn)와 열 어드레스신호(CAn)를 받아 상기 반도체 메모리 장치(1)에 데이타를 출력하기 위한 데이타 발생수단(5), 상기 데이타 발생수단(5)으로부터의 데이타와 상기 반도체 메모리 장치(1)의 셀 어레이로부터 출력되는 데이타가 일치하는 가를 비교하여 일치하지 않으면 에러신호를 발생하기 위한 비교수단(6), 및 소정 시간간격으로 메모리 셀 어레이를 리플래쉬하기 위한 리플래쉬 신호를 발생하는 리플래쉬신호 발생수단(7)으로 구성되어 있다.
그리고 상기 반도체 메모리 장치(1)는 상기 기본클럭 발생수단(3)으로부터의 신호를 입력하여 내부의 클럭을 발생하는 클럭 발생수단(50), 상기 어드레스 발생수단(4)으로부터의 어드레스를 입력하여 버퍼하는 어드레스 버퍼(51), 상기 어드레스버퍼(51)의 출력신호를 입력하여 열 어드레스를 디코드하는 열얻레스 디코더(52), 상기 어드레스 버퍼(51)의 출력신호를 입력하여 행 어드레스를 디코드하는 행 어드레스 디코더(53), 및 상기 열 어드레스 디코더(52)와 상기 행 어드레스 디코더(53)의 출력신호에 의해서 선택되는 셀들로 구성된 메모리 셀 어레이(54)로 구성되어 있다.
상기 구성은 제2도와 제3도에 나타낸 동작을 수행하기 위한 수단으로 그 기능을 설명하면 다음과 같다.
먼저 제어신호 발생수단(2)은 시작신호(START)의 입력에 따라 테스트 모드에 따른 제어신호를 발생하고, 테스트 종료시 이를 알리는 종료신호를 발생하는 기능을 한다. 긴 사이클이나 Y-마아치 테스트 회로의 모든 수단들은 제어수단에 발생하는 여러가지 제어신호를 받아 일반적인 메모리 동작과 테스트에 필요한 주요신호를 발생한다. 즉 상기 방법에 따라 적절한 환경을 설정하는 것은 제어신호 발생수단(2)이며 이 설정된 환경 아래서 테스트에 필요한 클럭, 어드레스, 데이타들이 각 수단에서 발생되어 메모리 셀에 공급된다.
기본신호 발생수단(3)은 두개의 부분으로 나누어진다. 하나는 테스트 회로 내부에 존재하는 클럭으로 각종신호를 원하는 시간에 원하는 주기로 만들어 낼 수 있는 계수기를 기본구성으로 하는 부분이고, 다른 하나는 입력되는 클럭을 계수하여 필요한 시간에 신호들을 발생시키고 이들 신호들을 플립플롭의 입력으로 하여 원하는 파형의 신호를 얻을 수 있어 제어신호 발생수단(2)에 제공하는 여러가지 조건, 예를들면, 긴 사이클, 짧은 사이클, 병렬테스트 모드, 리플래쉬 사이클등의 환경에 따라 전송 게이트를 통하여 최종적으로 하나의 경로로 출력된다.
어드레스 발생수단(4)은 Y-마아치 테스트시 어드레스 발생이 오름차순과 내림차순의 두 방향으로 진행되어야 하므로 업/다운 계수기로서 그 조건을 충족시켜 메모리 셀의 어드레스를 생성한다.
데이타 발생수단(5)은 어드레스 발생수단(4)에서 발생된 어드레스에 적절한 데이타를 공급하는 기능을 가진다.
비교수단(6)은 메모리 셀에 라이트된 데이타를 읽어 원하는 값과 일치하는지의 여부를 가려 에러의 유무를 판별하는 기능을 가진다.
끝으로, 리플래쉬 수단(7)은 테스트 도중에 일정 간격으로 발생되는 리플래쉬 요구 신호에 따라 모든 테스트 회로의 운영을 제어하는 제어수단에서의 제어신호 발생을 막아 테스트를 중지시키고 소자의 행 갯수만큼 CBR 동작을 버스트 방식으로 진행이 완료되면 중단된 테스트 과정을 다시 진행시키는 기능을 한다.
따라서, 본 발명의 테스트 방법 및 회로를 사용한 반도체 메모리 장치는
첫째, 고집적 메모리 장치에서 발생가능한 셀 억세스 트랜지스터의 특성 불량 및 리플래쉬 특성 불량, 각 선의 누선 및 마이크로 브릿지를 효과적으로 검출할 수 있다.
둘째, 칩내에서 여러 비트를 동시에 테스트할 수 있는 병렬 테스트 기능을 도입하여 반도체 장치의 오류 검출능력을 높이면서 테스트를 더욱 간단하고 빠르게 수행할 수 있다.
셋째, 반도체 장치의 신뢰성 확보를 위한 챔버(Chamber)내에서 테스트를 수행하는 번-인(burn-in)테스트시 긴 사이클 타이밍과 BIST방법을 적용하면 대량의 제품을 동시에 테스트가 가능하며 고가의 테스터 장비에서 과다한 테스트 시간을 줄일 수 있는 효과가 있다.

Claims (8)

  1. 메모리 셀 어레이를 구비한 반도체 메모리 장치의 테스트 방법에 있어서, 상기 메몰 셀 어레이의 테스트를 위한 준비를 하는 준비 단계 ; 상기 준비 단계를 수행한 후에 모드를 결정하기 위한 모드 결정 단계 ; 상기 모드 결정 단계후에 테스트 사이클을 결정하고, 결정된 사이클 타이밍에 응답하여 Y-마아치 방법에 따라 어드레스를 발생하고, 라이트, 리드 동작의 테스트를 수행하는 테스트 수행 단계 ; 만일 상기 테스트 수행단계의 결과 메모리 셀에 입력되는 어드레스와 메모리 셀로부터 출력되는 데이타를 비교하는 비교단계 ; 및 상기 단계들을 수행하는 도중에 리플래쉬 요구 신호가 들어오면 리플래쉬를 수행하는 리플래쉬 수행 단계로 이루어진 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  2. 제1항에 있어서, 상기 Y-마아치 방법은 열 어드레스를 증가하는 방법으로 수행되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  3. 제1항에 있어서, 상기 모드 결정단계는 메모리 셀 어레이를 직렬로 테스트하는 직렬 테스트 모드와 병렬로 테스트하는 병렬 테스트 모드로 구성된 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  4. 제1항에 있어서, 상기 테스트 수행 단계는 상기 메모리 셀 어레이의 Y-마아치 방법을 기초로하여 최소 어드레스 값에서 부터 최대 어드레스 값으로 증가하면서 상기 메모리 셀 어레이의 모든 셀에 제1상태를 라이트하는 라이트 단계 ; 상기 라이트 단계 수행후에 긴 사이클 타이밍으로 테스트 할 것인가 짧은 사이클 타이밍으로 테스트를 할 것인가를 결정하는 사이클 결정 단계 ; 상기 사이클 결정 단계에서 짧은 사이클 타이밍으로 테스트하는 것으로 결정되면 Y-마이치 방법을 기초로하여 먼저, 최소 어드레스 값으로부터 최대 어드레스 값으로 증가하면서 메모리 셀에 쓰여진 제1상태 데이타를 리드하고 제2상태 데이타를 라이트하고 제2상태 데이타를 리드하는 동작을 수행하고 다음에 최대 어드레스 값으로부터 최소 어드레스값으로 감소하면서 메모리 셀로부터 제2상태 데이타를 리드하고 제1상태 데이타를 라이트하고 제1상태 데이타를 리드하는 동작을 수행하는 짧은 사이를 테스트 수행 단계 ; 상기 사이클 결정 단계에서 긴 사이클 타이밍으로 테스트하는 것으로 결정되면 Y-마아치 방법을 기초로하여 먼저, 최소 어드레스 값으로부터 최대 어드레스 값으로 증가하면서 메모리 셀에 쓰여진 제1상태 데이타를 리드하고 제2상태 데이타를 라이트하고 제2상태 데이타를 리드하는 동작을 수행하고 다음에 최대 어드레스 값으로부터 최소 어드레스 값으로 감소하면서 메모리 셀로부터 제2상태 데이타를 리드하고 제1상태 데이타를 라이트하고 제1상태 데이타를 리드하는 동작을 수행하는 긴 사이클 테스트 수행 단계 ; 상기 짧은 사이클 테스트와 긴 사이클 테스트 수행단계 후에 Y-마아치 방법을 기초로하여 최소 어드레스 값으로부터 최대 어드레스 값으로 증가하면서 메모리 셀로부터의 제1상태 데이타를 리드하는 동작을 수행하는 리드 단계로 구성된 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  5. 메모리 셀 어레이를 구비한 반도체 메모리 장치의 테스트 방법에 있어서, 반도체 메모리 장치의 테스트를 위한 준비를 하는 준비단계 ; 상기 준비단계가 끝난 후에 반도체 메모리 장치를 위한 테스트 모드를 선택하기 위한 테스트 모드 결정 단계 ; 상기 모드 결정 단계 후에 열 어드레스를 증가하는 방향으로 최소 어드레스 값으로부터 최대 어드레스 값으로 증가하면서 모든 셀에 제1상태의 데이타를 라이트하는 라이트 단계 ; 상기 라이트 단계후에 긴 사이클 타이밍에 따른 테스트를 수행할 것인가 짧은 사이클 타이밍에 따른 테스트를 수행할 것인가를 결정하는 테스트 사이클 결정 단계 ; 상기 사이클 결정 단계에서 짧은 사이클 테스트를 할 것으로 결정되면 먼저 열 어드레스를 증가하는 방향으로 최소 어드레스 값으로부터 최대 어드레 값으로 증가하면서 상기 메모리 셀에 쓰여진 제1상태 데이타를 리드하고, 제2상태 데이타를 라이트하고, 제2상태 데이타를 리드하는 동작을 수행하고 다음에 열 어드레스를 감소하는 방향으로 최대 어드레스 값으로부터 최소 어드레스 값으로 감소하면서 상기 메모리 셀에 제2상태 데이타를 리드하고, 제1상태 데이타를 라이트하고, 제1상태 데이타를 리드하는 동작을 수행하는 짧은 사이클 테스트 단계 ; 상기 사이클 결정 단계에서 긴 사이클 테스트를 할 것으로 결정되면 먼저 열 어드레스를 증가하는 방향으로 최소 어드레스 값으로부터 최대 어드레스 값으로 증가하면서 상기 메모리 셀에 쓰여진 제1상태 데이타를 리드하고, 제2상태 데이타를 라이트하고, 제2상태 데이타를 리드하는 동작을 수행하고 다음에 열 어드레스를 감소하는 방향으로 최대 어드레스 값으로부터 최소 어드레스 값으로 감소하면서 상기 메모리 셀에 제2상태 데이타를 리드하고, 제1상태 데이타를 라이트하고, 제1상태 데이타를 리드하는 동작을 수행하는 긴 사이클 테스트 단계 ; 상기 짧은 사이클과 긴 사이클 테스트 단계를 수행한 후에 최소 어드레스 값에서 부터 최대 어드레스 값으로 증가하면서 모든 셀로부터 제1상태 데이타를 리드하는 동작을 수행하는 리드 단계 ; 및 상기 단계를 수행하는 도중에 리플래쉬 요구신호가 들어오면 메모리 셀을 리플래쉬하기 위한 리플래쉬 단계로 이루어진 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  6. 메모리 셀 어레이를 구비한 반도체 메모리 장치의 테스트 회로에 있어서, 시작신호의 입력에 따라 테스트 모드에 따른 제어신호 발생을 하고, 테스트 종료시 이를 알리는 종료신호를 발생하는 기능을 하는 제어신호 발생수단 ; 테스트 회로 내부에 존재하는 클럭으로 각종신호를 원하는 시간에 원하는 주기로 발생하고 입력되는 클럭을 계수하여 필요한 시간에 신호들을 발생시키고 이들 신호들을 입력하여 원하는 파형의 신호를 만들어 상기 반도체 메모리 장치에 제공하는 기본신호 발생수단 ; Y-마아치 테스트시 어드레스 발생이 오름차순과 내림차순의 두 방향으로 진행하기 위하여 업/다운 계수를 하여 메모리 셀의 어드레스를 생성하는 어드레스 발생수단 ; 상기 어드레스 발생수단에서 발생된 어드레스에 적절한 데이타를 공급하는 데이타 발생수단 ; 상기 메모리 셀에 라이트된 데이타를 읽어 원하는 값과 일치하는지의 여부를 가려 에러의 유무를 판별하는 비교수단 ; 및 테스트 도중에 일정 간격으로 발생되는 리플래쉬 요구 신호에 따라 모든 테스트 회로의 운영을 제어하는 제어수단에서의 제어신호 발생을 막아 테스트를 중지시키고 메모리 셀을 리플래쉬하고 완료되면 중단된 테스트 과정을 다시 진행시키는 리플래쉬 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  7. 제6항에 있어서, 상기 기본신호 발생수단은 긴 사이클 동작을 수행하기 위하여 상기 반도체 메모리 장치에 행 어드레스 인에이블 신호, 열 어드레스 인에이블 신호, 라이트 인에이블 신호, 및 리드 인에이블 신호를 제공하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  8. 제6항에 있어서, 상기 기본신호 발생수단은 짧은 사이클 동작을 수행하기 위하여 상기 반도체 메모리 장치에 행 어드레스 인에이블 신호, 열 어드레스 인에이블 신호, 라이트 인에이블 신호, 및 리드 인에이블 신호를 제공하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
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