JP3073722B2 - 半導体メモリのリークのあるビット線の検出方法 - Google Patents
半導体メモリのリークのあるビット線の検出方法Info
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- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
ダムアクセスメモリ(Dynamic Random
Access Memories)の検査方法に関す
る。例えば、ウエハテストの間に実施されるDRAMの
ためのディジタル制御可能なビット線テストモードに関
する。
ビット線に出力するためのメモリセルアレイと、出力を
増幅するためのセンス増幅器とを含んでいる。メモリセ
ルの欠陥およびメモリアレイの欠陥には種々の原因があ
り、その結果種々の徴候が生ずる。単一のアイソレーシ
ョンされているセルの欠陥がアレイに波及することもあ
るが、周辺付近の多数のセルに欠陥が生ずることもしば
しばある。このような欠陥の1つの特徴として、1つの
ビット(又はカラム)線の欠陥(すなわち同一ビットア
ドレスを有する欠陥セル)がある。このような欠陥の原
因は種々であり、チップ上において詳細にメモリアレイ
を検査すること自体が必要である。このような超大規模
集積回路(VLSI)のメモリチップの検査は、開発お
よび製造において重要なプロセスである。
あるビット線に帰しており、リークのあるビット線は、
第一にビット線(BL)とワード線(WL)との間の短
絡により生ずる。リークのあるビット線により、ビット
線の電圧ドリフトが信号の発生フェーズに生ずる。この
ことは、ディスエーブルになったビット線イコライザお
よびセンス増幅器が作動状態にセットされていないこと
によって、ビット線がフローティング状態になると生ず
る。信号発生フェーズのフローティング状態は、一般に
10nsである。大きなリークのあるビット線は、スタ
ンバイ電流(CMOS)が仕様規定(典型的には100
μA)を超過するために、ICC5テストの間に容易に
検出される。スタンバイフェーズにおいて、ビット線イ
コライザは使用可能になり、電圧を保持するために電流
がビットラインに供給される。
5テストにおいて検出できないが、機能テストにおいて
検出することができる、なぜならこのリークのあるビッ
ト線は、典型的には100mVのセンシング電圧を低減
するからである。このリークのあるビット線は、センシ
ングの欠陥を生じさせる100mV以上の電圧のドリフ
トを引き起こす。機能テストにおいて検出可能なリーク
電流は、次のように計算される。
のドリフト電圧(100mV)/時間(5ns)=すな
わち2μA 2μA以下の僅かなリークのあるビット線は、機能テス
トをパスしてしまう。しかしながらこのような僅かなリ
ークのあるビット線はしばしば、モジュールテスト又は
バーンインテストにおいて欠陥を引き起こし、このこと
により、モジュール及びバーンインの歩留まりが低下さ
れる。この僅かなリークのあるビット線がさらに当該モ
ジュールテストをパスしたとしても、現場において不良
品となり、信頼性の点で問題となる。
ードによって監視できれば、リークのあるビット線はフ
ローティング状態の延長によってより正確に検出するこ
とができる。このフローティングビット線テストモード
により、ウエハテストにおいてリークのあるビット線を
検出することが可能になる。検出された欠陥のあるビッ
ト線はカラム冗長性を用いて修理され、このことにより
モジュールの歩留まりが増加し、信頼性が高められる。
とビット線センシングの開始が前もって決められた時間
だけ遅延されるビット線のフローティング状態を生じる
ための標準的アプローチを示す。この方法はフレキシブ
ルでなく、設計中に適当な所定の遅延時間の決定が困難
であるため一層複雑になる。
ストモードは、内部タイミングの外部からの制御を含ん
でいる。このタイプのテストモードにより、ビット線セ
ンシングの開始がVLSIテスタによって直接監視でき
る。このことによりテストモードは一層フレキシブルに
なるが、他の内部タイミングの変化、例えばカラムアド
レスのセットアップ及びホールド時間、データストロー
ブ及びサイクル時間のセンス増幅器(SA)による遅延
が必要となる。
てフローティングビット線テストモードを一層フレキシ
ブルにすることにある。
タイミングの変化を必要としないフローティングビット
線テストモードを提供することにある。
の開始と通常の読出し動作の開始との間のダミータイミ
ングサイクルを用いるテストモードをイネーブルにする
ためにフローティングビット線を形成することにある。
り、ディジタル制御可能なビット線イコライザを用いて
DRAMにフローティングビット線テストモードを提供
することにより解決される。このテストモードは、標準
的方法においてアドレスを用いるWCBR(Write
CAS Before RAS)によってイネーブル
になる。ビット線フローティング時間は、テストモード
がイネーブルになる時間と読出し動作が開始する時間と
の間のダミーサイクルの数を変化することによってディ
ジタル制御可能である。ダミーサイクルの特定な数を選
択することにより、リークのあるビット線には欠陥が顕
著となるが、正常なビット線に欠陥は生じない。ダミー
サイクルの数はVLSIテスタを介して操作者により制
御可能である。
図を用いて詳細に説明する。図1〜5において参照符号
は同一のまたは類似の素子を示している。
中の半導体メモリのテストに関する。説明を簡単にする
ために、本発明をダイナミックランダムアクセスメモリ
(DRAM)について述べる。しかしながら本発明は広
範囲に、全てのタイプの半導体メモリに適用することが
できる。例えばそのようなメモリは、同期(DRAM
s)回路および組合せDRAM論理(埋込)回路を含ん
でいる。
ザ制御回路100が示されている。簡単化のために、W
CBRのみが負のパルス信号TEST ̄を活性化すると
仮定する。しかしながら実際の装置では、WCBRはリ
フレッシュ動作を許容しなければならない。NANDフ
リップフロップ102及び104とインバータ106,
108及び110がチップパワーアップフェーズにおい
てEQを高くするために設けられている。
トローブ(RAS ̄)がイネーブルであると、まず、対
応するサブアレイのなかのイコライザがリセットされ
る。ワード線(WL)はそれから活性化され、信号発生
時間の後にセンスアンプがセットされる。RAS ̄がデ
ィスエーブルになると、まず、ワード線(WL)がリセ
ットされ、WLがディスエーブルになった後に、センス
アンプ(SA)がリセットされ、イコライザ(EQ)が
再びイネーブルになる。
することによりイネーブルになると、パルス信号TES
T ̄は周期的にロウにされる(位置4)。図3に示すよ
うに、この負のパルス信号TEST ̄は全てのサブアレ
イのなかの全てのイコライザ(EQ)をディスエーブル
にする。RAS ̄がイネーブルになる(すなわちロウに
なる)と、通常モードと同様に読出し動作が開始する。
ディスエーブルになったEQ信号はL状態のままであ
り、一方WLおよびSAは通常モードにおけるのと同じ
ように作動する。このことにより、リークのあるビット
線BL/BLを決定することが可能になる。このサイク
ルのタイミングは、タイミングの時間位置4と5との間
に示すような、ディジタル制御可能なダミーサイクルに
よって決定される。図示のように、リークのあるビット
線にダミータイミングサイクルの間に著しくリークが生
じることがあり、その結果センシングの障害が生ずる。
て、RAS ̄がイネーブル(すなわちL状態)になった
後、ワード線WLはまずリセットされ(時間位置7)、
その後SAがディスエーブルになる。WLが通常の読出
し動作におけるのと同様にディスエーブルになる時間を
検出することにより、イコライザは自動的にセット(時
間位置8)される。
ST,WLおよびRASとについての関連を示す。
4においてパルスを発生すると、EQはフローティング
ビット線モードを形成するためにL状態になる。次のR
ASが活性化されるまで、EQはL状態のままであり、
通常のランダムアクセスモードと同様にディスエーブル
のままである。つまり、WLが次のランダムアクセスモ
ードにおいてディスエーブルになるまで、EQはL状態
のままである。次のランダムアクセスモードが開始され
るまで、いくつかのダミーサイクルの4 0 −41が挿入さ
れる(時間位置5)。このことにより、BLがフローテ
ィング状態である時間をフレキシブルにディジタル制御
することが可能になる。WLが時間位置7でLになる
と、SAはその後直ちにLにされ、EQはWLおよびS
Aのディスエーブル状態に応答してリセットされる。
は、選択したサブアレイのイコライザのみをアドレス信
号を用いてリセットすることができる。このモードにお
いて、活性化されたサブアレイの信号EQがリセットさ
れ、他のサブアレイに対して読出し動作が続けられる。
ングビット線テストモードとに対するシミュレーション
した波形図が示されている。通常の読出しモードにおい
て、RAS ̄がイネーブルになると、EQ信号はディス
エーブルになるが、ワード線信号WLはその後イネーブ
ルになる。WLがディスエーブルになると、EQはセッ
トされ、H状態に戻る。本発明のフローティングビット
線テストモードにて動作する際に、負のパルス信号TE
ST ̄は、EQをディスエーブルとする(すなわちL状
態になる)。次のRAS ̄が活性化されるまで、いくつ
かのダミーサイクルが挿入される。次のRAS ̄が活性
化されてもEQはL状態のままであるが、一方RAS ̄
およびWLは通常モードにおける動作と同様に作動し、
WLがディスエーブルになると、EQはセットされH状
態に戻り、これによりフローティングビット線モードが
終了する。
用することにより、いかなる他のタイミングの変化を必
要とせず、フローティングビット線が簡単に制御され
る。VLSIテスタにより、それぞれのフローティング
ビット線テストモードに対して実施するためにダミーサ
イクルの数を制御することができる。
態様として記載された特別な実施例に限定されず、請求
項において規定されることを除いては、本明細書に記載
した実施形態に限定されるものでない。
が検出されると、カラム冗長性を用いて欠陥ビット線を
修理することが可能である。このことにより、モジュー
ルのバーンインテストにおける歩留まりの低下の問題が
克服される。
テストモードの線図を示す。
テストモードの線図を示す。
するフローティングビット線テストモードの線図を示
す。
図を示す。
ット線テストモードをシミュレーションした波形の線図
を示す。
Claims (11)
- 【請求項1】 少なくとも1つのダミータイミングサイ
クルを発生するステップと、 フローティングビット線テストモードを形成するため
に、ビット線イコライザをディスエーブルにするステッ
プと、 通常モードと同様に半導体メモリから読み出すことによ
って欠陥のあるビット線を検出するステップとを含むこ
とを特徴とする半導体メモリのリークのあるビット線を
検出するための方法。 - 【請求項2】 少なくとも1つのダミータイミングサイ
クルを形成する前記ステップが、VLSIテスタによっ
て実施されることを特徴とする請求項1に記載の方法。 - 【請求項3】 ビット線イコライザをディスエーブルに
する前記ステップが、WCBRが終了すると負のパルス
TEST ̄信号を発生するステップから成ることを特徴
とする請求項1に記載の方法。 - 【請求項4】 少なくとも1つの前記ダミータイミング
サイクルが、ビット線イコライザがディスエーブルにな
ることに対応して開始されることを特徴とする請求項3
に記載の方法。 - 【請求項5】 少なくとも1つの前記ダミータイミング
サイクルが、VLSIテスタによってディジタル制御可
能であることを特徴とする請求項2に記載の方法。 - 【請求項6】 少なくとも1つの前記ダミータイミング
サイクルの数が、VLSIテスタによってディジタル制
御可能であることを特徴とする請求項2に記載の方法。 - 【請求項7】 さらにカラム冗長性を用いて検出された
リークのあるビット線を修理するステップを含むことを
特徴とする請求項1に記載の方法。 - 【請求項8】 前記半導体メモリはDRAM(Dyna
mic Random Access Memory)
であることを特徴とする請求項1に記載の方法。 - 【請求項9】 フローティングビット線テストモードを
発生するためにビット線イコライザをディスエーブルに
するステップと、 VLSIテスタを用いるテストモードの開始の際に、該
VLSIテスタによってディジタル制御可能な少なくと
も1つのダミータイミングサイクルを開始するステップ
と、 少なくとも1つの前記ダミータイミングサイクルの間に
欠陥ビット線の存在を決定するステップとを含むことを
特徴とするDRAMのリークのあるビット線を検出する
方法。 - 【請求項10】 さらにカラム冗長性を用いて欠陥ビッ
ト線を修理するステップを含むことを特徴とする請求項
9に記載の方法。 - 【請求項11】 ビット線イコライザをディスエーブル
にする前記ステップが、WCBR動作の終了を検出する
ことによって負のパルスTEST ̄信号を発生するステ
ップから成ることを特徴とする請求項9に記載の方法。
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