JP2003503813A

JP2003503813A - ランダムアクセスメモリ用の組込形自動試験回路機構および試験用アルゴリズム

Info

Publication number: JP2003503813A
Application number: JP2001506556A
Authority: JP
Inventors: ツィアトゥハス，ジョージュ; ハニオタキス，セミストクリス
Original assignee: アイエスディーリシスオロクリロメノンシスティマトンエス．エイ．
Priority date: 1999-06-23
Filing date: 2000-06-23
Publication date: 2003-01-28
Also published as: WO2001001422A1; EP1112577A1; GR990100210A

Abstract

(57)【要約】開示されるものは、ランダムアクセスメモリをテストするビルトインセルフテスト（ＢＩＳＴ）回路機構であって、起立形、埋め込み形いずれのＲＡＭも試験することが出来る。さらにテストアルゴリズムを使用して隣接パターン欠陥を検出する。ＢＩＳＴ回路はＢＩＳＴ制御回路、パターン発生（ＴＰＧ）ユニット、ＲＷＲレジスタ等より成り、テストデータをメモリアレイに書き込み、或いはアレイから読み出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

この発明は、その優先権が主張されている１９９９年０６月２３日出願のギリ
シャ国出願番号第９９０１００２１０号に基づくものである。

【０００２】この発明は、データ記憶用の固体回路装置の分野に関する。特に半導体記憶装
置、さらに特に種々のＲＡＭ（ランダムアクセスメモリ）の試験に関する。

【０００３】記憶容量の絶えざる増加に伴って、最近の集積回路（ＩＣ）においてはＲＡＭ
の用途が格段に広がってきた。携帯用機器、コンピュータ、プリンタ等の応用に
より、起立形の独立部品としてもまたＩＣ論理回路への埋設部品としてもＲＡＭ
に対する需要が増大する傾向にある。

【０００４】ＲＡＭが広範に使用されることにより、それらは共通の試験対象となっている
。多くの故障モデルおよび試験アルゴリズムがすでに利用可能である。メモリ試
験に伴う主要な欠点は、適切な試験を遂行するにはそれ相当の時間を要すること
である。実際の試験時間は３００秒に達することがあり、総合コストのかなりの
部分を占めることもまれではない。

【０００５】所要時間の低減は重要な問題である。この時間低減は特別な試験ハードウェア
を使用することによって達成される。この特別なハードウェアの経費は試験時間
の節減による利益に対して比較されるべきである。記憶装置の規模を増大するこ
とによって特別なハードウェアの相対経費は低減されるが、試験そのものは複雑
化する。このような解決方法は次第に関心を持たれるようになっている。埋設構
造のメモリ装置の場合、直接アクセスしにくくなるので、特別なハードウェアの
使用の必要性が強くなる。

【０００６】Ｏ（ｎ^3/2）とかＯ（ｎ²）に相当する複雑性を伴う試験アルゴリズムは容認さ
れない（ｎは記憶素子の数を表す）。種々のマーチ（Ｍａｒｃｈ）アルゴリズム
が広く使用されているのは、それらがＯ（ｎ）という低い複雑性によって欠陥克
服を可能にするからである。他方において、このマーチアルゴリズムはパターン
鋭敏性欠陥モデルの欠点をカバーするものではなく、むしろもっと現実的なアプ
ローチを提供して現実の物理的欠陥をモデル化するのである。パターン鋭敏性欠
陥モデルの主要な障害は、可能な限り多数の克服すべき欠陥である。実際上、隣
接パターン鋭敏性欠陥モデルが使用されるのは、それがＯ（ｎ）という低い複雑
性でもって高い欠陥克服性を備えるからである。

【０００７】特殊試験ロジックの制御は特殊なピンを使用することによって達成される。こ
の手法は最も容認し難いと思われるので、他のアプローチを適用する必要がある
。簡単な解決の一つは、これらのピンを試験段階では使用されないピンによって
複数化するものである。さらに他のアプローチとしては、試験補助手法、例えば
集積回路において使用される、ＩＥＥＥ１１４９．１の規格を適用する方法もあ
る。

【０００８】隣接パターン鋭敏性欠陥モデルＤＲＡＭ（ダイナミックＲＡＭ）の重要な欠陥のカテゴリーはパターン鋭敏性
欠陥である。この欠陥モデルによれば、セルの内容およびそのセルに所望の数値
を付加する性能は、メモリ内の他の各セルの数値または過渡現象によって影響さ
れる。実際上、或る１個のセル（基本セルと称する）の動作に対して影響を与え
る複数個のセル（消去隣接セルと称する）は、前記特定セルの近傍にある各セル
である。基本セルと隣接セルとの結合は隣接配置と称せられる。これに対応する
欠陥が「隣接パターン鋭敏性欠陥」（ＮＰＳＦ）である。

【０００９】種々の形式の隣接配置が提案される。通常の隣接配置は形式１の隣接配置であ
って、図１図示の通り基本セルと４個の接近セルとから成る。他の隣接配置は形
式２の隣接配置であって、基本セルに対して、左隣のｍ₁個の列内、真上のｍ₂個
の行内、右隣のｍ₃個の列内、および真下のｍ₄隣接セル個の行内の各々のセルよ
り成る隣接配置である。通常ｍ₁＝ｍ₂＝ｍ₃＝ｍ₄＝１であり、図２の通り隣接セ
ル群は９個のセルを包含する。その他の隣接配置は、基本セル自体が属する行お
よび列である。

【００１０】３種の形式のＮＰＳＦに区別することが出来る。

【００１１】能動性ＮＰＳＦ（ＡＮＰＳＦ）またはダイナミックＮＰＳＦ、すなわち隣接パ
ターン内の変化によって基本セルが変化する場合。

【００１２】受動性ＮＰＳＦ（ＰＮＰＳＦ）、すなわち基本セルの内容が隣接パターンによ
って変化しない場合。

【００１３】静的ＮＰＳＦ（ＳＮＰＳＦ）、すなわち基本セルの内容が隣接パターンによっ
て或る状態に移行させられる場合。

【００１４】下記においては、ｋ個の素子より成る隣接配置のＮＰＳＦを試験するために必
要な多数のテストパターンが算定される。ＡＮＰＳＦの場合を検討してみる。基
本セルは０または１の２つの数値を持つことが出来る。残りのｋ−１個のセルは
、０→１または１→０の遷移を持ちうる。かくして現在まで我々は、２（ｋ−１
）２の場合を有し、その各々の場合に対して残り（ｋ−２）個のセルは、２^k-2
個の組み合わせを持ち、かくして総数は２（ｋ−１）２２^k-2＝（ｋ−１）^k個の
異なるテストペアが存在する。ＰＮＰＳＦに対しては、基本的な場合は０→１ま
たは１→０の遷移を持ちうる。この２つの場合の各々に対して、残りの（ｋ−１
）個のセルは２^k-1個の組み合わせを持ちうる。かくして我々は２^k個の異なるテ
ストペアを持つことができる。ＡＮＰＳＦおよびＰＮＰＳＦの場合に対するテス
トペアの総数は、（ｋ−１）２^k＋２^k＝ｋ２^kとなる。さらにＳＮＰＳＦの場合
に対しては２^k個の異なるテストパターンが存在する。

【００１５】試験適用時間を短縮する方法論について考察する。仮に（０００００，０００
０１）および（１０００，０００００）と言うようなテストペアを適用する必要
があると仮定する。考え得る配列は（０００００，００００１，１０００，００
０００）となる筈である。考えられる他の配列は（１００００，０００００，０
０００１）である。明らかにこの第２の配列はテストパターンの減数を必要とす
るので、試験適用時間の短縮をもたらすことができる。これは第１のペアの最終
パターンが第２のペアの最初のパターンと同一であるからである。メモリ試験に
対する適切なテストパターン配列が刊行されたの文書中に提案されている。

【００１６】もしも１個を超える欠陥を同時に試験できるテストペアを適用するならば、試
験時間の短縮は達成できる。また注目すべき点として、基本セルＡが隣接セルＢ
に属する場合は、隣接配置Ａ内の１個のＰＮＰＳＦをテストするペアは、隣接配
置Ｂ内の１個のＡＮＰＳＦをテストすることができる。かくして前述の観点を有
効に利用すれば、試験をスピードアップすることができる。これを達成する方法
の一つはタイル張り法（タイリング）である。この方法によれば、メモリ機構は
、オーバーラップしない一群の隣接セルによって完全にカバーされる。図１は第
１のタイプのタイル張り法で、図２はｍ₁＝ｍ₂＝ｍ₃＝ｍ₄＝１に対する第２のタ
イル張り法を示す。隣接セル群の群ｊは、その群が基本セルを含む全ての隣接セ
ルを包含するように規定されている。図１と図２においてはそれぞれ、第２の群
および第４の群を図示したものである。

【００１７】前記第１のタイル張り法を考慮に入れて、セル０または１または２または３ま
たは４の何れの基本セルに隣接するすべてのセルに対するすべてのＡＮＰＳＦ、
ＰＮＰＳＦおよびＳＮＰＳＦをテストし、次いで、メモリ機構のすべてのＡＮＰ
ＳＦ、ＰＮＰＳＦおよびＳＮＰＳＦ（ＡＰＳＮＰＳＦ群）がテストされることが
示される。例えば基本セル０の全ての隣接セルに対する全てのＡＰＳＮＰＳＦが
テストされる場合には、残りの隣接セルに対する全てのＡＰＳＮＰＳＦもまたテ
ストされる。さらにＮＰＳＦをテストした上で、全てのセル重畳欠陥および遷移
欠陥もテストされ、また読み取り操作中に適切な滞留時間を設けることによって
、保持欠陥が補償される。

【００１８】群ｊに属するすべての隣接セルに一定のテスト順序を適用するために、メモリ
機構全体に適切なテスト順序を適用せねばならない。この順序は全ての隣接セル
に同一のテストパターンを適用する。順序のすべてのパターンに対し、セル群内
のすべての対応するセルが同一の数値を与えられる。

【００１９】本願発明においては、読み取り／書き込みレジスタＲＷＲの使用を提案し、セ
ンスアンプと書き込みバッファとから成るすべてのペアが前記ＲＷＲの各１個の
セルに接続されるようにする。正規のワードラインが選択されると、ＲＷＲの内
容がこのワードラインのセルに書き込まれる（或いはこのワードラインのセル内
容がレジスタＲＷＲによって読み取られる）。かくして同じパターンがワードラ
インの配列に書き込まれる場合は、常にプロセスはかなりスピードアップされる
。ワードラインの他の配列に書き込まれるべき新たなパターンは、古いパターン
がシフトされた形となる。メモリ内の欠陥を補正するために、任意のハードウェ
アが、ＲＷＲ内に検索されたデータ内の可能な誤りを検出するために提案される
。さらにメモリアレイ内のすべてのＡＰＳＮＰＳＦセル重畳欠陥および遷移欠陥
ならびにアドレス解読回路（アドレス欠陥ＡＦ）または検知／書き込み回路中の
単一の重畳欠陥を検出し突き止めるために、ＢＩＳＴ機構を活用する試験用アル
ゴリズムが提案されている。

【００２０】

【従来の技術】

ＲＡＭの集積度の増大により、試験時間の短縮が主要な設計上の考慮点として
取り上げられてきた。チップコストに対する試験コストの比率が、１Ｇｂｉｔの
世代に対して、８５％以上になることが予想される。さらに、改善された欠陥モ
デルによる広範な試験に対する強力な要請、並びに埋設形メモリ装置内の制御お
よび観測不可能なアドレスラインおよびデータラインの存在が、従来の試験方法
に対する更なる限界を設定するような状況になっている。このような事情により
、設計および量産の見地からＢＩＳＴ回路が一層魅力あるものとなりつつある。

【００２１】ＩＥＥＥの１９８５年のＪ．ｏｆＳｏｌｉｄＳｔａｔｅ（ジャーナル・オ
ブ・ソリッドステイト）中においてユー（Ｙｏｕ）およびヘイズ（Ｈａｙｅｓ）
が、メモリアレイを試験するためにメモリアレイを循環シフトレジスタに再構成
するところのＢＩＳＴ回路構成を提案した。この再構成は図３図示の通り、ビッ
トライン上にパストランジスタ３０を取り込むことによって達成された。さらに
シフト動作に対する特殊な設計は改良されたセンスアンプ３１の使用によって提
供される。かくして読み取り動作に続いて書き込み動作が実行され、これはメモ
リアレイ内の近接するセル間で試験データを転送するためである。

【００２２】ナドー−ドスティー他（Ｎａｄｅａｕ−Ｄｏｓｔｉｅｅｔ．ａｌ．）は、米
国特許第４９６９１４８号（１１／１９９０発行）において、ｗｏｒｄ−ｗｉｄ
ｅな埋設メモリ装置用のＢＩＳＴ回路機構を提案した。図４に図示の通り、シリ
アルデータ入力端子４０を使用して試験データをメモリアレイに供給し、シリア
ルデータ出力端子４１を使用して試験応答を観測する。シフトレジスタは書き込
み動作用のシリアル−パラレル変換、および読み出し動作用のパラレル−シリア
ル変換のために使用される。シフトレジスタとしては標準形のデータ出力ラッチ
回路４２と１組の特殊マルチプレクサ４３が使用される。

【００２３】１９８９年のＩＥＥＥコンピュータに関する紀要においてマザンダー（Ｍａｚ
ｕｍｄｅｒ）およびペーテル（Ｐａｔｅｌ）は、ＲＡＭの並列試験の回路構成を
提案し、その構成は図５のブロック図の通りである。この設計によれば、列デコ
ーダ５０は、試験中において多重ビットライン５１を選択できるように改善され
ている。かくして多重書き込み／読み出し動作が実行される。並列比較回路５２
は多重アクセスされた全セルの内容が０か１かを判定するために使用される。

【００２４】

【発明の開示】

この発明は下記の構成を備えることにより、前記の課題を解決できるものであ
る。

【００２５】（１）メモリビットラインのセンシング／書き込み兼用回路に直接に接続され
るとともに、試験データをメモリアレイから並列に読み出し、或いは書き込んで
、ＲＡＭの試験に使用されることを特徴とするパラレルイン／パラレルアウト方
式の組込形レジスタ。

【００２６】（２）種々のメモリセルへ同一のデータが書き込まれることを要求するための
試験アルゴリズムの場合に、前記データがただ１回だけレジスタにロードされる
ところの、前記（１）記載のパラレルイン／パラレルアウト方式の組込形レジス
タ。

【００２７】（３）レジスタが任意に作動されて、それがシリアルイン／シリアルアウト方
式のシフトレジスタとなり、その際、前記レジスタの現在の試験データをシフト
することまたはその他の方法によって新しい試験データが生成され、この際、適
切な試験データが、前記レジスタのメモリ素子の限定された個数に対してシフト
・イン或いはロードされることを特徴とする前記（１）または（２）記載のパラ
レルイン／パラレルアウト方式の組込形レジスタ。

【００２８】（４）試験に対するメモリ応答が、そのメモリ自体に記憶され、前記応答の検
証が、応答データを（レジスタから）シフト・アウトすること、ならびに予測さ
れるデータと比較することによって遂行可能であることを特徴とする前記（１）
、（２）または（３）記載のパラレルイン／パラレルアウト方式の組込形レジス
タ。

【００２９】（５）試験に対するメモリ応答の検証が、電源電流を監視すること、並びに選
択された応答ライン間の電気的接続（例えば短絡）をあらかじめ形成させること
によって促進され、前記応答ラインは障害のない場合は同一の数値を有し、他方
障害のある場合は誤った応答数値を表示することによって、過大な電源損失を検
知することができることを特徴とする前記（１）ないし（４）のいずれか１項記
載のパラレルイン／パラレルアウト方式の組込形レジスタ。

【００３０】（６）前記（１）ないし（５）のいずれか１項記載のレジスタと組み合わせて
使用される試験アルゴリズムであって、メモリアレイ内の考えられるすべての隣
接パターン鋭敏性のセル重畳欠陥および遷移性欠陥、ならびにアドレス解読およ
び検知兼書き込み回路内のすべての単独の重畳欠陥を検出し突き止めるために、
提案されたＢＩＳＴ機構を活用するために使用することを意図された試験アルゴ
リズム。

【００３１】

【望ましい実施例の詳細な説明】

１．組込み自動試験（ＢＩＳＴ）機構以下、さらに、この発明の利点、特徴、ならびに独自性を、望ましい実施例お
よび添付の図面に基づいて詳細に説明する。標準的なＲＡＭおよびこの発明のＢ
ＩＳＴ回路は図６に図示される。以後の図面においては、標準の設計に付加して
この発明によりモジュールは陰影を付した形で図示し、他方標準の設計を変形し
た部分は無地の形で図示する。ラム（ＲＡＭ）は、セルメモリアレイ６０、行ア
ドレスバッファ６１、行デコーダ６２、列アドレスバッファ６３、列デコーダ６
４、センスアンプ（ＳＡ）、書き込みバッファ（ＷＢ）６５より成る。ＢＩＳＴ
回路はＢＩＳＴ制御回路６６、試験パターン発生（ＴＰＧ）ユニット６７、ＲＷ
Ｒレジスタ６８（読み取り／書き込みレジスタ）、マルチプレクサ（ＭＵＸ）６
９、コンパレータ（ＣＯＭＰ）７０、および必要に応じビルトイン電流センサ（
ＢＩＣＳ）７１より成る。

【００３２】図７においてＢＩＳＴ制御回路７２に付随する各信号を示す。外部環境からテ
ストモードエネイブル信号７３を受理し、テストモード動作に移行し、この動作
をテストクロック信号７４が支援する。必要に応じ、初期化段階においてすべて
のＢＩＳＴ回路レジスタをクリア（リセット）するためのテストリセット信号７
５が使用される。制御回路７２は外部環境にエンドテスト信号７６を供給してテ
スト動作の終了を指示し、またテスト結果信号７７を供給してテストの結果（パ
スか不良か）を通知する。さらに制御回路７２は、テストモード動作の間にアド
レス信号Ｔ−アドレス７８をメモリアレイに供給し、かつ図６中のＭＵＸ６９に
対してテストモード信号で再指示する。さらにＲＷＲロード信号７９を与えて図
６中のＴＰＧユニット６７によって発生されたテストデータパターンをＲＷＲレ
ジスタ６８内にロードさせる。必要に応じ、ＢＩＣＳセンサ７１を活性化するた
めにＢＩＣＳエネイブル信号８０を使用することができる。最後に制御回路はコ
ンパレータ（ＣＯＭＰ）７０からエラー表示信号Ｅｒｒ−Ｉｎｄ−１８１を受
理し、必要に応じＢＩＣＳセンサ７１から他の信号Ｅｒｒ−Ｉｎｄ−２８２を
受理する。

【００３３】図６中のＲＷＲレジスタ６８は、３状態（トライステート）出力を備えたパラ
レルイン／パラレルアウトレジスタである。ＲＷＲの各セルは検知／書き込み回
路の書き込みバッファ（ＷＢ）６５へデータを供給するとともに、センスアンプ
（ＳＡ）からは供給される。

【００３４】テストモード信号７３はメモリテスト初期段階でＢＩＳＴ回路を初期化する。
好ましくはテストリセット信号７４を使用してＢＩＳＴレジスタをクリアするこ
とができる。ついでＴＰＧユニットがＲＡＭへのテストデータの発生を開始する
。

【００３５】提案されたＢＩＳＴ回路は逐次試験順序に従ってＲＡＭをテストする。各試験
順序期間内には、テストデータがメモリセルに書き込まれる書き込み段階と、記
録されたデータがメモリセルから取り出され、予想データと比較される読み取り
段階とが存在する。

【００３６】書き込み段階においては、図６の試験パターン発生ユニット６７で発生するテ
ストデータはシリアルまたはパラレルにレジスタ６８にロードされる。第１の場
合では、ＲＷＲはシリアル入力シリアル出力レジスタであってもよい。ＲＷＲの
テストデータによってパターンが形成され、ついで書き込み動作が実行され、Ｒ
ＷＲのテストデータはワードライン（行）の特定のセルに並列に書き込まれる。
明らかに同一テストデータを供給されるこの行は群を形成し、順次書き込まれる
。ついで次のパターンがＲＷＲにロードされ、行の次の群に書き込まれ、正規の
テストデータがすべて一定数の行に書き込まれるまで続けられる。

【００３７】読み取り段階では、動作はメモリアレイの各行に対して実行さる。すべての読
取り段階では、検知／書き込み回路の各センスアンプ（ＳＡ）の出力のデータは
ＲＷＲ６８の対応セルに捕捉される。検索データは、メモリアレイ６０、アドレ
スデコーダ回路６１，６２，６３，６４および検知／書き込み回路６５に欠陥が
存在するかどうかを決定するために使用される。

【００３８】検索データからの欠陥の検出は図６のコンパレータ（ＣＯＭＰ）７０を利用し
、呼び出されたデータがもとのテストデータと比較される。２個のパターンでエ
ラーがあればＥｒｒＩｎｄ−１信号を活性化し、それによって欠陥の検出がＢ
ＩＳＴ制御回路に通報される。ＢＩＣＳセンサ７１が使用される場合は、センス
アンプの電源線（ＶｄｄまたはＶｓｓ）の一つがＢＩＣＳに接続され、その出力
側はショートされる。誤った読み取り値は過大電源電流を引き起こす場合がある
。この場合にはＢＩＣＳセンサが励起され、エラー信号ＥｒｒＩｎｄ−２が制
御回路に欠陥の方向を提示する。ショートは列解読回路を改善することによって
回避される。

【００３９】欠陥が検出されると、検出信号がテスト結果信号ラインを通じて外部に通報さ
れる。

【００４０】ＢＩＳＴ機構を利用する試験アルゴリズム以下ＢＩＳＴ回路を利用してＲＡＭをテストするアルゴリズ重畳欠陥を、主と
して５−ＮＰＳＦ第１のタイル張り方法に関して説明する。このアルゴリズムは
、メモリアレイ内のすべてのＡＰＳＮＰＳＦ欠陥、重畳欠陥、遷移欠陥、および
アドレス解読回路内の単一重畳欠陥も検出し突き止めることができる。このため
のＢＩＳＴ回路は図８のように構成され、ＲＷＲレジスタ１００は、ｂ個のビッ
トラインより成るセルで構成された直並列イン／直並列アウトのシフトレジスタ
である。各セルによってバッファ（ＷＢ）１０１が駆動され、センスアンプ１０
２によって供給される。ＴＰＧユニット１０４は５ビットのパターン発生回路で
ある。ＴＰＧの各パターンがフィードバックシフトレジスタＳＲ１０５にロード
される。

【００４１】図９はＢＩＳＴ制御回路１１４の更に詳細な図で、図７の説明に加え、スキャ
ンモード信号１１５を供給して正規のテスト情報が取り出されるようにしている
。スキャンクロック１１６でクロック信号を発生し、この動作を支援する。信号
Ｗ／Ｒ回路１１８はテスト情報のスキャンアウト流れを制御する。Ｃテスト信号
は列デコーダを制御する。制御信号１１９は、メモリ動作を制御する。

【００４２】テストアルゴリズムはＲＡＭを逐次テストする。書き込み段階では全メモリセ
ルにテストデータが書き込まれ、読み出しではメモリ行が呼び出されてデータが
取り出される。図１０はフローチャートである。

【００４３】５−ＮＰＳＦ欠陥モデルによれば、形式１のタイル張り法は、図１により同一
のベクトルが適用されることが解る。例えば第１の行は、その次のパターン３４
０１２の反復で構成され、第２の行は、パターン０１２３４の反復で構成されと
言うように順次構成される。読み取り段階の正規テストデータはワードライン（
行）にパラレルに記入される。これはシフトレジスタＲＷＲ１００の作用で達成
され、対応するテストパターンに格納される。ＲＷＲの各セルは読み出しバッフ
ァＷＢ１０１にデータを送り、対応するセンスアンプ１０２からは供給される。
図１０（ｃ）によれば、書き込み段階はテストパターンがＲＷＲにシフトされる
と共にスタートする。つぎにメモリ書き込み動作が実行されて、テストパターン
がＲＷＲから特定の行のセルに書き込まれる。同一のテストデータパターンがフ
ィードされるべき各行は、１つの群を形成し、順次に書き込まれる。ついでＲＷ
Ｒ内のパターンが或る位置にシフトされると、新しいテストパターンは行の次の
群に書き込まれ、順次正規のテストデータが全メモリセルに書き込まれる。書き
込み段階中は行デコーダに対して行のアドレスのみが特定されればよく、その間
列のデコーダは不動作である。

【００４４】読み出し段階でも、各センスアンプの出力は、ＲＷＲの対応するセルに捕捉さ
れる。やはり列は不動作で、取り出されたデータはメモリアレイ中の欠陥の有無
を判定する。欠陥が検出されると、ＢＩＳＴコントローラのテストリセットライ
ンを経由して欠陥表示信号が外部で使用できるようになる。できれば欠陥位置の
判定機構が作動される。ＲＡＭ内の欠陥が検出されると、そのアドレス、使用さ
れたテストデータパターンと制御信号情報がスキャンレジスタに記憶される。こ
の情報はビルトインセルフリペア回路によって利用され、故障個所が補修される
。さらにＲスキャンの内容がスキャンクロックの制御により、スキャンアウトラ
インを通じて外部環境に表出される。

【００４５】下記の表１は重畳欠陥を検出するテストパターンを示す。

【００４６】

【表１】

【図面の簡単な説明】

【図１】メモリセルの隣接配置を示す平面図

【図２】他の隣接配置の平面図

【図３】従来例のＢＩＳＴ回路

【図４】他の従来例のＢＩＳＴ回路

【図５】ＲＡＭの並列試験回路

【図６】この発明のＢＩＳＴ回路

【図７】図７中の制御回路に付随する各信号

【図８】ＢＩＳＴ回路の詳細図

【図９】制御信号の詳細図

【図１０】エラー検出のフローチャート

【図１１】エラー検出のフローチャート

【図１２】エラー検出のフローチャート

【図１３】エラー検出のフローチャート

【図１４】スキャンレジスタの回路構成

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2G132 AA08 AB01 AC03 AC14 AD06 AG02 AG08 AK14 AK23 AK29 AL00 AL09 5L106 AA01 AA02 DD22 DD23 GG07

Claims

【特許請求の範囲】

【請求項１】メモリビットラインのセンシング／書き込み兼用回路に直接
に接続されるとともに、試験データをメモリアレイから並列に読み出し、或いは
書き込んで、ＲＡＭの試験に使用されることを特徴とするパラレルイン／パラレ
ルアウト方式の組込形レジスタ。
【請求項２】種々のメモリセルへ同一のデータが書き込まれることを要求
するための試験アルゴリズムの場合に、前記データがただ１回だけレジスタにロ
ードされるところの、請求項１記載のパラレルイン／パラレルアウト方式の組込
形レジスタ。
【請求項３】レジスタが任意に作動されて、それがシリアルイン／シリア
ルアウト方式のシフトレジスタとなり、その際、前記レジスタの現在の試験デー
タをシフトすることまたはその他の方法によって新しい試験データが生成され、
この際、適切な試験データが、前記レジスタのメモリ素子の限定された個数に対
してシフト・イン或いはロードされることを特徴とする請求項１または２記載の
パラレルイン／パラレルアウト方式の組込形レジスタ。
【請求項４】試験に対するメモリ応答が、そのメモリ自体に記憶され、前
記応答の検証が、応答データを（レジスタから）シフト・アウトすること、なら
びに予測されるデータと比較することによって遂行可能であることを特徴とする
請求項１、２または３記載のパラレルイン／パラレルアウト方式の組込形レジス
タ。
【請求項５】試験に対するメモリ応答の検証が、電源電流を監視すること
、並びに選択された応答ライン間の電気的接続（例えば短絡）をあらかじめ形成
させることによって促進され、前記応答ラインは障害のない場合は同一の数値を
有し、他方障害のある場合は誤った応答数値を表示することによって、過大な電
源損失を検知することができることを特徴とする請求項１ないし４のいずれか１
項記載のパラレルイン／パラレルアウト方式の組込形レジスタ。
【請求項６】請求項１ないし５のいずれか１項記載のレジスタと組み合わ
せて使用される試験アルゴリズムであって、メモリアレイ内の考えられるすべて
の隣接パターン鋭敏性のセル重畳欠陥および遷移性欠陥、ならびにアドレス解読
および検知兼書き込み回路内のすべての単独の重畳欠陥を検出し突き止めるため
に、提案されたＢＩＳＴ機構を活用するために使用することを意図された試験ア
ルゴリズム。