JPH06318400A - 半導体メモリの試験回路 - Google Patents

半導体メモリの試験回路

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JPH06318400A
JPH06318400A JP5223679A JP22367993A JPH06318400A JP H06318400 A JPH06318400 A JP H06318400A JP 5223679 A JP5223679 A JP 5223679A JP 22367993 A JP22367993 A JP 22367993A JP H06318400 A JPH06318400 A JP H06318400A
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Katsunori Senoo
克徳 妹尾
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    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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    • G11C29/38—Response verification devices

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  • Static Random-Access Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 【目的】 センス増幅器を付加させることなくメモリア
レイの列（コラム）の全部を同時に試験することのでき
る試験回路を提供すること。 【構成】 １つのワードラインに沿ったすべての列を試
験する試験回路を設けるとともに、２個の電流検出差動
増幅器を設け、ワードラインに沿った多数のメモリセル
の内容を検出し、該増幅器の出力を比較することによっ
て可否を示す信号を発生させる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、スタティックランダム
アクセス半導体メモリ（ＳＲＡＭ）の試験を容易に行う
ための試験回路に関する。
【従来の技術】大規模半導体メモリの製造コストを縮小
するために、メモリを試験するのに要する試験時間を短
縮することが望ましい。外部回路のみを用いてメモリの
試験を行うのは大変時間がかかるので、チップの中にメ
モリの一部として内部回路を設け、メモリの機能を試験
することが提案されている。一般的にこれらの試験回路
は電圧モードにて動作し、メモリセルのアナログ電圧レ
ベルを試験パスのいずれかの段階にてＣＭＯＳ論理レベ
ルに変換することが要求されている。この変換では、マ
トリクスの列（コラム）に直接接続された付加回路を用
いるか、又は試験される列の数をデータパス内のセンス
増幅器の数に対応させることが求められる。チップに余
分な構造が必要になると、メモリセルのマトリクスのた
めに使用できるスペースが減ってしまう。さらに、試験
される列の数が数個のセンス増幅器に限定される場合
は、センス増幅器の数が少ないために、試験にかなり多
くの時間がかかる。
【０００２】
【発明が解決しようとする課題】そこで本発明の課題
は、センス増幅器を付加することなくメモリアレイの列
の全部を同時にできる試験回路を提供することである。
【０００３】
【課題を解決するための手段】本発明によれば、１つの
ワードラインに沿ったすべての列を試験する試験回路を
設け、列読み出し回路を新たに付加することはない。こ
の技法では２個の電流検出差動増幅器を用いて、上記の
ワードラインに沿った多数のメモリセルの内容を検出
し、これらの増幅器の出力を比較することによって可否
を示す信号を発生させる。
【０００４】
【作用】この試験回路では固定費が比較的小さくて済
み、メモリセルアレイが使用できるスペースは殆ど減ら
ない。更に、すべての列を同時に試験できるので試験を
迅速に行うことができる。
【０００５】
【実施例】図１は、単一の半導体チップに設けられた本
発明による試験回路を、メモリセルアレイ２４と共に示
すものである。メモリセルアレイ２４は、従来の方法に
従ってコラムパスゲート２３を介して相補的又は差動的
な１対の局部データラインＬＤ及びＬＤＢに接続されて
いる。２個の差動電流増幅器１０及び１２が設けられ、
それぞれの電圧出力は比較器１４、すなわち排他的論理
和ゲートの個別の入力端に接続される。２個の電流源１
６及び１８が設けられ、それぞれが各増幅器１０、１２
の反転入力端に接続されている。増幅器の非反転入力端
は、相補的な試験ラインＴＬ及びＴＬＢに接続されてい
る。各電流源１６、１８は、メモリセル電流icell の１
／２に等しい電流を発生する。
【０００６】試験制御論理ユニット２０を設け、試験動
作中に制御信号を供給する。論理ユニット２０からの１
つの出力２２は、コラムパスゲート２３すべての入力端
に接続されており、すべてのコラムパスゲートがメモリ
セルアレイ２４の試験区域を同時にイネーブル（付勢）
する。試験制御論理ユニット２０からのもう１つの出力
２６は、まとまって１つの並直列変換器を構成する複数
のスイッチ２８に接続され、これらのスイッチは、数個
の局部データラインＬＤ，ＬＤＢからの信号を並直列変
換して試験ラインＴＬ，ＴＬＢに供給する。試験制御論
理ユニット２０からメモリセルアレイが設けられている
チップの出力ピンに対して２系統の接続がなされてお
り、これらがＴＣバー（試験制御）及びＣＥバー（チッ
プイネーブル）によって識別される端子２９及び３０に
導かれる。この試験制御論理ユニットは、チップイネー
ブルラインＣＥバーがロー（低）のとき動作し、ローの
信号が端子ＴＣバーに同時に発生する。
【０００７】図２はメモリの一部をより詳しく示すと共
に、欠陥のあるメモリセルが１つもない場合の本発明回
路の動作を示す。試験中のメモリアレイのワードライン
に沿ったすべてのメモリセルには、例えば論理１のよう
な同一のデータが書き込まれる。試験制御信号が供給さ
れると、メモリセルの行全体が、コラムパスゲート及び
試験並直列変換器を介して試験ラインに接続される。そ
して、メモリセルの内容が試験増幅器によって読まれ
る。すべてのセルが論理１を正しく記憶しているとき
は、試験ラインＴＬには電流が流れず、単一のメモリセ
ルによって引き出された電流とアクセスされたメモリセ
ルの数との積に等しい電流が相補的試験ラインＴＬＢに
流れる。試験ラインＴＬに電流が存在しないと、第１の
差動増幅器１０の出力がローとなり、また相補的試験ラ
インＴＬＢに電流が存在すると、第２の差動増幅器１２
の出力がハイ（高）になる。比較器１４は、試験増幅器
の論理値の２個の反対の論理状態を検出して、メモリセ
ルに適切なデータが記憶されていることを示す論理１の
値を出力する。このことは、ワードラインに沿ったメモ
リセル全体に対する試験結果が良好であったことを示
す。
【０００８】図３は１つ以上のメモリセルに論理１が正
しく記憶されておらず、従って反対のデータ状態である
論理０に反転する場合を示す。この場合、試験ラインＴ
Ｌ及び相補的試験ラインＴＬＢの両方に電流が流れ、こ
のため差動増幅器１０と１２の両方に電流が検出され、
これらの出力が論理１となって比較器１４の出力が０と
なり、１つ以上のメモリセルにデータが正しく記憶され
ていないことが指示される。この技法は、書込まれたデ
ータと反対のデータがどれかのメモリセルに記憶されて
いると、電流が検出されるはずのない試験ラインの１つ
に電流が存在する結果となることに基づいている。この
技法によって、メモリセルの内容を検出するのにコラム
回路を付加する必要がなく、列のすべての試験を同時に
行うことができる。
【０００９】なお、本発明の要旨を逸脱しないように本
発明の実施例に変形変更を加えることが可能であること
は、明らかである。
【００１０】
【発明の効果】本発明によれば、１つのワードラインに
沿ったすべての列を試験する試験回路を設けるととも
に、２個の電流検出差動増幅器を設け、ワードラインに
沿った多数のメモリセルの内容を検出し、増幅器の出力
を比較することによって可否を示す信号を発生させてい
るので、コラム読み出し回路を特に付加する必要がな
く、メモリセルアレイ内でわずかの空間しか必要としな
い。従って、メモリセルアレイ列の単位大きさ当たりの
記憶容量を増加させることが可能である。更に、すべて
の列を同時に試験できるので試験を迅速に行うことがで
き、製造コストも軽減される。
【図面の簡単な説明】
【図１】本発明に基づく試験回路を組み込んだメモリセ
ルアレイの概略を示す図である。
【図２】メモリにエラーがない場合の試験動作の概略を
示す図である。
【図３】メモリにエラーがある場合の試験動作の概略を
示す図である。
【符号の説明】
１０、１２ 差動電流増幅器 １４ 比較器 １６、１８ 電流源 ２０ 試験制御論理ユニット ２３ コラムパスゲート ２４ メモリセルアレイ ＴＬ，ＴＬＢ 試験ライン ＬＤ，ＬＤＢ 局部データライン
フロントページの続き (72)発明者 カート ノープ アメリカ合衆国 95134 カリフォルニア 州 サン ノゼ パークウェイ，リバー オークス 6118，ソニー マイクロエレク トロニクス デザイン センター内 (72)発明者 妹尾 克徳 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 行と列にわたって配列され、行のワード
    ライン及び列のビットラインによって読み出しと書き込
    みのアクセスが可能なメモリセルのアレイと、上記メモ
    リセルアレイのビットラインを複数の局部データライン
    に接続するコラムパスゲートとから成る単一チップ半導
    体メモリに設けられた試験回路であって、 上記局部データラインを第１及び第２の相補的試験ライ
    ンに選択的に接続するための並直列変換手段と、上記メ
    モリセルの列を読み出しながら上記試験ライン上の信号
    を比較するための比較手段とを具え、該比較手段は、上
    記メモリセルを読み出しているときに上記試験ラインの
    両方に電流が流れているか否かに応じて可否を表す信号
    を発生することを特徴とする半導体メモリの試験回路。
  2. 【請求項２】 上記第１及び第２の試験ラインは相補的
    であり、上記比較手段は排他的論理和ゲートより成る請
    求項１の試験回路。
  3. 【請求項３】 上記並直列変換手段に接続され、複数の
    上記局部データラインを上記第１及び第２の試験ライン
    に選択的に接続するための試験制御論理回路を含んだ請
    求項１の試験回路。
  4. 【請求項４】 上記試験ラインと上記比較器との間に接
    続され、各々の第１入力端が上記第１及び第２の試験ラ
    インにそれぞれ接続される第１及び第２の差動電流増幅
    器と、該差動電流増幅器の各々の第２入力端にそれぞれ
    接続され、読み出しアクセスのときにメモリセルに流れ
    る公称電流の１／２に等しい電流を供給する１対の電流
    源とを含み、読み出しアクセスのとき１つ以上の接続さ
    れたメモリセルから電流が流れたときは、上記差動電流
    増幅器各出力が或る状態を取り、上記読み出しアクセス
    のとき接続されたメモリセルから電流が流れないとき
    は、上記出力が異なる状態を取る請求項１の試験回路。
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