JP3741225B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭなどの半導体記憶装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭなどの半導体記憶装置は、近年の微細加工技術の進歩に伴い高集積化が進み、６４Ｍbit といった大容量のメモリチップも実用に供されている。
【０００３】
そのような、ＤＲＡＭの構成の一例を図４および図５を参照して説明する。
図４は、×４構成の６４Ｍbit のＤＲＡＭのメモリアレイの構成の一例を示す図である。
図５は、図４に示すメモリアレイにおけるサブアレイ１５の構成をより詳細に示す図である。
図４に示すメモリアレイ１０は、１ビットの記憶容量を有するメモリセルが、行（ロー）方向、および、列（カラム）方向に整列されて、マトリックスアレイ状に構成されている。
【０００４】
そのようなメモリアレイは、アレイ全体が上アレイブロック１１および下アレイブロック１２に分割されており、各アレイブロックは、入出力データのビット幅に対応して、各々８Ｍbit ずつのメモリブロック１３-1〜１３-4に分割されている。さらに、各メモリブロック１３-1〜１３-4は、４つのサブブロック１４-1〜１４-4より構成されている。各サブブロック１４-1〜１４-4には、ペアになったメインＩＯ（ＭＩＯ）線１７が２本ずつペアになった状態で設けられており、各サブブロック１４-1〜１４-4へのデータの入出力はこのＭＩＯ１７により行われる。したがって、上アレイブロック１１および下アレイブロック１２におけるメモリブロックの計１６本のＭＩＯ１７上のデータが適宜選択されて、最終的に１ビットのＩＯデータとなる。
【０００５】
各ＭＩＯ１７には、ＩＯスイッチ１８を介して８本のローカルＩＯ（ＬＩＯ）線１９が接続され、そのＬＩＯ１９には各々２５６個のセンスアンプ２０が設けられており、さらに各センスアンプ２０にはビット線２１を介して５１２個のメモリセルが接続されている。ＬＩＯ１９に接続されるセンスアンプ２０から延びるビット線２１は、図５に示すように櫛形に組み合わされてマトリクス状に配されたメモリセルに順次接続され、２５６Ｋビット（５１２個のメモリセル×２５６個のセンスアンプ×２個のＬＩＯ）分のメモリセルからなるサブアレイ１５を構成する。
このように、１つのサブブロック１４は８つのサブアレイ１５より構成される。
【０００６】
そして、このようなＤＲＡＭにおいては、入力されたローアドレスおよびカラムアドレスのデコード結果に基づいて、適宜ワード線２２、Ｙ選択信号線２３が活性化されてメモリセル２４が選択される。そして、活性化されたセンスアンプ２０、ＩＯスイッチ１８を介してＭＩＯ１７とメモリセルとの間でデータの入出力が行われる。
【０００７】
ところで、ＤＲＡＭの記憶容量が大きくなると、ＤＲＡＭの試験に非常に時間がかかるという問題が生じてくる。そこで、そのようなＤＲＡＭにおいては、通常モードとは別に、複数のメモリセルについて同時的にチェックを行うパラレルテストが行えるような試験モードを設定しているものが多い。
【０００８】
図６は、そのパラレルテストを行っている時のメモリアレイの状態を示す図である。なお、図６には上アレイブロック１１のみを示すが、下アレイブロック１２も選択された時に上アレイブロック１１と同一の動作をするものである。
図示のごとく、パラレルテスト実行時には、各メモリブロック１３-1〜１３-4ごとに、複数のメモリセルがアクセスされ複数のＭＩＯ１７よりデータが出力される。図６の例においては、メモリブロック１３-1〜１３-4の各８本のＭＩＯ１７よりデータが同時的に出力される。そして、このデータを縮約してデータ出力ＤＱＡ〜ＤＱＤとして出力する。なお、図６においては、黒く塗りつぶされているサブアレイ（１５）が活性化されているものとする。
【０００９】
このパラレルテスト実行時のサブアレイ１５の状態を図７に示す。
サブアレイレベルでは、パラレルテスト実行時には、Ｙ選択信号線２３により隣接する２つのセンスアンプ２０が選択され、２つのメモリセル２４が選択される。そして、この各メモリセル２４のデータは、各々センスアンプ２０を介して各々ＭＩＯ１７より出力される。図７においては、Ｙ選択信号線２３の両側に位置する２つのビット線２１に接続されている２つのセンスアンプ２０が選択される。
【００１０】
この出力されたデータを縮約する回路部の構成を図８に示す。
図８は、パラレルテスト実行時の出力データ生成回路の構成を示すブロック図である。なお、図８の回路は１つのサブブロック１４-i（ｉ＝１〜４）に対応する回路である。図８に示すように、上アレイブロック１１および下アレイブロック１２からのそれぞれ２組のＭＩＯ１７（ＭＩＯ＿０，ＭＩＯ＿１）は、ブロックセレクタ２５により上側（１１）または下側（１２）のいずれか一方がそれぞれ選択されてメインアンプ２６に入力される。そして、各メインアンプ２６の出力は、縮約回路２９により、１ビット（１組）のデータに縮約されて、ＣＢドライバ３０を介してグローバルＩ／ＯであるＣＢ線に出力される。
【００１１】
各メインアンプ２６の出力線は１本として記述されているが、実際はＴＲＵＥ線とＢＡＲ線とでなる１組の信号線である。縮約回路２９は、これら２組の信号線の２つのＴＲＵＥ信号とＢＡＲ信号とをそれぞれＮＡＮＤ素子で縮約し、その縮約結果を１組の信号線に出力する。
なお、通常モードで動作している時は、ＭＡセレクタ２７により２つのメインアンプ２６の出力のいずれか一方が選択され、その選択されたメインアンプ２６の出力がＣＢドライバ２８を介してＣＢ線に出力される。
【００１２】
【発明が解決しようとする課題】
ところで、そのようなパラレルテストは、隣り合ったメインアンプを活性化させることにより複数のビットについて並列的にテストを行うようにしているため、近接するライン間、たとえばＭＩＯ間、ＬＩＯ間、ビットライン間などや、近接するセル間において干渉が避けられない。そのため、バックグラウンドに全て０をライトしておいて、任意のビットに１をライトして電荷のリークをチェックするポーズテストをパラレルテストで行おうとすると、近接する複数セルが同時に１になるので、相互に干渉しあって厳密なリークのチェックができないという問題が生じた。
また、厳密なワースト条件下における従来のパラレルテストでは通常の動作に対する再現性がなく、たとえばポーズテストを行うためには通常のリード／ライト動作によって１ビットずつテストしなければならず、テスト時間が非常に長くかかるという問題が生じた。
【００１３】
本発明の目的は、パラレルテストにも関わらず、通常の動作に対する再現性のある試験を効率よく行える半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】
これまでは、パラレルテストの並列度を確保するために、通常隣り合ったメインアンプを活性化させていたが、前記課題を解決するために、離れたメインアンプを活性化するようにした。具体的には、各サブブロックごとに１のメインアンプを活性化して、さらに並列度を確保できるようにした。
【００１５】
本発明によれば、複数のメモリセルがマトリクス上に配置され、同時に２つのデータが読み出されるように構成された第１および第２のサブブロックと、前記第１のサブブロックから読み出されたデータの１つをそれぞれ入力し、当該データを出力するかまたは論理値１の信号を出力する第１および第２のメインアンプ手段と、前記第２のサブブロックから読み出されたデータの１つをそれぞれ入力し、当該データを出力するかまたは論理値１の信号を出力する第３および第４のメインアンプ手段と、前記第１のメインアンプ手段の出力と前記第２のメインアンプ手段の出力との否定的論理積演算を行う第１の演算手段と、記第３のメインアンプ手段の出力と前記第４のメインアンプ手段の出力との否定的論理積演算を行う第２の演算手段と、前記第１の演算手段の出力と前記第２の演算手段の出力を入力し、いずれか一方を選択して出力する選択手段と、前記第１の演算手段の出力と前記第２の演算手段の出力との否定的論理積演算を行う第３の演算手段とを有する半導体記憶装置が提供される。
好ましくは、第１のモードにおいては、前記第１および第３のメインアンプ手段が入力したデータをそれぞれ出力し、前記第２および第４のメインアンプ手段が論理値１のデータをそれぞれ出力し、第２のモードにおいては、前記第１および第３のメインアンプ手段が論理値１のデータをそれぞれ出力し、前記第２および第４のメインアンプ手段が入力したデータをそれぞれ出力し、第３のモードにおいては、前記第１、第２、第３および第４のメインアンプ手段が入力したデータをそれぞれ出力し、前記第１、第２および第３の演算手段が試験時における縮約手段として機能する。
【００１６】
本発明の半導体記憶装置は、複数のメモリセルが、たとえば上メモリブロックおよび下メモリブロックというような、複数の領域にまず分割されており、さらに、その各メモリブロックが、入出力データのビット幅に対応するサブブロックに実質的に分割されているような半導体記憶装置であって、前記各サブブロックより１ビットずつ同時的に出力される複数のメモリセルの出力を、前記入出力データのビット数分に縮約し、試験動作時の出力データを生成する縮約手段を有するものである。
【００１７】
このような構成の半導体記憶装置においては、前述したようなサブブロックにまたがって同時的に出力されるデータを縮約して出力することができるので、サブブロックにまたがったパラレルテストを行うことができ、本発明の半導体記憶装置の試験方法が可能となる。
なお、前記サブブロックは、所定個数のメモリセルで形成され、複数個で１つの出力ビットに対応する記憶領域を形成するような、たとえばＭＡＴと言われるようなブロックである。したがって、サブブロックは、通常入出力データのビット数の整数倍の数、存在することになる。
【００１８】
【発明の実施の形態】
本発明の半導体記憶装置の試験方法の一実施の形態を図１〜図３を参照して説明する。
なお、本実施の形態で用いるＤＲＡＭのメモリセル部分の構成は、図４および図５を参照して前述した従来のＤＲＡＭと同一とする。
また、図中で、太線で示した信号線は、その信号線が活性化（選択）されていることを示す。
図１は、本発明の半導体記憶装置の試験方法によりパラレルテストを行っている時のメモリアレイの状態を示す図である。なお、図１には上アレイブロック１１のみを示すが、下アレイブロック１２も同時に上アレイブロック１１と同一の動作をするものである。
【００１９】
本発明のパラレルテストの方法においては、図示のごとく、各サブブロック１４-1〜１４-4ごとに、２つのメモリセルがアクセスされてデータが出力される。したがって、図１に示すような４つのサブブロック１４-1〜１４-4で１つのメモリブロック１３が構成されるような場合においては、１つのメモリブロックについて８つのデータが同時的にアクセスされる。
【００２０】
この時のサブアレイ１５の状態を図２に示す。
サブアレイレベルでは、本発明の試験方法によるパラレルテストは、通常動作のメモリセルのアクセス状態と同じである。すなわち、Ｙ選択信号線２３により隣接する２つのセンスアンプ２０が選択され、ワード線２２により選択されているメモリセル２４のデータがセンスアンプ２０により読み出される。そして、この読み出されたメモリセル２４のデータは、ＬＩＯ１９およびＩＯスイッチ１８を介してＭＩＯ１７よりそれぞれ出力される。なお、書き込み動作においては、２つのＭＩＯ１７のうちの１つのＭＩＯ１７のみから１つのデータが書き込まれる。
【００２１】
本発明の半導体記憶装置の特徴的な構成であり、この出力されたデータを縮約する回路部の構成を図３に示す。この図３の回路は、図１の１つのサブブロック１４-i（ｉ＝１〜４）に対応する回路である。
図３は、本発明の半導体記憶装置の試験方法により（インディペンデントアレイ）パラレルテストを行う時にその出力データを生成する回路の構成を示す図である。
図３に示すように、上アレイブロック１１および下アレイブロック１２からのそれぞれ２組のＭＩＯ１７（ＭＩＯ＿０，ＭＩＯ＿１）は、各々メインアンプ２６に入力される。そして、各メインアンプ２６の出力は、上アレイブロック１１および下アレイブロック１２ごとに、ＴＲＵＥ信号同士およびＢＡＲ信号同士がそれぞれＮＡＮＤ素子３１によりまず縮約される。
【００２２】
なお、各メインアンプ２６は選択／非選択の２つのモードをもっており、選択状態の場合は入力信号をそのままの論理レベルで出力し、非選択の場合にはＴＲＵＥ出力およびＢＡＲ出力をいずれもハイレベル（論理値１）とする。通常の動作では、上アレイブロック１１および下アレイブロック１２においてそれぞれＭＩＯ＿０もしくはＭＩＯ＿１のうちの一方が選択されるので、各アレイブロックに対応する２つのメインアンプ２６は一方が選択状態となり、他方が非選択状態となる。これは本発明の半導体記憶装置の試験方法でも同様であり、このメインアンプの選択／非選択動作によって１つのサブアレイ（サブブロック）からは１つのデータが読み出されることになる。
【００２３】
この出力データ生成回路において、通常モードで動作している時には、上側の２つのＮＡＮＤ素子３１の出力または下側の２つのＮＡＮＤ素子３１の出力のいずれか一方の組がセレクタ３２で選択されてＣＢドライバ２８に入力され、グローバルＩ／ＯであるＣＢ線に出力される。
一方試験モードで動作している時には、４つのＮＡＮＤ素子３１の出力が、さらに縮約回路２９により縮約されて、ＣＢドライバ３０を介してＣＢ線に出力される。なお、縮約回路２９においては、上アレイブロック１１からのＴＲＵＥ信号に対応するＮＡＮＤ素子３１の出力と下アレイブロック１２からのＴＲＵＥ信号に対応するＮＡＮＤ素子３１の出力とが縮約されて、縮約後のＴＲＵＥ信号が生成される。この生成過程は、縮約後のＢＡＲ信号についても同様である。
【００２４】
このような本発明の試験方法によりポーズテストを行う場合について説明する。
まず、このメモリアレイの全てのメモリセルに０を書き込む。
次に、各サブブロックのテスト対象となる１つのメモリセルに１を書き込む。
そして、その１を書き込んだメモリセルの内容を上述したパラレルテストの読み出し方法により読み出す。この時、チップ全体では３２個のメモリセルの内容を読み出すことになる。この時、上アレイブロック１１のサブブロックから読み出されたデータと下アレイブロック１２のサブブロックから読み出されたデータとが図３に示す回路で縮約されるので、３２個のデータが１６個になる。そして、各メモリブロックにおける４つのデータがそれぞれ１つのデータに縮約されるので、結果として４ビットのデータとして読み出されて出力される。このメモリブロックにおけるデータの縮約は従来のものと同じである。
【００２５】
このようなポーズテストにおいては、３２個のメモリセルの内容が同時的にアクセスされているにも係わらず、図１および図２に示すようにそれらのメモリセル、および、データリード／ライト時のパスは十分はなれているので、それらが干渉することなく適切に試験が行える。
【００２６】
このように、本実施の形態の半導体記憶装置に対して本実施の形態の半導体記憶装置の試験方法を適用すれば、メモリブロックにまたがった複数のメモリを同時的にアクセスし、その複数のデータを縮約して出力することができる。したがって、同時的にアクセスしながらそれらのデータが相互に干渉されることなく、また並列度をあげて試験を行うことができる。したがって、厳密な試験を高速に行うことができる。
また、本実施の形態の半導体記憶装置においては、試験時に用いる各メモリブロックのメモリブロックからのデータの獲得は、通常動作時の出力データ線を一部共用しているので、テスト回路を従来より少なくすることができ、回路規模を小さくすることができる。
【００２７】
なお、本発明の試験方法を実施する場合には、試験モードの動作時において、１つのアドレス入力において前述したような所定の複数のサブブロックのＹ選択信号線２３、すなわちセンスアンプ２０が活性化されるような構成にしなければならない。しかし、これは、本来ＤＲＡＭに具わっているデコーダ部分の配線をそのように動作するようにセットするだけであり、任意の方法により容易に行える。したがって、本実施の形態においてはこのデコード部の構成については説明を省略する。
【００２８】
なお、本発明の半導体記憶装置においては、図３に示した本実施の形態に限れるものではなく、同様の動作をする任意の回路構成により実現してよい。
また、本発明はＤＲＡＭにだけ適用可能なものではなく、多数のメモリセルにより構成されるような任意の半導体記憶装置に適用可能である。
【００２９】
【発明の効果】
本発明の半導体記憶装置の試験方法によれば、ポーズテストなどのパラレルテストを近接するメモリセルによる干渉を避けて行うことができるため、半導体記憶装置に対して厳密な（通常の動作と同様な条件の）試験を高速に行うことができる。
また、本発明の半導体記憶装置によれば、前記ポーズテストなどのパラレルテストを効率よく行え、さらに回路規模を小さくすることができるので、信頼性が向上し、コストがより安価になる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の試験方法により半導体記憶装置の試験を行っている時のメモリアレイの状態を示す図である。
【図２】本発明の半導体記憶装置の試験方法により半導体記憶装置の試験を行っている時のサブアレイの状態を示す図である。
【図３】本発明の半導体記憶装置のテストデータ生成回路の構成を示すブロック図である。
【図４】半導体記憶装置のメモリアレイの構成を示す図である。
【図５】図４に示した半導体記憶装置のサブアレイの構成を示す図である。
【図６】従来の方法により半導体記憶装置の試験を行っている時のメモリアレイの状態を示す図である。
【図７】従来の方法により半導体記憶装置の試験を行っている時のサブアレイの状態を示す図である。
【図８】従来の半導体記憶装置のテストデータ生成回路の構成を示すブロック図である。
【符号の説明】
１０…メモリアレイ、１１…上アレイブロック、１２…下アレイブロック、１３…メモリブロック、１５…サブアレイ、１７…ＭＩＯ、１８…ＩＯスイッチ、１９…ＬＩＯ、２０…センスアンプ、２１…ビット線、２２…ワード線、２３…Ｙ選択信号線、２４…メモリセル、２５…ブロックセレクタ、２６…メインアンプ、２７…ＭＡセレクタ、２８，３０…ＣＢドライバ、２９…縮約回路、３０…ＣＢドライバ、３１…ＮＡＮＤ素子、３２…セレクタ
【発明の属する技術分野】
本発明は、ＤＲＡＭなどの半導体記憶装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭなどの半導体記憶装置は、近年の微細加工技術の進歩に伴い高集積化が進み、６４Ｍbit といった大容量のメモリチップも実用に供されている。
【０００３】
そのような、ＤＲＡＭの構成の一例を図４および図５を参照して説明する。
図４は、×４構成の６４Ｍbit のＤＲＡＭのメモリアレイの構成の一例を示す図である。
図５は、図４に示すメモリアレイにおけるサブアレイ１５の構成をより詳細に示す図である。
図４に示すメモリアレイ１０は、１ビットの記憶容量を有するメモリセルが、行（ロー）方向、および、列（カラム）方向に整列されて、マトリックスアレイ状に構成されている。
【０００４】
そのようなメモリアレイは、アレイ全体が上アレイブロック１１および下アレイブロック１２に分割されており、各アレイブロックは、入出力データのビット幅に対応して、各々８Ｍbit ずつのメモリブロック１３-1〜１３-4に分割されている。さらに、各メモリブロック１３-1〜１３-4は、４つのサブブロック１４-1〜１４-4より構成されている。各サブブロック１４-1〜１４-4には、ペアになったメインＩＯ（ＭＩＯ）線１７が２本ずつペアになった状態で設けられており、各サブブロック１４-1〜１４-4へのデータの入出力はこのＭＩＯ１７により行われる。したがって、上アレイブロック１１および下アレイブロック１２におけるメモリブロックの計１６本のＭＩＯ１７上のデータが適宜選択されて、最終的に１ビットのＩＯデータとなる。
【０００５】
各ＭＩＯ１７には、ＩＯスイッチ１８を介して８本のローカルＩＯ（ＬＩＯ）線１９が接続され、そのＬＩＯ１９には各々２５６個のセンスアンプ２０が設けられており、さらに各センスアンプ２０にはビット線２１を介して５１２個のメモリセルが接続されている。ＬＩＯ１９に接続されるセンスアンプ２０から延びるビット線２１は、図５に示すように櫛形に組み合わされてマトリクス状に配されたメモリセルに順次接続され、２５６Ｋビット（５１２個のメモリセル×２５６個のセンスアンプ×２個のＬＩＯ）分のメモリセルからなるサブアレイ１５を構成する。
このように、１つのサブブロック１４は８つのサブアレイ１５より構成される。
【０００６】
そして、このようなＤＲＡＭにおいては、入力されたローアドレスおよびカラムアドレスのデコード結果に基づいて、適宜ワード線２２、Ｙ選択信号線２３が活性化されてメモリセル２４が選択される。そして、活性化されたセンスアンプ２０、ＩＯスイッチ１８を介してＭＩＯ１７とメモリセルとの間でデータの入出力が行われる。
【０００７】
ところで、ＤＲＡＭの記憶容量が大きくなると、ＤＲＡＭの試験に非常に時間がかかるという問題が生じてくる。そこで、そのようなＤＲＡＭにおいては、通常モードとは別に、複数のメモリセルについて同時的にチェックを行うパラレルテストが行えるような試験モードを設定しているものが多い。
【０００８】
図６は、そのパラレルテストを行っている時のメモリアレイの状態を示す図である。なお、図６には上アレイブロック１１のみを示すが、下アレイブロック１２も選択された時に上アレイブロック１１と同一の動作をするものである。
図示のごとく、パラレルテスト実行時には、各メモリブロック１３-1〜１３-4ごとに、複数のメモリセルがアクセスされ複数のＭＩＯ１７よりデータが出力される。図６の例においては、メモリブロック１３-1〜１３-4の各８本のＭＩＯ１７よりデータが同時的に出力される。そして、このデータを縮約してデータ出力ＤＱＡ〜ＤＱＤとして出力する。なお、図６においては、黒く塗りつぶされているサブアレイ（１５）が活性化されているものとする。
【０００９】
このパラレルテスト実行時のサブアレイ１５の状態を図７に示す。
サブアレイレベルでは、パラレルテスト実行時には、Ｙ選択信号線２３により隣接する２つのセンスアンプ２０が選択され、２つのメモリセル２４が選択される。そして、この各メモリセル２４のデータは、各々センスアンプ２０を介して各々ＭＩＯ１７より出力される。図７においては、Ｙ選択信号線２３の両側に位置する２つのビット線２１に接続されている２つのセンスアンプ２０が選択される。
【００１０】
この出力されたデータを縮約する回路部の構成を図８に示す。
図８は、パラレルテスト実行時の出力データ生成回路の構成を示すブロック図である。なお、図８の回路は１つのサブブロック１４-i（ｉ＝１〜４）に対応する回路である。図８に示すように、上アレイブロック１１および下アレイブロック１２からのそれぞれ２組のＭＩＯ１７（ＭＩＯ＿０，ＭＩＯ＿１）は、ブロックセレクタ２５により上側（１１）または下側（１２）のいずれか一方がそれぞれ選択されてメインアンプ２６に入力される。そして、各メインアンプ２６の出力は、縮約回路２９により、１ビット（１組）のデータに縮約されて、ＣＢドライバ３０を介してグローバルＩ／ＯであるＣＢ線に出力される。
【００１１】
各メインアンプ２６の出力線は１本として記述されているが、実際はＴＲＵＥ線とＢＡＲ線とでなる１組の信号線である。縮約回路２９は、これら２組の信号線の２つのＴＲＵＥ信号とＢＡＲ信号とをそれぞれＮＡＮＤ素子で縮約し、その縮約結果を１組の信号線に出力する。
なお、通常モードで動作している時は、ＭＡセレクタ２７により２つのメインアンプ２６の出力のいずれか一方が選択され、その選択されたメインアンプ２６の出力がＣＢドライバ２８を介してＣＢ線に出力される。
【００１２】
【発明が解決しようとする課題】
ところで、そのようなパラレルテストは、隣り合ったメインアンプを活性化させることにより複数のビットについて並列的にテストを行うようにしているため、近接するライン間、たとえばＭＩＯ間、ＬＩＯ間、ビットライン間などや、近接するセル間において干渉が避けられない。そのため、バックグラウンドに全て０をライトしておいて、任意のビットに１をライトして電荷のリークをチェックするポーズテストをパラレルテストで行おうとすると、近接する複数セルが同時に１になるので、相互に干渉しあって厳密なリークのチェックができないという問題が生じた。
また、厳密なワースト条件下における従来のパラレルテストでは通常の動作に対する再現性がなく、たとえばポーズテストを行うためには通常のリード／ライト動作によって１ビットずつテストしなければならず、テスト時間が非常に長くかかるという問題が生じた。
【００１３】
本発明の目的は、パラレルテストにも関わらず、通常の動作に対する再現性のある試験を効率よく行える半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】
これまでは、パラレルテストの並列度を確保するために、通常隣り合ったメインアンプを活性化させていたが、前記課題を解決するために、離れたメインアンプを活性化するようにした。具体的には、各サブブロックごとに１のメインアンプを活性化して、さらに並列度を確保できるようにした。
【００１５】
本発明によれば、複数のメモリセルがマトリクス上に配置され、同時に２つのデータが読み出されるように構成された第１および第２のサブブロックと、前記第１のサブブロックから読み出されたデータの１つをそれぞれ入力し、当該データを出力するかまたは論理値１の信号を出力する第１および第２のメインアンプ手段と、前記第２のサブブロックから読み出されたデータの１つをそれぞれ入力し、当該データを出力するかまたは論理値１の信号を出力する第３および第４のメインアンプ手段と、前記第１のメインアンプ手段の出力と前記第２のメインアンプ手段の出力との否定的論理積演算を行う第１の演算手段と、記第３のメインアンプ手段の出力と前記第４のメインアンプ手段の出力との否定的論理積演算を行う第２の演算手段と、前記第１の演算手段の出力と前記第２の演算手段の出力を入力し、いずれか一方を選択して出力する選択手段と、前記第１の演算手段の出力と前記第２の演算手段の出力との否定的論理積演算を行う第３の演算手段とを有する半導体記憶装置が提供される。
好ましくは、第１のモードにおいては、前記第１および第３のメインアンプ手段が入力したデータをそれぞれ出力し、前記第２および第４のメインアンプ手段が論理値１のデータをそれぞれ出力し、第２のモードにおいては、前記第１および第３のメインアンプ手段が論理値１のデータをそれぞれ出力し、前記第２および第４のメインアンプ手段が入力したデータをそれぞれ出力し、第３のモードにおいては、前記第１、第２、第３および第４のメインアンプ手段が入力したデータをそれぞれ出力し、前記第１、第２および第３の演算手段が試験時における縮約手段として機能する。
【００１６】
本発明の半導体記憶装置は、複数のメモリセルが、たとえば上メモリブロックおよび下メモリブロックというような、複数の領域にまず分割されており、さらに、その各メモリブロックが、入出力データのビット幅に対応するサブブロックに実質的に分割されているような半導体記憶装置であって、前記各サブブロックより１ビットずつ同時的に出力される複数のメモリセルの出力を、前記入出力データのビット数分に縮約し、試験動作時の出力データを生成する縮約手段を有するものである。
【００１７】
このような構成の半導体記憶装置においては、前述したようなサブブロックにまたがって同時的に出力されるデータを縮約して出力することができるので、サブブロックにまたがったパラレルテストを行うことができ、本発明の半導体記憶装置の試験方法が可能となる。
なお、前記サブブロックは、所定個数のメモリセルで形成され、複数個で１つの出力ビットに対応する記憶領域を形成するような、たとえばＭＡＴと言われるようなブロックである。したがって、サブブロックは、通常入出力データのビット数の整数倍の数、存在することになる。
【００１８】
【発明の実施の形態】
本発明の半導体記憶装置の試験方法の一実施の形態を図１〜図３を参照して説明する。
なお、本実施の形態で用いるＤＲＡＭのメモリセル部分の構成は、図４および図５を参照して前述した従来のＤＲＡＭと同一とする。
また、図中で、太線で示した信号線は、その信号線が活性化（選択）されていることを示す。
図１は、本発明の半導体記憶装置の試験方法によりパラレルテストを行っている時のメモリアレイの状態を示す図である。なお、図１には上アレイブロック１１のみを示すが、下アレイブロック１２も同時に上アレイブロック１１と同一の動作をするものである。
【００１９】
本発明のパラレルテストの方法においては、図示のごとく、各サブブロック１４-1〜１４-4ごとに、２つのメモリセルがアクセスされてデータが出力される。したがって、図１に示すような４つのサブブロック１４-1〜１４-4で１つのメモリブロック１３が構成されるような場合においては、１つのメモリブロックについて８つのデータが同時的にアクセスされる。
【００２０】
この時のサブアレイ１５の状態を図２に示す。
サブアレイレベルでは、本発明の試験方法によるパラレルテストは、通常動作のメモリセルのアクセス状態と同じである。すなわち、Ｙ選択信号線２３により隣接する２つのセンスアンプ２０が選択され、ワード線２２により選択されているメモリセル２４のデータがセンスアンプ２０により読み出される。そして、この読み出されたメモリセル２４のデータは、ＬＩＯ１９およびＩＯスイッチ１８を介してＭＩＯ１７よりそれぞれ出力される。なお、書き込み動作においては、２つのＭＩＯ１７のうちの１つのＭＩＯ１７のみから１つのデータが書き込まれる。
【００２１】
本発明の半導体記憶装置の特徴的な構成であり、この出力されたデータを縮約する回路部の構成を図３に示す。この図３の回路は、図１の１つのサブブロック１４-i（ｉ＝１〜４）に対応する回路である。
図３は、本発明の半導体記憶装置の試験方法により（インディペンデントアレイ）パラレルテストを行う時にその出力データを生成する回路の構成を示す図である。
図３に示すように、上アレイブロック１１および下アレイブロック１２からのそれぞれ２組のＭＩＯ１７（ＭＩＯ＿０，ＭＩＯ＿１）は、各々メインアンプ２６に入力される。そして、各メインアンプ２６の出力は、上アレイブロック１１および下アレイブロック１２ごとに、ＴＲＵＥ信号同士およびＢＡＲ信号同士がそれぞれＮＡＮＤ素子３１によりまず縮約される。
【００２２】
なお、各メインアンプ２６は選択／非選択の２つのモードをもっており、選択状態の場合は入力信号をそのままの論理レベルで出力し、非選択の場合にはＴＲＵＥ出力およびＢＡＲ出力をいずれもハイレベル（論理値１）とする。通常の動作では、上アレイブロック１１および下アレイブロック１２においてそれぞれＭＩＯ＿０もしくはＭＩＯ＿１のうちの一方が選択されるので、各アレイブロックに対応する２つのメインアンプ２６は一方が選択状態となり、他方が非選択状態となる。これは本発明の半導体記憶装置の試験方法でも同様であり、このメインアンプの選択／非選択動作によって１つのサブアレイ（サブブロック）からは１つのデータが読み出されることになる。
【００２３】
この出力データ生成回路において、通常モードで動作している時には、上側の２つのＮＡＮＤ素子３１の出力または下側の２つのＮＡＮＤ素子３１の出力のいずれか一方の組がセレクタ３２で選択されてＣＢドライバ２８に入力され、グローバルＩ／ＯであるＣＢ線に出力される。
一方試験モードで動作している時には、４つのＮＡＮＤ素子３１の出力が、さらに縮約回路２９により縮約されて、ＣＢドライバ３０を介してＣＢ線に出力される。なお、縮約回路２９においては、上アレイブロック１１からのＴＲＵＥ信号に対応するＮＡＮＤ素子３１の出力と下アレイブロック１２からのＴＲＵＥ信号に対応するＮＡＮＤ素子３１の出力とが縮約されて、縮約後のＴＲＵＥ信号が生成される。この生成過程は、縮約後のＢＡＲ信号についても同様である。
【００２４】
このような本発明の試験方法によりポーズテストを行う場合について説明する。
まず、このメモリアレイの全てのメモリセルに０を書き込む。
次に、各サブブロックのテスト対象となる１つのメモリセルに１を書き込む。
そして、その１を書き込んだメモリセルの内容を上述したパラレルテストの読み出し方法により読み出す。この時、チップ全体では３２個のメモリセルの内容を読み出すことになる。この時、上アレイブロック１１のサブブロックから読み出されたデータと下アレイブロック１２のサブブロックから読み出されたデータとが図３に示す回路で縮約されるので、３２個のデータが１６個になる。そして、各メモリブロックにおける４つのデータがそれぞれ１つのデータに縮約されるので、結果として４ビットのデータとして読み出されて出力される。このメモリブロックにおけるデータの縮約は従来のものと同じである。
【００２５】
このようなポーズテストにおいては、３２個のメモリセルの内容が同時的にアクセスされているにも係わらず、図１および図２に示すようにそれらのメモリセル、および、データリード／ライト時のパスは十分はなれているので、それらが干渉することなく適切に試験が行える。
【００２６】
このように、本実施の形態の半導体記憶装置に対して本実施の形態の半導体記憶装置の試験方法を適用すれば、メモリブロックにまたがった複数のメモリを同時的にアクセスし、その複数のデータを縮約して出力することができる。したがって、同時的にアクセスしながらそれらのデータが相互に干渉されることなく、また並列度をあげて試験を行うことができる。したがって、厳密な試験を高速に行うことができる。
また、本実施の形態の半導体記憶装置においては、試験時に用いる各メモリブロックのメモリブロックからのデータの獲得は、通常動作時の出力データ線を一部共用しているので、テスト回路を従来より少なくすることができ、回路規模を小さくすることができる。
【００２７】
なお、本発明の試験方法を実施する場合には、試験モードの動作時において、１つのアドレス入力において前述したような所定の複数のサブブロックのＹ選択信号線２３、すなわちセンスアンプ２０が活性化されるような構成にしなければならない。しかし、これは、本来ＤＲＡＭに具わっているデコーダ部分の配線をそのように動作するようにセットするだけであり、任意の方法により容易に行える。したがって、本実施の形態においてはこのデコード部の構成については説明を省略する。
【００２８】
なお、本発明の半導体記憶装置においては、図３に示した本実施の形態に限れるものではなく、同様の動作をする任意の回路構成により実現してよい。
また、本発明はＤＲＡＭにだけ適用可能なものではなく、多数のメモリセルにより構成されるような任意の半導体記憶装置に適用可能である。
【００２９】
【発明の効果】
本発明の半導体記憶装置の試験方法によれば、ポーズテストなどのパラレルテストを近接するメモリセルによる干渉を避けて行うことができるため、半導体記憶装置に対して厳密な（通常の動作と同様な条件の）試験を高速に行うことができる。
また、本発明の半導体記憶装置によれば、前記ポーズテストなどのパラレルテストを効率よく行え、さらに回路規模を小さくすることができるので、信頼性が向上し、コストがより安価になる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の試験方法により半導体記憶装置の試験を行っている時のメモリアレイの状態を示す図である。
【図２】本発明の半導体記憶装置の試験方法により半導体記憶装置の試験を行っている時のサブアレイの状態を示す図である。
【図３】本発明の半導体記憶装置のテストデータ生成回路の構成を示すブロック図である。
【図４】半導体記憶装置のメモリアレイの構成を示す図である。
【図５】図４に示した半導体記憶装置のサブアレイの構成を示す図である。
【図６】従来の方法により半導体記憶装置の試験を行っている時のメモリアレイの状態を示す図である。
【図７】従来の方法により半導体記憶装置の試験を行っている時のサブアレイの状態を示す図である。
【図８】従来の半導体記憶装置のテストデータ生成回路の構成を示すブロック図である。
【符号の説明】
１０…メモリアレイ、１１…上アレイブロック、１２…下アレイブロック、１３…メモリブロック、１５…サブアレイ、１７…ＭＩＯ、１８…ＩＯスイッチ、１９…ＬＩＯ、２０…センスアンプ、２１…ビット線、２２…ワード線、２３…Ｙ選択信号線、２４…メモリセル、２５…ブロックセレクタ、２６…メインアンプ、２７…ＭＡセレクタ、２８，３０…ＣＢドライバ、２９…縮約回路、３０…ＣＢドライバ、３１…ＮＡＮＤ素子、３２…セレクタ
Claims (2)
- 複数のメモリセルがマトリクス上に配置され、同時に２つのデータが読み出されるように構成された第１および第２のサブブロックと、
前記第１のサブブロックから読み出されたデータの１つをそれぞれ入力し、当該データを出力するかまたは論理値１の信号を出力する第１および第２のメインアンプ手段と、
前記第２のサブブロックから読み出されたデータの１つをそれぞれ入力し、当該データを出力するかまたは論理値１の信号を出力する第３および第４のメインアンプ手段と、
前記第１のメインアンプ手段の出力と前記第２のメインアンプ手段の出力との否定的論理積演算を行う第１の演算手段と、
前記第３のメインアンプ手段の出力と前記第４のメインアンプ手段の出力との否定的論理積演算を行う第２の演算手段と、
前記第１の演算手段の出力と前記第２の演算手段の出力を入力し、いずれか一方を選択して出力する選択手段と、
前記第１の演算手段の出力と前記第２の演算手段の出力との否定的論理積演算を行う第３の演算手段と
を有する半導体記憶装置。 - 第１のモードにおいては、前記第１および第３のメインアンプ手段が入力したデータをそれぞれ出力し、前記第２および第４のメインアンプ手段が論理値１のデータをそれぞれ出力し、
第２のモードにおいては、前記第１および第３のメインアンプ手段が論理値１のデータをそれぞれ出力し、前記第２および第４のメインアンプ手段が入力したデータをそれぞれ出力し、
第３のモードにおいては、前記第１、第２、第３および第４のメインアンプ手段が入力したデータをそれぞれ出力し、
前記第１、第２および第３の演算手段が試験時における縮約手段として機能する
請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP24469695A JP3741225B2 (ja) | 1995-09-22 | 1995-09-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP24469695A JP3741225B2 (ja) | 1995-09-22 | 1995-09-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0991994A JPH0991994A (ja) | 1997-04-04 |
| JP3741225B2 true JP3741225B2 (ja) | 2006-02-01 |
Family
ID=17122581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP24469695A Expired - Fee Related JP3741225B2 (ja) | 1995-09-22 | 1995-09-22 | 半導体記憶装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3741225B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4540137B2 (ja) * | 1998-07-24 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 同期型半導体記憶装置 |
-
1995
- 1995-09-22 JP JP24469695A patent/JP3741225B2/ja not_active Expired - Fee Related
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|---|---|
| JPH0991994A (ja) | 1997-04-04 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050411 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050426 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050627 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051018 |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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