JPH0991994A - 半導体記憶装置の試験方法および半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】近接するセル間の干渉などのため、ポーズテス
トなどのパラレルテストを厳密行うことができない。 【解決手段】上アレイブロックおよび下アレイブロック
というような、複数の領域に分割されており、さらにそ
の各アレイブロックが、複数のサブブロックに実質的に
分割されているような半導体記憶装置に対して、同一の
サブブロック内のような近接するメモリセルに対して並
列的な書き込み動作は行わず、各サブブロックについて
は１ビットずつのデータを読み出す。そして、複数のサ
ブブロック各々については同時的にアクセスし、その同
時的なアクセスの結果得られた複数のメモリセルの出力
を入出力データのビット数分に縮約して出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭなどの半
導体記憶装置の試験方法、および、その半導体記憶装置
に関する。

【０００２】

【従来の技術】ＤＲＡＭなどの半導体記憶装置は、近年
の微細加工技術の進歩に伴い高集積化が進み、６４Ｍbi
t といった大容量のメモリチップも実用に供されてい
る。

【０００３】そのような、ＤＲＡＭの構成の一例を図４
および図５を参照して説明する。図４は、×４構成の６
４Ｍbit のＤＲＡＭのメモリアレイの構成の一例を示す
図である。図５は、図４に示すメモリアレイにおけるサ
ブアレイ１５の構成をより詳細に示す図である。図４に
示すメモリアレイ１０は、１ビットの記憶容量を有する
メモリセルが、行（ロー）方向、および、列（カラム）
方向に整列されて、マトリックスアレイ状に構成されて
いる。

【０００４】そのようなメモリアレイは、アレイ全体が
上アレイブロック１１および下アレイブロック１２に分
割されており、各アレイブロックは、入出力データのビ
ット幅に対応して、各々８Ｍbit ずつのメモリブロック
１３-1〜１３-4に分割されている。さらに、各メモリブ
ロック１３-1〜１３-4は、４つのサブブロック１４-1〜
１４-4より構成されている。各サブブロック１４-1〜１
４-4には、ペアになったメインＩＯ（ＭＩＯ）線１７が
２本ずつペアになった状態で設けられており、各サブブ
ロック１４-1〜１４-4へのデータの入出力はこのＭＩＯ
１７により行われる。したがって、上アレイブロック１
１および下アレイブロック１２におけるメモリブロック
の計１６本のＭＩＯ１７上のデータが適宜選択されて、
最終的に１ビットのＩＯデータとなる。

【０００５】各ＭＩＯ１７には、ＩＯスイッチ１８を介
して８本のローカルＩＯ（ＬＩＯ）線１９が接続され、
そのＬＩＯ１９には各々２５６個のセンスアンプ２０が
設けられており、さらに各センスアンプ２０にはビット
線２１を介して５１２個のメモリセルが接続されてい
る。ＬＩＯ１９に接続されるセンスアンプ２０から延び
るビット線２１は、図５に示すように櫛形に組み合わさ
れてマトリクス状に配されたメモリセルに順次接続さ
れ、２５６Ｋビット（５１２個のメモリセル×２５６個
のセンスアンプ×２個のＬＩＯ）分のメモリセルからな
るサブアレイ１５を構成する。このように、１つのサブ
ブロック１４は８つのサブアレイ１５より構成される。

【０００６】そして、このようなＤＲＡＭにおいては、
入力されたローアドレスおよびカラムアドレスのデコー
ド結果に基づいて、適宜ワード線２２、Ｙ選択信号線２
３が活性化されてメモリセル２４が選択される。そし
て、活性化されたセンスアンプ２０、ＩＯスイッチ１８
を介してＭＩＯ１７とメモリセルとの間でデータの入出
力が行われる。

【０００７】ところで、ＤＲＡＭの記憶容量が大きくな
ると、ＤＲＡＭの試験に非常に時間がかかるという問題
が生じてくる。そこで、そのようなＤＲＡＭにおいて
は、通常モードとは別に、複数のメモリセルについて同
時的にチェックを行うパラレルテストが行えるような試
験モードを設定しているものが多い。

【０００８】図６は、そのパラレルテストを行っている
時のメモリアレイの状態を示す図である。なお、図６に
は上アレイブロック１１のみを示すが、下アレイブロッ
ク１２も選択された時に上アレイブロック１１と同一の
動作をするものである。図示のごとく、パラレルテスト
実行時には、各メモリブロック１３-1〜１３-4ごとに、
複数のメモリセルがアクセスされ複数のＭＩＯ１７より
データが出力される。図６の例においては、メモリブロ
ック１３-1〜１３-4の各８本のＭＩＯ１７よりデータが
同時的に出力される。そして、このデータを縮約してデ
ータ出力ＤＱＡ〜ＤＱＤとして出力する。なお、図６に
おいては、黒く塗りつぶされているサブアレイ（１５）
が活性化されているものとする。

【０００９】このパラレルテスト実行時のサブアレイ１
５の状態を図７に示す。サブアレイレベルでは、パラレ
ルテスト実行時には、Ｙ選択信号線２３により隣接する
２つのセンスアンプ２０が選択され、２つのメモリセル
２４が選択される。そして、この各メモリセル２４のデ
ータは、各々センスアンプ２０を介して各々ＭＩＯ１７
より出力される。図７においては、Ｙ選択信号線２３の
両側に位置する２つのビット線２１に接続されている２
つのセンスアンプ２０が選択される。

【００１０】この出力されたデータを縮約する回路部の
構成を図８に示す。図８は、パラレルテスト実行時の出
力データ生成回路の構成を示すブロック図である。な
お、図８の回路は１つのサブブロック１４-i（ｉ＝１〜
４）に対応する回路である。図８に示すように、上アレ
イブロック１１および下アレイブロック１２からのそれ
ぞれ２組のＭＩＯ１７（ＭＩＯ＿０，ＭＩＯ＿１）は、
ブロックセレクタ２５により上側（１１）または下側
（１２）のいずれか一方がそれぞれ選択されてメインア
ンプ２６に入力される。そして、各メインアンプ２６の
出力は、縮約回路２９により、１ビット（１組）のデー
タに縮約されて、ＣＢドライバ３０を介してグローバル
Ｉ／ＯであるＣＢ線に出力される。

【００１１】各メインアンプ２６の出力線は１本として
記述されているが、実際はＴＲＵＥ線とＢＡＲ線とでな
る１組の信号線である。縮約回路２９は、これら２組の
信号線の２つのＴＲＵＥ信号とＢＡＲ信号とをそれぞれ
ＮＡＮＤ素子で縮約し、その縮約結果を１組の信号線に
出力する。なお、通常モードで動作している時は、ＭＡ
セレクタ２７により２つのメインアンプ２６の出力のい
ずれか一方が選択され、その選択されたメインアンプ２
６の出力がＣＢドライバ２８を介してＣＢ線に出力され
る。

【００１２】

【発明が解決しようとする課題】ところで、そのような
パラレルテストは、隣り合ったメインアンプを活性化さ
せることにより複数のビットについて並列的にテストを
行うようにしているため、近接するライン間、たとえば
ＭＩＯ間、ＬＩＯ間、ビットライン間などや、近接する
セル間において干渉が避けられない。そのため、バック
グラウンドに全て０をライトしておいて、任意のビット
に１をライトして電荷のリークをチェックするポーズテ
ストをパラレルテストで行おうとすると、近接する複数
セルが同時に１になるので、相互に干渉しあって厳密な
リークのチェックができないという問題が生じた。ま
た、厳密なワースト条件下における従来のパラレルテス
トでは通常の動作に対する再現性がなく、たとえばポー
ズテストを行うためには通常のリード／ライト動作によ
って１ビットずつテストしなければならず、テスト時間
が非常に長くかかるという問題が生じた。

【００１３】したがって、本発明の目的は、パラレルテ
ストにも拘らず、通常の動作に対する再現性のある半導
体記憶装置の試験方法を提供することにある。また、本
発明の他の目的は、前記試験をより効率よく行える半導
体記憶装置を提供することにある。

【００１４】

【課題を解決するための手段】これまでは、パラレルテ
ストの並列度を確保するために、通常隣り合ったメイン
アンプを活性化させていたが、前記課題を解決するため
に、離れたメインアンプを活性化するようにした。具体
的には、各サブブロックごとに１のメインアンプを活性
化して、さらに並列度を確保できるようにした。

【００１５】したがって、本発明の半導体記憶装置の試
験方法は、複数のメモリセルが、たとえば上アレイブロ
ックおよび下アレイブロックというような、複数の領域
にまず分割されており、さらに、その各アレイブロック
が、入出力データのビット幅に対応するサブブロックに
実質的に分割されているような半導体記憶装置に対し
て、まず、前記半導体記憶装置の全メモリセルに対して
０または１を記憶させ、次に前記各サブブロックについ
て同時的なアクセスを行って前記各サブブロックごとに
１つのメモリセルに１または０を記憶させ、その後再び
前記各サブブロックについて同時的なアクセスを行って
前記１または０を記憶させたメモリセルの内容を読み出
し、その読み出された各サブブロックの記憶内容を縮約
し、その出力結果を出力してチェックする。そして、こ
の１または０を記憶させる工程、当該１または０を記憶
させたメモリセルの内容を読み出す工程、および、前記
読み出された内容を出力しチェックする工程を、繰り返
し行い、全てのメモリセルについてポーズテストを行
う。

【００１６】また、本発明の半導体記憶装置は、複数の
メモリセルが、たとえば上メモリブロックおよび下メモ
リブロックというような、複数の領域にまず分割されて
おり、さらに、その各メモリブロックが、入出力データ
のビット幅に対応するサブブロックに実質的に分割され
ているような半導体記憶装置であって、前記各サブブロ
ックより１ビットずつ同時的に出力される複数のメモリ
セルの出力を、前記入出力データのビット数分に縮約
し、試験動作時の出力データを生成する縮約手段を有す
るものである。

【００１７】このような構成の半導体記憶装置において
は、前述したようなサブブロックにまたがって同時的に
出力されるデータを縮約して出力することができるの
で、サブブロックにまたがったパラレルテストを行うこ
とができ、本発明の半導体記憶装置の試験方法が可能と
なる。なお、前記サブブロックは、所定個数のメモリセ
ルで形成され、複数個で１つの出力ビットに対応する記
憶領域を形成するような、たとえばＭＡＴと言われるよ
うなブロックである。したがって、サブブロックは、通
常入出力データのビット数の整数倍の数、存在すること
になる。

【００１８】

【発明の実施の形態】本発明の半導体記憶装置の試験方
法の一実施の形態を図１〜図３を参照して説明する。な
お、本実施の形態で用いるＤＲＡＭのメモリセル部分の
構成は、図４および図５を参照して前述した従来のＤＲ
ＡＭと同一とする。また、図中で、太線で示した信号線
は、その信号線が活性化（選択）されていることを示
す。図１は、本発明の半導体記憶装置の試験方法により
パラレルテストを行っている時のメモリアレイの状態を
示す図である。なお、図１には上アレイブロック１１の
みを示すが、下アレイブロック１２も同時に上アレイブ
ロック１１と同一の動作をするものである。

【００１９】本発明のパラレルテストの方法において
は、図示のごとく、各サブブロック１４-1〜１４-4ごと
に、２つのメモリセルがアクセスされてデータが出力さ
れる。したがって、図１に示すような４つのサブブロッ
ク１４-1〜１４-4で１つのメモリブロック１３が構成さ
れるような場合においては、１つのメモリブロックにつ
いて８つのデータが同時的にアクセスされる。

【００２０】この時のサブアレイ１５の状態を図２に示
す。サブアレイレベルでは、本発明の試験方法によるパ
ラレルテストは、通常動作のメモリセルのアクセス状態
と同じである。すなわち、Ｙ選択信号線２３により隣接
する２つのセンスアンプ２０が選択され、ワード線２２
により選択されているメモリセル２４のデータがセンス
アンプ２０により読み出される。そして、この読み出さ
れたメモリセル２４のデータは、ＬＩＯ１９およびＩＯ
スイッチ１８を介してＭＩＯ１７よりそれぞれ出力され
る。なお、書き込み動作においては、２つのＭＩＯ１７
のうちの１つのＭＩＯ１７のみから１つのデータが書き
込まれる。

【００２１】本発明の半導体記憶装置の特徴的な構成で
あり、この出力されたデータを縮約する回路部の構成を
図３に示す。この図３の回路は、図１の１つのサブブロ
ック１４-i（ｉ＝１〜４）に対応する回路である。図３
は、本発明の半導体記憶装置の試験方法により（インデ
ィペンデントアレイ）パラレルテストを行う時にその出
力データを生成する回路の構成を示す図である。図３に
示すように、上アレイブロック１１および下アレイブロ
ック１２からのそれぞれ２組のＭＩＯ１７（ＭＩＯ＿
０，ＭＩＯ＿１）は、各々メインアンプ２６に入力され
る。そして、各メインアンプ２６の出力は、上アレイブ
ロック１１および下アレイブロック１２ごとに、ＴＲＵ
Ｅ信号同士およびＢＡＲ信号同士がそれぞれＮＡＮＤ素
子３１によりまず縮約される。

【００２２】なお、各メインアンプ２６は選択／非選択
の２つのモードをもっており、選択状態の場合は入力信
号をそのままの論理レベルで出力し、非選択の場合には
ＴＲＵＥ出力およびＢＡＲ出力をいずれもハイレベル
（論理値１）とする。通常の動作では、上アレイブロッ
ク１１および下アレイブロック１２においてそれぞれＭ
ＩＯ＿０もしくはＭＩＯ＿１のうちの一方が選択される
ので、各アレイブロックに対応する２つのメインアンプ
２６は一方が選択状態となり、他方が非選択状態とな
る。これは本発明の半導体記憶装置の試験方法でも同様
であり、このメインアンプの選択／非選択動作によって
１つのサブアレイ（サブブロック）からは１つのデータ
が読み出されることになる。

【００２３】この出力データ生成回路において、通常モ
ードで動作している時には、上側の２つのＮＡＮＤ素子
３１の出力または下側の２つのＮＡＮＤ素子３１の出力
のいずれか一方の組がセレクタ３２で選択されてＣＢド
ライバ２８に入力され、グローバルＩ／ＯであるＣＢ線
に出力される。一方試験モードで動作している時には、
４つのＮＡＮＤ素子３１の出力が、さらに縮約回路２９
により縮約されて、ＣＢドライバ３０を介してＣＢ線に
出力される。なお、縮約回路２９においては、上アレイ
ブロック１１からのＴＲＵＥ信号に対応するＮＡＮＤ素
子３１の出力と下アレイブロック１２からのＴＲＵＥ信
号に対応するＮＡＮＤ素子３１の出力とが縮約されて、
縮約後のＴＲＵＥ信号が生成される。この生成過程は、
縮約後のＢＡＲ信号についても同様である。

【００２４】このような本発明の試験方法によりポーズ
テストを行う場合について説明する。まず、このメモリ
アレイの全てのメモリセルに０を書き込む。次に、各サ
ブブロックのテスト対象となる１つのメモリセルに１を
書き込む。そして、その１を書き込んだメモリセルの内
容を上述したパラレルテストの読み出し方法により読み
出す。この時、チップ全体では３２個のメモリセルの内
容を読み出すことになる。この時、上アレイブロック１
１のサブブロックから読み出されたデータと下アレイブ
ロック１２のサブブロックから読み出されたデータとが
図３に示す回路で縮約されるので、３２個のデータが１
６個になる。そして、各メモリブロックにおける４つの
データがそれぞれ１つのデータに縮約されるので、結果
として４ビットのデータとして読み出されて出力され
る。このメモリブロックにおけるデータの縮約は従来の
ものと同じである。

【００２５】このようなポーズテストにおいては、３２
個のメモリセルの内容が同時的にアクセスされているに
も係わらず、図１および図２に示すようにそれらのメモ
リセル、および、データリード／ライト時のパスは十分
はなれているので、それらが干渉することなく適切に試
験が行える。

【００２６】このように、本実施の形態の半導体記憶装
置に対して本実施の形態の半導体記憶装置の試験方法を
適用すれば、メモリブロックにまたがった複数のメモリ
を同時的にアクセスし、その複数のデータを縮約して出
力することができる。したがって、同時的にアクセスし
ながらそれらのデータが相互に干渉されることなく、ま
た並列度をあげて試験を行うことができる。したがっ
て、厳密な試験を高速に行うことができる。また、本実
施の形態の半導体記憶装置においては、試験時に用いる
各メモリブロックのメモリブロックからのデータの獲得
は、通常動作時の出力データ線を一部共用しているの
で、テスト回路を従来より少なくすることができ、回路
規模を小さくすることができる。

【００２７】なお、本発明の試験方法を実施する場合に
は、試験モードの動作時において、１つのアドレス入力
において前述したような所定の複数のサブブロックのＹ
選択信号線２３、すなわちセンスアンプ２０が活性化さ
れるような構成にしなければならない。しかし、これ
は、本来ＤＲＡＭに具わっているデコーダ部分の配線を
そのように動作するようにセットするだけであり、任意
の方法により容易に行える。したがって、本実施の形態
においてはこのデコード部の構成については説明を省略
する。

【００２８】なお、本発明の半導体記憶装置において
は、図３に示した本実施の形態に限れるものではなく、
同様の動作をする任意の回路構成により実現してよい。
また、本発明はＤＲＡＭにだけ適用可能なものではな
く、多数のメモリセルにより構成されるような任意の半
導体記憶装置に適用可能である。

【００２９】

【発明の効果】本発明の半導体記憶装置の試験方法によ
れば、ポーズテストなどのパラレルテストを近接するメ
モリセルによる干渉を避けて行うことができるため、半
導体記憶装置に対して厳密な（通常の動作と同様な条件
の）試験を高速に行うことができる。また、本発明の半
導体記憶装置によれば、前記ポーズテストなどのパラレ
ルテストを効率よく行え、さらに回路規模を小さくする
ことができるので、信頼性が向上し、コストがより安価
になる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の試験方法により半導
体記憶装置の試験を行っている時のメモリアレイの状態
を示す図である。

【図２】本発明の半導体記憶装置の試験方法により半導
体記憶装置の試験を行っている時のサブアレイの状態を
示す図である。

【図３】本発明の半導体記憶装置のテストデータ生成回
路の構成を示すブロック図である。

【図４】半導体記憶装置のメモリアレイの構成を示す図
である。

【図５】図４に示した半導体記憶装置のサブアレイの構
成を示す図である。

【図６】従来の方法により半導体記憶装置の試験を行っ
ている時のメモリアレイの状態を示す図である。

【図７】従来の方法により半導体記憶装置の試験を行っ
ている時のサブアレイの状態を示す図である。

【図８】従来の半導体記憶装置のテストデータ生成回路
の構成を示すブロック図である。

【符号の説明】

１０…メモリアレイ、１１…上アレイブロック、１２…
下アレイブロック、１３…メモリブロック、１５…サブ
アレイ、１７…ＭＩＯ、１８…ＩＯスイッチ、１９…Ｌ
ＩＯ、２０…センスアンプ、２１…ビット線、２２…ワ
ード線、２３…Ｙ選択信号線、２４…メモリセル、２５
…ブロックセレクタ、２６…メインアンプ、２７…ＭＡ
セレクタ、２８，３０…ＣＢドライバ、２９…縮約回
路、３０…ＣＢドライバ、３１…ＮＡＮＤ素子、３２…
セレクタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 助川 俊一 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 重並 賢一 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 佐伯 亮 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 鈴木 幸英 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (4)

【特許請求の範囲】
1. 【請求項１】複数のメモリセルがマトリクス上に配置さ
   れたサブブロック部を複数個有する半導体記憶装置の試
   験方法であって、 （ａ）前記半導体記憶装置の全てのメモリセルにデータ
   ０または１を書き込む工程と、 （ｂ）前記各サブブロック部の１つのメモリセルにデー
   タ１または０を書き込む工程と、 （ｃ）データ１または０を書き込んだ前記各サブブロッ
   ク部の前記メモリセルからデータを読み出す工程と、 （ｄ）前記各サブブロックごとに読み出されたデータを
   縮約して出力する工程とを有する半導体記憶装置の試験
   方法。
2. 【請求項２】前記サブブロックの全てのメモリセルに対
   して前記（ａ）〜（ｄ）の工程を行う請求項１記載の半
   導体記憶装置の試験方法。
3. 【請求項３】複数のメモリセルがマトリクス上に配置さ
   れ、同時に２つのデータが読み出されるように構成され
   た第１および第２のサブブロックと、 前記第１のサブブロックから読み出されたデータの１つ
   をそれぞれ入力し、当該データを出力するかまたは論理
   値１の信号を出力する第１および第２のメインアンプ手
   段と、 前記第２のサブブロックから読み出されたデータの１つ
   をそれぞれ入力し、当該データを出力するかまたは論理
   値１の信号を出力する第３および第４のメインアンプ手
   段と、 前記第１のメインアンプ手段の出力と前記第２のメイン
   アンプ手段の出力との否定的論理積演算を行う第１の演
   算手段と、 前記第３のメインアンプ手段の出力と前記第４のメイン
   アンプ手段の出力との否定的論理積演算を行う第２の演
   算手段と、 前記第１の演算手段の出力と前記第２の演算手段の出力
   を入力し、いずれか一方を選択して出力する選択手段
   と、 前記第１の演算手段の出力と前記第２の演算手段の出力
   との否定的論理積演算を行う第３の演算手段とを有する
   半導体記憶装置。
4. 【請求項４】第１のモードにおいては、前記第１および
   第３のメインアンプ手段が入力したデータをそれぞれ出
   力し、前記第２および第４のメインアンプ手段が論理値
   １のデータをそれぞれ出力し、 第２のモードにおいては、前記だい１および第３のメイ
   ンアンプ手段が論理値１のデータをそれぞれ出力し、前
   記第２および第４のメインアンプ手段が入力したデータ
   をそれぞれ出力し、 第３のモードにおいては、前記第１、第２、第３および
   第４のメインアンプ手段が入力したデータをそれぞれ出
   力し、 前記第１、第２および第３の演算手段が試験時における
   縮約手段として機能する請求項３記載の半導体記憶装
   置。