JPH0935497A - 半導体記憶装置及びその試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体記憶装置に関し、試験用の端子の数を
極力減らし、しかも、少ないテスト数で簡易にメモリセ
ルアレイの書込み読出し試験をする。 【解決手段】 行方向で１対のビット線に並列に接続さ
れ、かつ、列方向でワード線に接続されたｍ行×ｎ列の
メモリセルＭ１〜Ｍ4096と、メモリセルの一方のビット
線ＢＬ（バー）と、隣のメモリセルの一方のビット線Ｂ
Ｌとを接続する３１個のビット線接続回路Ｃ１〜Ｃ31
と、セルＭ１，Ｍ33…のビット線ＢＬ１にテスト信号を
入力するテスト入力回路２１と、セルＭ32，Ｍ64…のビ
ット線ＢＬ32（バー）から読出し信号を出力するテスト
出力回路２２とを備え、ワード線を列毎に順次選択して
32個のメモリセル毎にシリアルに書込み読出し試験を行
う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置及
びその試験方法に関するものであり、特に、ＲＡＭ（Ｒ
andom Ａccess Ｍemory ）のメモリセルを簡易に試験す
るための回路及びその方法に関するものである。

【０００２】

【従来の技術】近年、情報処理装置の高性能化の要求及
び半導体装置の高集積化・高密度化に伴い、記憶保持動
作が必要で、随時書込み読出しが可能な大容量のＲＡＭ
の製造要求がある。しかし、ＲＡＭの大容量化に伴いメ
モリ試験も大規模化する傾向にあり、今後、益々、試験
時間の増加は避けられない状況にある。そのため、メモ
リセルの書込み読出し試験の簡易化が要求されている。

【０００３】図６は、従来例に係るＳＲＡＭ（Ｓtatic
Ｒandom Ａccess Ｍemory ）の構成図を示している。図
６において、１はアドレスＡ０〜Ａｎを入力するアドレ
スバッファ、２はアドレスＡ０〜Ａｎをデコードしてワ
ード線選択信号を出力するロウデコーダ、３はアドレス
Ａ０〜Ａｎをデコードして読出し制御信号を出力するカ
ラムデコーダ、４は読出し制御信号に基づいてビット線
上の読出し信号を出力するセンスアンプ＆スイッチ回
路、５はデータを記憶するメモリセルアレイ、６はデー
タを入力又は出力するＩ／Ｏバッファ、７はチップセレ
クト信号ＣＳ、ライトイネーブル信号ＷＥ及びアウトプ
ットイネーブル信号ＯＥに基づいてアドレスバッファ
１、ロウデコーダ２、カラムデコーダ３、センスアンプ
＆スイッチ回路４及びＩ／Ｏバッファ６の入出力を制御
する書込み読出し制御回路である。

【０００４】次に、ＳＲＡＭの試験時の動作について説
明する。図７（Ａ）は単体のＳＲＡＭを試験する場合の
構成図を示している。図７（Ａ）において、８は被試験
ＳＲＡＭであり、９はＲＡＭテスタである。まず、被試
験ＳＲＡＭ８とＲＡＭテスタ９とを接続する。そして、
ＲＡＭテスタ９から被試験ＳＲＡＭ８へ電源ＶCC，接地
ＧNDと、アドレスＡ０〜Ａｎと、チップセレクト信号Ｃ
Ｓと、ライトイネーブル信号ＷＥと、アウトプットイネ
ーブル信号ＯＥとを供給し、被試験ＳＲＡＭ８からＲＡ
Ｍテスタ９へ読出しデータＤ０〜Ｄｎを取り出すように
する。

【０００５】また、ＲＡＭテスタ９から被試験ＳＲＡＭ
８へテストデータを供給し、アドレスＡ０〜Ａｎをアド
レスバッファ１に入力すると、制御回路７はチップセレ
クト信号ＣＳ、ライトイネーブル信号ＷＥ及びアウトプ
ットイネーブル信号ＯＥに基づいてアドレスバッファ１
に制御信号を出力する。この結果、アドレスＡ０〜Ａｎ
を入力したロウデコーダ２はアドレスＡ０〜Ａｎをデコ
ードしてワード線選択信号をメモリセルアレイ５に出力
する。また、アドレスＡ０〜Ａｎを入力したカラムデコ
ーダ３はアドレスＡ０〜Ａｎをデコードして読出し制御
信号をセンスアンプ＆スイッチ回路４に出力する。ま
た、Ｉ／Ｏバッファ６はテストデータをセンスアンプ＆
スイッチ回路４に出力する。

【０００６】そして、データ書込み時には、センスアン
プ＆スイッチ回路４は書込み制御信号に基づいてビット
線上のテストデータをメモリセルアレイ５に出力する。
これにより、メモリセルアレイ５は選択されたメモリセ
ルにデータを記憶する。また、データ読出し時には、セ
ンスアンプ＆スイッチ回路４は読出し制御信号に基づい
てビット線上の読出し信号をＩ／Ｏバッファ６に出力す
る。Ｉ／Ｏバッファ６ではデータをＲＡＭテスタ９に出
力する。

【０００７】ＲＡＭテスタ９では、このテストデータに
対する期待値と、被試験ＳＲＡＭ８から得られたデータ
の出力値とを比較する。そして、両値が一致する場合に
は、メモリセルアレイ５に異常が無いことが判断でき
る。また、期待値と出力値とが異なるときには、メモリ
セルアレイ５のどこかのメモリセルに異常が生じている
ことが判断できる。代表的なＲＡＭの試験としては、１
ビットのメモリセルのみに「Ｈ」（ハイ）レベルのデー
タを書込み、他の全てのメモリセルには「Ｌ」レベルの
データを書込み、「Ｌ」レベルのメモリセルから「Ｈ」
レベルのメモリセルに与える影響を検出する方法があ
る。

【０００８】図７（Ｂ）は通常使用端子とテスト用端子
とを別々に設けたＲＡＭの構成図を示している。図７
（Ａ）において、１０はテスト用端子を個別に有するＲ
ＡＭであり、10Ａは入力切り換え用のセレクタ、10Ｂは
被試験ＲＡＭ、10Ｃは出力切り換え用のセレクタであ
る。セレクタ10Ａはｎビットの通常入力端子Ａと、Ａと
同じ本数のテスト用入力端子Ｂと、被試験ＲＡＭ10Ｂの
入力部とに接続され、セレクタ10Ｃはｎビットの通常出
力端子Ｃと、Ｃと同じ本数のテスト用出力端子Ｄと、被
試験ＲＡＭ10Ｂの出力部とに接続されている。

【０００９】このような構成のＲＡＭは１チップマイク
ロコンピュータに搭載され、他の集積回路にこのＲＡＭ
を組み込んだ後にも、ＲＡＭ10Ｂを分離して試験できる
ようにしたものである。試験時には、セレクタ10Ａ及び
10Ｃを通常／試験モード信号（Ｔ／Ｎ）に基づいて切り
換え、ＲＡＭ10Ｂを他の回路から切り離す。そして、切
り離されたＲＡＭ１０のテスト用入力端子Ｂとテスト用
出力端子Ｄとを使用して書込み読出し試験をするもので
ある。

【００１０】

【発明が解決しようとする課題】しかしながら、図７
（Ｂ）に示したような１チップマイコン搭載用のＲＡＭ
では、メモリ容量の増加に伴い試験用の端子数が、今
後、益々、増加するようになる。例えば、Ｉ／Ｏバッフ
ァ部が入力専用ポートと出力専用ポートの２つに分けら
れている場合であって、１２８ワード×３２ビットのＳ
ＲＡＭの場合、少なくとも、通常使用端子の他に７０本
の試験用の端子が外部端子として必要になるという第１
の問題がある。

【００１１】さらに、図７（Ａ）に示したようなＳＲＡ
Ｍの試験方法では、パラレルのテストデータを被試験Ｓ
ＲＡＭ８に供給し、パラレルのテストデータをＲＡＭテ
スタ９に取込み、このデータの出力値と期待値とを比較
しているので、メモリ容量の増加に伴い、ＳＲＡＭ８の
ビット線の本数が増加すると、ＲＡＭテスタ９のデータ
比較回路の負担の増加が強いられたり、テストデータの
作成に多くの時間を要するようになる。強いてはＲＡＭ
の試験時間の増加につながるという第２の問題がある。

【００１２】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、試験用の端子の数を極力減らし、
しかも、少ないテスト数で簡易にメモリセルアレイの書
込み読出し試験をすることが可能となる半導体記憶装置
及びその試験方法の提供を目的とする。

【００１３】

【課題を解決するための手段】本発明の半導体記憶装置
は、その実施例を図１及び２に示すように、行方向で１
対のビット線に並列に接続され、かつ、列方向でワード
線に接続されたｍ行×ｎ列のメモリセルと、前記メモリ
セルの一方のビット線と、隣のメモリセルの一方のビッ
ト線とを各々接続するｍ−１個の接続手段と、前記メモ
リセルの第１行目の他方のビット線にテスト信号を入力
する入力手段と、前記メモリセルの第ｍ行目の他方のビ
ット線から読出し信号を出力する出力手段とを備え、前
記ワード線を列毎に順次選択してｍ個のメモリセル毎に
シリアルに書込み読出し試験を行うことを特徴とする。

【００１４】本発明の半導体記憶装置において、好まし
くは、前記接続手段が、入力を前記メモリセルの一方の
ビット線に接続したインバータと、外部制御信号に基づ
いて前記インバータの出力を隣のメモリセルの一方のビ
ット線に接続するスイッチ素子から成ることを特徴とす
る。本発明の半導体記憶装置において、好ましくは、前
記入力手段は、外部制御信号に基づいて前記第１行目の
メモリセルの一方のビット線にテスト信号用の信号線を
接続するスイッチ素子から成ることを特徴とする。

【００１５】本発明の半導体記憶装置において、好まし
くは、前記出力手段は、外部制御信号に基づいて前記第
ｍ行目のメモリセルの他方のビット線にテスト読出し用
の信号線を接続するスイッチ素子から成ることを特徴と
する。本発明の半導体記憶装置の試験方法は、ワード線
と１対のビット線に接続したｍ行×ｎ列のメモリセルを
試験する方法であって、前記メモリセルの第１行目の一
方のビット線と前記メモリセルの第２行目の一方のビッ
ト線とを接続し、前記第２行目のメモリセルの他方のビ
ット線と第３行目のメモリセルの一方のビット線とを接
続し、順次、前記メモリセルの第ｍ−１行目の他方のビ
ット線と第ｍ行目のメモリセルの一方のビット線とを接
続し、前記第１行目のメモリセルの他方のビット線にテ
スト信号を書き込むと共に前記ワード線を列毎に順次選
択して前記第ｍ番目のメモリセルの他方のビット線から
読出し信号を読み出すことにより、ｍ個のメモリセル毎
にシリアルに書込み読出し試験することを特徴とし、上
記目的を達成する。

【００１６】本発明の半導体記憶装置の試験時の動作を
説明する。まず、ｍ−１個の接続手段は、試験時に、第
１行目のメモリセルの一方のビット線と、第２行目のメ
モリセルの一方のビット線とを接続し、第２行目のメモ
リセルの他方のビット線と第３行目のメモリセルの一方
のビット線とを接続し、順次、第ｍ−１行目のメモリセ
ルの他方のビット線と、第ｍ行目のメモリセルの一方の
ビット線と接続する。これにより、１対のビット線に接
続された行方向のｎ個のメモリセルが、列方向に直列に
ｍ個接続された状態になる。

【００１７】この状態で、入力手段は第１行目のメモリ
セルの他方のビット線にテスト信号を入力する。そし
て、ワード線が各列毎に順次選択されると、このワード
線に接続された第１行目のメモリセルは、一方のビット
線にテスト信号を出力し、第２行目のメモリセルが、一
方のビット線からテスト信号を入力し、他方のビット線
にテスト信号を出力し、順次、第ｍ行目のメモリセル
が、一方のビット線からテスト信号を入力し、他方のビ
ット線にテスト信号を出力する。そして、第ｍ行目のメ
モリセルの他方のビット線に接続された出力手段は、こ
のビット線からテスト信号を読み出すので、このテスト
信号に対する期待値と、出力手段から得られたテスト信
号の出力値と比較することにより、これが一致する場合
には、このワード線に接続されたｎ個のメモリセルのグ
ループやビット線に異常が無いことが判断できる。ま
た、期待値と出力値とが異なるときには、このワード線
に接続されたｎ個のメモリセルやビット線のどこかに異
常が生じていることが判断できる（試験方法）。

【００１８】このように本発明によれば、１対のビット
線に接続された行方向のｎ個のメモリセルをｍ−１個の
接続手段によって列方向に直列に接続しているので、第
１行目のメモリセルの一方のビット線にテスト信号を入
力し、ワード線を各列毎に順次選択すると、このワード
線に接続されたｍ個のメモリセルを経由したテスト信号
を第ｍ行目のメモリセルのビット線から読み出せるの
で、ｍ行×ｎ列に配設されたメモリセルをワード線毎に
シリアルに書込み読出し試験ができる。

【００１９】なお、本発明の半導体記憶装置において、
接続手段のスイッチ素子を外部制御信号に基づいてオン
させると、行方向のメモリセルのグループのビット線間
にインバータが接続された状態になる。これにより、各
メモリセルの読出し信号がインバータによって反転され
るので、第１行目のメモリセルに入力したテスト信号の
論理値と同じ論理値の書込み信号が隣のメモリセルに入
力できる。

【００２０】また、本発明の半導体記憶装置において、
試験時に、入力手段のスイッチ素子を外部制御信号に基
づいてオンさせると、テスト信号用の信号線が第１行目
のビット線に接続されるので、このテスト信号を書込み
信号として第１行目のメモリセルのビット線に入力でき
る。さらに、本発明の半導体記憶装置において、試験時
に、出力手段のスイッチ素子を外部制御信号に基づいて
オンさせると、テスト読出し用の信号線が最終行目のビ
ット線に接続されるので、このテスト信号を読出し信号
として第ｍ行目のメモリセルのビット線から読み出せ
る。

【００２１】

【実施の形態】次に、図を参照しながら本発明の形態に
ついて説明をする。図１〜５は、本発明の形態に係る半
導体記憶装置及びその試験方法の説明図である。 （１）第１の形態の説明 図１は、本発明の第１の形態に係るＳＲＡＭの構成図で
あり、図２はＳＲＡＭのメモリセルアレイ及びその周辺
回路を構成図を示している。例えば、メモリ容量が１２
８ワード×３２ビット（ｎ列×ｍ行＝４０９６：４Ｋ）
のＳＲＡＭの場合、図１において、１１はアドレスＡ０
〜Ａ32を入力するアドレスバッファ、１２はアドレスＡ
０〜Ａ６をデコードしてワード線選択信号を出力するロ
ウデコーダ、１３はアドレスＡ７〜Ａｎをデコードして
読出し制御信号を出力するカラムデコーダ、１４は読出
し制御信号に基づいてビット線上の読出し信号を出力す
るセンスアンプ＆スイッチ回路である。

【００２２】１５はデータを記憶するメモリセルアレイ
である。メモリセルアレイ１５は、図２において、行方
向で１対のビット線ＢＬ１，ＢＬ１（バー：上線を省略
する）に並列に接続された１２８個のメモリセルＭ１，
Ｍ33…Ｍ4064と、ビット線ＢＬ２，ＢＬ２（バー：上線
を省略する）に並列に接続された１２８個のメモリセル
Ｍ２，Ｍ34…Ｍ4065と、このような接続関係で１対のビ
ット線ＢＬ３，ＢＬ３（バー），ＢＬ４，ＢＬ４（バ
ー）……ＢＬ31，ＢＬ31（バー）の間に設けられた１２
８個づつのメモリセルと、そして、ビット線ＢＬ32，Ｂ
Ｌ32（バー）に並列に接続された１２８個のメモリセル
Ｍ32，Ｍ64…Ｍ4096から成る。メモリセルの内部構成に
ついては図３（Ａ）において説明する。

【００２３】また、列方向では３２個のメモリセルＭ１
〜Ｍ32がワード線ＷＬ１に接続され、３２個のメモリセ
ルＭ２〜Ｍ64がワード線ＷＬ２に接続され、このような
接続関係でワード線ＷＬ３〜ワード線ＷＬ127 にメモリ
セルがそれぞれ接続され、そして、３２個のメモリセル
Ｍ4064〜Ｍ4096がワード線ＷＬ128 に接続されている。

【００２４】さらに、図２において、Ｃ１はビット線Ｂ
Ｌ１（バー）とビット線ＢＬ２とを接続するビット線接
続回路であり、接続手段の一例である。Ｃ２はビット線
ＢＬ２（バー）とビット線ＢＬ３とを接続するビット線
接続回路であり、Ｃ31はビット線ＢＬ31（バー）とビッ
ト線ＢＬ32とを接続するビット線接続回路である。な
お、ビット線ＢＬ３〜ＢＬ31，ＢＬ３〜ＢＬ31（バー）
の間については図示していないが、このような接続関係
で一方のメモリセルのビット線ＢＬ（バー）と他方のメ
モリセルのビット線の間にビット線接続回路Ｃ３〜Ｃ30
を設けている。ビット線接続回路Ｃ１〜Ｃ31の内部構成
については、図３（Ｃ）において説明する。

【００２５】また、図２において、２１はメモリセルア
レイ１５のビット線ＢＬ１にテスト信号（ＴＩＮ）を入
力するテスト入力回路であり、入力手段の一例である。
ビット線ＢＬ１はメモリセルＭ１，Ｍ33…Ｍ4064に接続
している。テスト入力回路２１の内部構成については図
３（Ｂ）において説明する。２２は、メモリセルアレイ
１５のビット線ＢＬ32（バー）から読出し信号を出力す
るテスト出力回路であり、出力手段の一例である。ビッ
ト線ＢＬ32（バー）はメモリセルＭ32，Ｍ64…Ｍ4096に
接続している。テスト出力回路２２の内部構成について
はビット線接続回路と共に、図３（Ｃ）において説明す
る。

【００２６】なお、図１において、１６はデータを入力
又は出力するＩ／Ｏバッファ、１７はチップセレクト信
号ＣＳ、ライトイネーブル信号ＷＥ及びアウトプットイ
ネーブル信号ＯＥに基づいてアドレスバッファ１１、ロ
ウデコーダ１２、カラムデコーダ１３、センスアンプ＆
スイッチ回路１４及びＩ／Ｏバッファ１６の入出力を制
御する書込み読出し制御回路である。

【００２７】図３（Ａ）は本発明の形態に係るメモリセ
ルの構成図であり、図３（Ａ）において、各メモリセル
Ｍはゲートがワード線ＷＬに接続されたスイッチングト
ランジスタＴＮ１，ＴＮ２と、インバータ３１及び３２
を有するフリップ・フロップ回路２３から成る。セルＭ
は例えば、トランジスタＴＮ１，ＴＮ２がオンすると、
ビット線ＢＬからデータを入力し、それを反転してビッ
ト線ＢＬ（バー）に出力する。トランジスタＴＮ１，Ｔ
Ｎ２がオフすると、ビット線ＢＬからのデータを保持す
る。

【００２８】図３（Ｂ）は、本発明の形態に係るＳＲＡ
Ｍの試験回路の内部構成図であり、図３（Ｂ）におい
て、テスト入力回路２１はｎ型の電界効果トランジスタ
ＴＮとｐ型の電界効果トランジスタＴＰを有するトラン
スファーゲート（スイッチ素子）２４と、インバータ２
５から成る。トランスファーゲート２４はその一方が外
部入力テスト端子Ｔ１に接続され、他方がビット線ＢＬ
１に接続されている。インバータ２５の一端は通常／試
験モード端子Ｔ２に接続されたテスト信号用の信号線と
トランジスタＴＮのゲートに接続され、他端がトランジ
スタＴＰのゲートに接続されている。テスト入力回路２
１は端子Ｔ２に、「Ｈ」（ハイ）レベルの通常／試験モ
ード信号（Ｔ／Ｎ：外部制御信号）が印加されると、ゲ
ート２４がオンし、端子Ｔ１に印加されたテスト信号
（ＴＩＮ）をビット線ＢＬ１に取込む。

【００２９】図３（Ｃ）は、本発明の形態に係るビット
線接続回路の内部構成図であり、図３（Ｃ）において、
ビット線接続回路Ｃ１は入力をビット線ＢＬ（バー）に
接続したインバータ２７と、ｎ型の電界効果トランジス
タＴＮとｐ型の電界効果トランジスタＴＰを有するトラ
ンスファーゲート２６と、インバータ２８から成る。ト
ランスファーゲート２６はその一方がインバータ２７の
出力に接続され、他方がビット線ＢＬ２に接続されてい
る。インバータ２８の一端は通常／試験モード端子Ｔ２
とトランジスタＴＮのゲートに接続され、他端がトラン
ジスタＴＰのゲートに接続されている。ビット線接続回
路は端子Ｔ２に、「Ｈ」レベルの通常／試験モード信号
が印加されると、ゲート２６がオンし、例えば、ビット
線ＢＬ１（バー）上の読出し信号をインバータ２７を介
して反転し、反転した読出し信号をビット線ＢＬ２に転
送する。他のビット線接続回路Ｃ２〜Ｃ31も同様な構成
及び機能を有している。

【００３０】なお、テスト出力回路２２の構成はビット
線接続回路と同じ構成であるが、インバータ２７の入力
がビット線ＢＬ32（バー）に接続され、トランスファー
ゲート２７の出力がテスト読出し用の信号線を介してテ
スト出力端子Ｔ３に接続されている。テスト出力回路２
２は端子Ｔ２に、「Ｈ」レベルの通常／試験モード信号
が印加されると、ゲート２６がオンし、ビット線ＢＬ32
（バー）上の読出し信号をテスト出力端子Ｔ３に出力す
る。

【００３１】次に図４（Ａ），図５を参照しながら本形
態のＳＲＡＭの試験時の動作を説明する。例えば、メモ
リ容量１２８ワード×３２ビットのＳＲＡＭのメモリセ
ルアレイ１５を試験する場合、まず、図４（Ａ）に示す
ように被試験ＳＲＡＭ100 とＲＡＭテスタ200 とを接続
する。そして、ＲＡＭテスタ200 から被試験ＳＲＡＭ10
0 へ電源ＶCC，接地ＧNDと、アドレスＡDDと、通常／試
験モード信号（Ｔ／Ｎ）と、テスト入力信号（ＴＩＮ）
と、チップセレクト信号ＣＳと、ライトイネーブル信号
ＷＥと、アウトプットイネーブル信号ＯＥとを供給し、
被試験ＳＲＡＭ100 からＲＡＭテスタ200 へテスト出力
信号（ＴOUT ）を取り出すようにする。

【００３２】そして、ＲＡＭテスタ200 で通常／試験モ
ード信号を「Ｈ」レベルにすると、被試験ＳＲＡＭ100
のテスト入力回路２１のトランスファーゲート２４がオ
ンするので、図５に示すように、端子Ｔ１がビット線Ｂ
Ｌ１に接続され、端子Ｔ１から供給されたテスト信号が
書込み信号として第１行目のメモリセルのビット線ＢＬ
１に入力される。

【００３３】さらに、通常／試験モード信号の「Ｈ」レ
ベルによって、被試験ＳＲＡＭ100のビット線接続回路
Ｃ１〜Ｃ31の各トランスファーゲート２６がオンするの
で、ビット線接続回路Ｃ１はメモリセルＭ１，Ｍ33…Ｍ
4064のビット線ＢＬ１（バー）と、隣のメモリセルＭ
２，Ｍ34…Ｍ4065のビット線ＢＬ２とを接続する。ビッ
ト線接続回路Ｃ２は、メモリセルＭ２，Ｍ34…Ｍ4065の
ビット線ＢＬ２（バー）とメモリセルＭ３，Ｍ35…Ｍ40
66のビット線ＢＬ３とを接続し、順次、ビット線接続回
路Ｃ31は、メモリセルＭ31，Ｍ63…Ｍ4095のビット線Ｂ
Ｌ31（バー）と、メモリセルＭ32，Ｍ64…Ｍ4096のビッ
ト線ＢＬ32と接続する。これにより、１対のビット線Ｂ
Ｌ，ＢＬ（バー）に接続された行方向の１２８個のメモ
リセルのグループが、列方向に直列に３２個接続された
状態になる。

【００３４】この状態で、ＲＡＭテスタ200 からテスト
入力回路２１へのテスト信号を，例えば、「Ｌ」レベル
に設定すると、メモリセルＭ１，Ｍ33…Ｍ4064のビット
線ＢＬ１に「Ｌ」レベルのテスト信号が入力される。ま
た、ＲＡＭテスタ200 がワード線ＷＬ１から順に、ＷＬ
２→ＷＬ３…ＷＬ128 に遷移するようなアドレスＡDDを
発生すると、このアドレスＡDDが被試験ＳＲＡＭ100 の
アドレスバッファ１１に入力される。すると、このアド
レスＡDDがロウデコーダ１２によってデコードされ、
「Ｈ」レベルのワード線選択信号がワード線ＷＬ１に供
給されるので、まず、最初にワード線ＷＬ１が選択され
る。

【００３５】このとき、ワード線ＷＬ１に接続されたメ
モリセルＭ１が、ビット線ＢＬ１からテスト信号＝
「Ｌ」レベルを受けて、ビット線ＢＬ１（バー）に
「Ｈ」レベルのテスト信号を出力する。なお、ビット線
接続回路Ｃ１のトランスファーゲート２６が通常／試験
モード信号によってオンすることで、行方向のメモリセ
ルのグループのビット線ＢＬ１（バー）と隣のメモリセ
ルのグループのビット線ＢＬ２と間にインバータ２７が
接続された状態になる。これにより、メモリセルの読出
し信号がインバータ２７によって反転されるので、メモ
リセルＭ１に入力したテスト信号の論理値と同じ論理値
の「Ｌ」レベルの書込み信号を隣のメモリセルＭ２に入
力できる。

【００３６】同様に、メモリセルＭ２が、ビット線ＢＬ
２から「Ｌ」レベルのテスト信号を受けて、ビット線Ｂ
Ｌ２（バー）に「Ｈ」レベルのテスト信号を出力し、順
次、メモリセルＭ32が、ビット線ＢＬ32から「Ｌ」レベ
ルのテスト信号を受けて、ビット線ＢＬ32（バー）に
「Ｈ」レベルのテスト信号を出力する。そして、メモリ
セルＭ32のビット線ＢＬ32（バー）に接続されたテスト
出力回路２２は、このビット線ＢＬ32（バー）からテス
ト信号（ＴOUT ）を読み出し、この信号を端子Ｔ３を介
してＲＡＭテスタ200 に出力する。

【００３７】ＲＡＭテスタ200 では、このテスト信号に
対する期待値と、テスト出力回路２２から得られたテス
ト信号の出力値とを比較する。そして、両値が一致する
場合には、このワード線ＷＬ１に接続された３２個のメ
モリセルやビット線ＢＬ１〜ＢＬ32, ＢＬ１〜ＢＬ32
（バー）に異常が無いことが判断できる。また、期待値
と出力値とが異なるときには、このワード線ＷＬ１に接
続された３２個のメモリセルやビット線ＢＬ１〜ＢＬ3
2, ＢＬ１〜ＢＬ32（バー）のどこかに異常が生じてい
ることが判断できる。

【００３８】なお、他のワード線ＷＬ２〜ＷＬ128 を順
次選択すると、３２個のメモリセルＭ33〜Ｍ64…, Ｍ40
64〜Ｍ4096毎にシリアルに書込み読出し試験ができる。
この試験では全メモリセルＭ１〜Ｍ4096のショートチェ
ックができる。また、通常／試験モード信号を「Ｌ」レ
ベルにすると、各ビット線接続回路Ｃ１〜Ｃ31は、各々
のメモリセルのビット線ＢＬと、隣のメモリセルのビッ
ト線ＢＬ（バー）とを切り離すので、通常使用時のデー
タの書込み読出し動作に支障を与えない。

【００３９】このようにして本発明の形態に係るＳＲＡ
Ｍでは、１対のビット線ＢＬ，ＢＬ（バー）に接続され
た行方向の３２個のメモリセルをビット線接続回路Ｃ１
〜Ｃ31によって列方向に直列に接続しているので、メモ
リセルＭ１，Ｍ33…Ｍ4064のビット線ＢＬ１にテスト信
号を入力し、ワード線ＷＬ１〜ＷＬ128 を順次選択する
と、シフトレジスタと同じ動作となる。

【００４０】このため、各ワード線ＷＬ１〜ＷＬ128 に
接続された各々３２個づつのメモリセルを経由したテス
ト信号をメモリセルＭ32，Ｍ64…Ｍ4096のビット線ＢＬ
32（バー）から読み出せるので、３２行×１２８列に配
設された４０９６個のメモリセルＭ１〜Ｍ4096をワード
線毎にシリアルに書込み読出し試験ができる。また、本
形態のＳＲＡＭでは、少なくとも、通常使用端子の他に
３本の試験用の端子を外部端子として設ければ良いこと
になる。その内訳は、通常／試験モード端子Ｔ１、テス
ト入力端子Ｔ２及びテスト出力端子Ｔ３である。

【００４１】さらに、本形態のＳＲＡＭの試験方法で
は、１ビットのテストデータを被試験ＳＲＡＭ100 に供
給し、１ビットのテスト信号をＲＡＭテスタ200 に取込
み、ＲＡＭテスタ200 では１ビットの出力値と１ビット
の期待値とを比較すれば良いので、メモリ容量の増加に
伴い、ＳＲＡＭ100 のビット線の本数が増加しても、Ｒ
ＡＭテスタ200 のデータ比較回路の負担が軽減され、テ
ストデータも簡単に発生できる。このような試験の回数
はワード線の本数と同じ１２８回になる。この結果、Ｒ
ＡＭの試験時間の短縮化が図られる。

【００４２】なお、本形態のＳＲＡＭ100 では、ワード
線をＲＡＭテスタ200 からのアドレスＡDDによって選択
したが、図４（Ｂ）に示すように、ＳＲＡＭ300 内にア
ドレスカウンタ301 を設けて、シーケンシャルにワード
線選択信号を発生し、この信号によってＳＲＡＭ部100
のワード線を順次選択しても良い。この場合には、通常
／試験モード端子Ｔ１、テスト入力端子Ｔ２及びテスト
出力端子Ｔ３の他に、テストクロック信号ＣＬＫを入力
するテストクロック入力端子、アドレスカウンタ301 の
リセット信号ＲＥＳを入力するリセット端子及びそのク
リア信号ＣＬＲを入力するクリア端子を設ける必要があ
るが、それでもトータルで６本の試験用の端子の増設で
済む。

【００４３】このような構成にすると、ＳＲＡＭ100 の
初期設定もできる。例えば、外部からリセット信号ＲＥ
Ｓをアドレスカウンタ301 に入力してワード線を全て選
択する信号を発生し、また、図２に示したようなビット
線接続回路Ｃ１〜Ｃ31によってビット線ＢＬ，ＢＬ（バ
ー）を接続し、ワード線ＷＬを一斉に選択して「Ｌ」レ
ベルを書込む。これにより、メモリセルアレイ１５の全
メモリセルＭ１〜Ｍ4096に「Ｌ」レベルが書き込めるの
で、メモリセルの初期値を強制的に書き換えることがで
きる。

【００４４】また、１チップマイコン等にＳＲＡＭを搭
載した後にも、また、メモリ容量の増加に伴いビット線
の数が、今後、増加した場合であっても、顧客の回路に
依存されることなく、通常／試験モード端子Ｔ１、テス
ト入力端子Ｔ２、テスト出力端子Ｔ３、テストクロック
入力端子、リセット端子及びクリア端子を使用してＳＲ
ＡＭのみを他の回路から切り離して試験をすることがで
きる。

【００４５】これにより、メモリセルの初期設定と簡易
なメモリ試験とを併せて行うことができるＳＲＡＭが提
供できる。なお、本形態ではＳＲＡＭの場合について説
明したが、１対のビット線ＢＬ，ＢＬ（バー）に接続さ
れたメモリセルであれば、ＤＲＡＭの試験回路としても
同様な効果が得られる。

【００４６】

【発明の効果】以上説明したように、本発明の半導体記
憶装置及びその試験方法によれば、１対のビット線に接
続された行方向のｎ個のメモリセルをｍ−１個の接続手
段によって列方向に直列に接続しているので、第１行目
のメモリセルの一方のビット線にテスト信号を入力し、
ワード線を各列毎に順次選択すると、当該装置がシフト
レジスタと同じ動作になる。

【００４７】このため、ワード線に接続されたｍ個のメ
モリセルを経由したテスト信号を第ｍ行目のメモリセル
のビット線から読み出すと、ｍ行×ｎ列に配設されたメ
モリセルをワード線毎にシリアルに試験ができる。これ
により、試験用の端子の数を増やすことなく、しかも、
少ないテスト数で簡易にメモリセルアレイの書込み読出
し試験を行うことができる。

【図面の簡単な説明】

【図１】本発明の形態に係るＳＲＡＭの全体構成図であ
る。

【図２】本発明の形態に係るメモリセルアレイ及びその
周辺回路の構成図である。

【図３】本発明の形態に係るメモリセル及び試験回路の
内部構成図である。

【図４】本発明の形態に係るＳＲＡＭの試験時の説明図
及び他のＳＲＡＭの構成図である。

【図５】本発明の形態に係るメモリセルアレイの試験時
の等価回路図である。

【図６】従来例に係るＳＲＡＭの全体構成図である。

【図７】従来例に係る問題点を説明するＳＲＡＭ試験時
の構成図である。

【符号の説明】

１，１１…アドレスバッファ、２，１２…ロウデコー
ダ、３，１３…カラムデコーダ、４，１４…センスアン
プ＆スイッチ、５，１５…メモリセルアレイ、６，１６
…Ｉ／Ｏバッファ、７，１７…書込み／読出し制御回
路、２１…テスト入力回路、２２…テスト出力回路、Ｃ
１〜Ｃ31…ビット線接続回路、２３…メモリセル（フリ
ップ・フロップ回路）、２４，２６…トランスファーゲ
ート、２５，２７，２８…インバータ、９，200 …ＲＡ
Ｍテスタ、10Ａ，10Ｂ…セレクタ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 行方向で１対のビット線に並列に接続さ
   れ、かつ、列方向でワード線に接続されたｍ行×ｎ列の
   メモリセルと、 前記メモリセルの一方のビット線と、隣のメモリセルの
   一方のビット線とを各々接続するｍ−１個の接続手段
   と、 前記メモリセルの第１行目の他方のビット線にテスト信
   号を入力する入力手段と、 前記メモリセルの第ｍ行目の他方のビット線から読出し
   信号を出力する出力手段とを備え、 前記ワード線を列毎に順次選択してｍ個のメモリセル毎
   にシリアルに書込み読出し試験を行うことを特徴とする
   半導体記憶装置。
2. 【請求項２】 前記接続手段は、入力を前記メモリセル
   の一方のビット線に接続したインバータと、外部制御信
   号に基づいて前記インバータの出力を隣のメモリセルの
   一方のビット線に接続するスイッチ素子から成ることを
   特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】 前記入力手段は、外部制御信号に基づい
   て前記第１行目のメモリセルの一方のビット線にテスト
   信号用の信号線を接続するスイッチ素子から成ることを
   特徴とする請求項１記載の半導体記憶装置。
4. 【請求項４】 前記出力手段は、外部制御信号に基づい
   て前記第ｍ行目のメモリセルの他方のビット線にテスト
   読出し用の信号線を接続するスイッチ素子から成ること
   を特徴とする請求項１記載の半導体記憶装置。
5. 【請求項５】 列方向でワード線に接続され、かつ、行
   方向で１対のビット線に並列に接続されたｍ行×ｎ列の
   メモリセルを試験する方法であって、 前記メモリセルの第１行目の一方のビット線と前記メモ
   リセルの第２行目の一方のビット線とを接続し、前記第
   ２行目のメモリセルの他方のビット線と第３行目のメモ
   リセルの一方のビット線とを接続し、順次、第ｍ−１行
   目の前記メモリセルの他方のビット線と第ｍ行目のメモ
   リセルの一方のビット線とを接続し、 前記第１行目のメモリセルの他方のビット線にテスト信
   号を書き込むと共に、前記ワード線を順次選択して前記
   第ｍ番目のメモリセルの他方のビット線から読出し信号
   を読み出すことにより、ｎ列のメモリセル毎にシリアル
   に情報の書込み読出し試験を行うことを特徴とする半導
   体記憶装置の試験方法。