KR100374632B1 - 반도체 메모리장치 및 이의 메모리셀 어레이 블락 제어방법 - Google Patents

반도체 메모리장치 및 이의 메모리셀 어레이 블락 제어방법 Download PDF

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Abstract

비트 폭(Bit width)이 증가되더라도 입출력라인의 수가 증가되지 않는 반도체 메모리장치 및 이의 메모리셀 어레이 블락 제어방법이 개시된다. 상기 제어방법에 따라 제어되는 상기 반도체 메모리장치는 좌우에 각각 N(N은 정수)개의 입출력라인 쌍들이 배치되는 복수개의 서브 어레이 블락들을 포함하는 메모리셀 어레이 블락 및 상기 서브 어레이 블락들을 선택하는 행 디코딩 회로를 구비한다. 상기 반도체 메모리장치에서는, 비트 폭이 2N 비트일 경우에는 외부에서 인가되는 소정의 하나의 행번지에 응답하여 상기 행 디코딩 회로에 의해 상기 서브 어레이 블락들중 하나가 선택되고 선택된 서브 어레이 블락의 좌우에 배치되어 있는 2N개의 입출력라인 쌍들을 경유하여 2N 비트의 데이터가 입출력된다. 비트 폭이 4N 비트일 경우에는 상기 하나의 행번지에 응답하여 상기 행 디코딩 회로에 의해 상기 서브 어레이 블락들중 두개가 선택되고 선택된 두개의 서브 어레이 블락의 좌우에 배치되어 있는 4N개의 입출력라인 쌍들을 경유하여 4N 비트의 데이터가 입출력된다.

Description

반도체 메모리장치 및 이의 메모리셀 어레이 블락 제어방법{Semiconductor memory device and method for controlling memory cell array block thereof}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 디램(Dynamic RandomAccess Memory)의 메모리셀 어레이 블락 제어방법에 관한 것이다.
일반적으로 반도체 메모리장치는 다수개의 메모리셀들을 포함하는 메모리셀 어레이 블락들, 메모리셀 어레이 블락들을 제어하고 메모리셀들에 데이터를 기입하거나 독출하기 위한 주변회로들, 및 패드들을 포함하여 구성되며, 반도체 메모리장치가 고용량화 및 고집적화되어 감에 따라 메모리셀 어레이 블락들의 면적이 점점 증가되고 이에 따라 칩 면적이 증가된다.
특히 디램에서는 메모리셀 어레이 블락들이 통상 복수개의 서브 어레이 블락들로 분할되며, 각 서브 어레이 블락들 사이에는 비트라인 감지증폭기들, 열선택(Column Select) 트랜지스터들, 비트라인 등화 트랜지스터들, 분리(Isolation) 트랜지스터들, 및 입출력라인들이 배치된다. 이러한 사항들은 당업계에서 통상의 지식을 가진자들에게 널리 알려진 공지의 사실이다.
그런데 종래의 디램 구조에서는 외부에서 동시에 기입하거나 또는 동시에 독출하고자하는 데이터의 비트 수, 즉 비트 폭(Bit width)에 따라 입출력라인의 수가 결정된다. 따라서 종래의 디램 구조에서는 비트 폭을 증가시키고자 할 경우에는 불가피하게 입출력라인의 수가 증가되며 이에 따라 메모리셀 어레이 블락의 면적이 증가되고 결국 칩 면적이 증가되는 단점이 있다.
본 발명이 이루고자하는 기술적 과제는, 비트 폭이 증가되더라도 입출력라인 수가 증가되지 않는 반도체 메모리장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 반도체 메모리장치에서 비트 폭이 증가되더라도 입출력라인 수의 증가를 방지할 수 있는 메모리셀 어레이 블락 제어방법을 제공하는 데 있다.
도 1은 일반적인 DRAM의 구조를 나타내는 개략적인 블락도이다.
도 2는 도 1에 도시된 메모리셀 어레이 블락의 구성을 나타내는 블락도이다.
도 3은 비트 폭이 4비트(X4) 및 8비트(X8)일 경우 도 2에 도시된 서브 어레이 블락 및 입출력 영역의 종래기술에 따른 구성을 나타내는 블락도이다.
도 4는 비트 폭이 4비트(X4) 및 8비트(X8)일 경우 도 2에 도시된 서브 어레이 블락 및 입출력 영역의 본 발명에 따른 구성을 나타내는 블락도이다.
도 5는 본 발명에 따른 반도체 메모리장치의 블락도이다.
도 6은 도 5에 도시된 제1 행 프리디코더에 있어서 행번지의 최상위 비트를 디코딩하는 회로의 회로도이다.
도 7은 도 5에 도시된 제2 행 프리디코더에 있어서 블락 선택신호 발생회로의 회로도이다.
따라서 상기 기술적 과제를 달성하기 위하여, 복수개의 서브 어레이 블락들을 포함하는 메모리셀 어레이 블락; 상기 각 서브 어레이 블락의 좌우에 각각 N개(N는 정수) 씩 배치되는 입출력라인 쌍들; 및 비트 폭이 2N 비트일 경우에는 외부에서 인가되는 소정의 하나의 행번지에 응답하여 상기 서브 어레이 블락들중 하나를 선택하고 상기 비트 폭이 4N 비트일 경우에는 상기 하나의 행번지에 응답하여 상기 서브 어레이 블락들중 두개를 선택하는 행 디코딩 회로를 구비하는 것을 특징으로 하는 본 발명에 따른 반도체 메모리장치가 제공된다.
상기 본 발명에 따른 반도체 메모리장치에서는, 상기 비트 폭이 2N 비트일 경우에는 상기 선택된 하나의 서브 어레이 블락의 좌우에 배치되어 있는 2N개의 입출력라인 쌍들을 경유하여 2N 비트의 데이터가 입출력되며, 상기 비트 폭이 4N 비트일 경우에는 상기 선택된 두개의 서브 어레이 블락의 좌우에 배치되어 있는 4N개의 입출력라인 쌍들을 경유하여 4N 비트의 데이터가 입출력된다.
상기 행 디코딩 회로는, 입출력 선택신호 발생기, 제1 행 프리디코더, 제2 행 프리디코더, 및 메인 디코더를 구비한다.
상기 입출력 선택신호 발생기는 상기 비트 폭이 4N 비트일 경우 활성화되는 입출력 선택신호를 발생한다. 상기 제1 행 프리디코더는 상기 행 번지를 수신하여 프리디코딩하고, 상기 입출력 선택신호가 활성화될 때 상기 행 번지의 블락 선택비트들중 한 비트를 돈 케어(Don't care)한다. 상기 제2 행 프리디코더는 상기 제1 행 프리디코더의 출력신호들을 수신하여 프리디코딩하고, 상기 제1 행 프리디코더에 의해 상기 블락 선택비트들중 한 비트가 돈 케어될 때에는 두개의 블락 선택신호를 활성화시키고 그렇지 않을 때에는 하나의 블락 선택신호를 활성화시킨다. 상기 메인 디코더는 상기 제2 행 프리디코더의 출력신호들을 수신하고, 두개의 블락 선택신호가 활성화될 때는 상기 서브 어레이 블락들중 두개를 선택하고 상기 선택된 두개의 서브 어레이 블락의 소정의 두개의 워드라인을 동시에 활성화시키고, 하나의 블락 선택신호가 활성화될 때는 상기 서브 어레이 블락들중 하나를 선택하고 상기 선택된 하나의 서브 어레이 블락의 소정의 하나의 워드라인을 활성화시킨다.
상기 다른 기술적 과제를 달성하기 위하여, 복수개의 서브 어레이 블락들을 포함하는 메모리셀 어레이 블락, 상기 각 서브 어레이 블락의 좌우에 각각 N개(N는 정수) 씩 배치되는 입출력라인 쌍들을 구비하는 반도체 메모리장치의 메모리셀 어레이 블락 제어방법에 있어서, (a) 비트 폭이 2N 비트일 경우에는 외부에서 인가되는 소정의 하나의 행번지에 응답하여 상기 서브 어레이 블락들중 하나를 선택하는 단계; (b) 상기 (a) 단계후 상기 선택된 하나의 서브 어레이 블락의 좌우에 배치되어 있는 2N개의 입출력라인 쌍들을 경유하여 2N 비트의 데이터를 입력 또는 출력하는 단계; (c) 상기 비트 폭이 4N 비트일 경우에는 상기 하나의 행번지에 응답하여 상기 서브 어레이 블락들중 두개를 선택하는 단계; 및 (d) 상기 (c) 단계후 상기 선택된 두개의 서브 어레이 블락의 좌우에 배치되어 있는 4N개의 입출력라인 쌍들을 경유하여 4N 비트의 데이터를 입력 또는 출력하는 단계를 구비하는 것을 특징으로 하는 본 발명에 따른 메모리셀 어레이 블락 제어방법이 제공된다.
바람직하기로는, 상기 (a) 단계는, 상기 비트 폭이 2N 비트일 경우 입출력 선택신호를 비활성화시키는 단계; 상기 입출력 선택신호가 비활성화될 때 상기 행 번지의 블락 선택비트들중 한 비트를 돈 케어(Don't care)하지 않는 단계; 상기 블락 선택비트들중 한 비트가 돈 케어되지 않을 때 하나의 블락 선택신호를 활성화시키는 단계; 및 상기 하나의 블락 선택신호가 활성화될 때 상기 서브 어레이 블락들중 하나를 선택하고 상기 선택된 하나의 서브 어레이 블락의 소정의 하나의 워드라인을 활성화시키는 단계를 구비한다.
또한 바람직하기로는, 상기 (c) 단계는, 상기 비트 폭이 4N 비트일 경우 입출력 선택신호를 활성화시키는 단계; 상기 입출력 선택신호가 활성화될 때 상기 행 번지의 블락 선택비트들중 한 비트를 돈 케어(Don't care)하는 단계; 상기 블락 선택비트들중 한 비트가 돈 케어될 때 두개의 블락 선택신호를 활성화시키는 단계; 및 상기 두개의 블락 선택신호가 활성화될 때 상기 서브 어레이 블락들중 두개를 선택하고 상기 선택된 두개의 서브 어레이 블락의 소정의 두개의 워드라인을 동시에 활성화시키는 단계를 구비한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를나타낸다.
도 1은 일반적인 반도체 메모리장치, 특히 DRAM의 구조를 나타내는 개략적인 블락도이다.
도 1을 참조하면, 일반적인 반도체 메모리장치(100)는, 다수개의 메모리셀들을 포함하는 메모리셀 어레이 블락들(11), 메모리셀 어레이 블락들(11)을 제어하고 메모리셀 어레이 블락들에 데이터를 기입하거나 독출하기 위한 주변회로들(13), 외부에서 인가되는 행 번지(Row Address)를 디코딩하여 메모리셀 어레이 블락들(11)의 행을 지정하기 위한 행 디코더(15), 외부에서 인가되는 열 번지(Column Address)를 디코딩하여 메모리셀 어레이 블락들(11)의 열을 지정하기 위한 열 디코더(17)를 구비한다.
도 2는 도 1에 도시된 메모리셀 어레이 블락의 구성을 나타내는 블락도이다.
도 2를 참조하면, 메모리셀 어레이 블락(11)은 메모리셀들을 포함하는 복수개의 서브 어레이 블락들(211 내지 21n), 및 각 서브 어레이 블락들 사이의 입출력 영역들(231 내지 23n+1)을 구비한다.
입출력 영역들(231 내지 23n)에는, 도시되지는 않았지만 입출력라인들, 비트라인 감지증폭기들, 분리(Isolation) 트랜지스터 쌍들, 열선택(Column Select) 트랜지스터들, 및 비트라인 등화 트랜지스터들이 배치된다. 비트라인 감지증폭기들은, 각각 대응되는 메모리셀에 연결된 비트라인 쌍의 미세한 전압을 증폭한다. 분리 트랜지스터 쌍들은, 각각 대응되는 비트라인 쌍과 대응되는 비트라인 감지증폭기 사이에 접속되고 대응되는 분리 제어신호가 활성화될 때 대응되는 비트라인 쌍과 대응되는 비트라인 감지증폭기를 연결한다. 열선택 트랜지스터들은, 각각 대응되는 비트라인 감지증폭기와 대응되는 입출력라인 사이에 접속되고 대응되는 열선택라인(Column Select Line)이 활성화될 때 대응되는 비트라인 감지증폭기와 대응되는 입출력라인을 연결한다. 비트라인 등화 트랜지스터들은, 각각 대응되는 비트라인 쌍을 등화시킨다.
상기와 같은 메모리셀 어레이 블락의 구성과 이를 통한 기입동작 및 독출동작은 당업계에서 통상의 지식을 가진자들에게 널리 알려진 공지의 사실이므로, 여기에서 상세한 설명은 생략하겠다. 다음에 본 발명에 대한 이해를 돕기 위하여 종래기술을 좀더 설명하겠다.
도 3은 외부에서 동시에 기입하거나 또는 동시에 독출하고자하는 데이터의 비트 수, 즉 비트 폭(Bandwidth)이 4비트(X4) 및 8비트(X8)일 경우 도 2에 도시된 서브 어레이 블락 및 입출력 영역의 종래기술에 따른 구성을 나타내는 블락도이다.
도 3을 참조하면, 종래기술에 따른 구성에서는 비트 폭이 4비트(X4) 및 8비트(X8)일 경우에 서브 어레이 블락(31)의 좌우에 각각 4개의 입출력라인 쌍들이 배치된다. 서브 어레이 블락(31)은 도 2에 도시된 서브 어레이 블락들(211 내지 21n)중의 임의의 하나를 나타낸다.
이하 도 3을 참조하여 종래기술에 따른 메모리셀 어레이 블락 제어방법이 설명된다. 종래기술에 따른 메모리셀 어레이 블락 제어방법에서는, 비트 폭이 4비트(X4)일 경우에는 외부에서 인가되는 소정의 하나의 행번지에 의해 도 2에 도시된 서브 어레이 블락들(211 내지 21n)중의 하나가 선택된다. 다시말해 소정의 하나의 행번지에 의해 예컨데 서브 어레이 블락들(211 내지 21n)중의 하나인 서브 어레이 블락(31)의 소정의 하나의 워드라인(WL1)이 선택되어 활성화된다. 또한 외부에서 인가되는 열번지들에 의해 이에 대응되는 열선택라인들(미도시)이 활성화되어, 워드라인(WL1)에 접속되어 있는 4개의 메모리셀들의 4개의 비트라인 쌍들(BL0/BL0B,BL2/BL2B,BL4/BL4B,BL6/BL6B)이 서브 어레이 블락(31)의 좌측에 배치되어 있는 4개의 입출력라인 쌍들(IO0/IO0B 내지 IO3/IO3B)에 연결된다. 이에 따라 첫번째의 4비트 데이터가 서브 어레이 블락(31)의 좌측에 배치되어 있는 4개의 입출력라인 쌍들(IO0/IO0B 내지 IO3/IO3B)을 경유하여 4개의 메모리셀들에 기입되거나 4개의 메모리셀들로부터 독출된다.
다음에 외부에서 인가되는 다른 열번지들에 의해 이에 대응되는 열선택라인들(미도시)이 활성화되어, 워드라인(WL1)에 접속되어 있는 다른 4개의 메모리셀들의 4개의 비트라인 쌍들(BL1/BL1B,BL3/BL3B, BL5/BL5B,BL7/BL7B)이 서브 어레이 블락(31)의 우측에 배치되어 있는 4개의 입출력라인 쌍들(IO4/IO4B 내지 IO7/IO7B)에 연결된다. 이에 따라 두번째의 4비트 데이터가 서브 어레이 블락(31)의 우측에 배치되어 있는 4개의 입출력라인 쌍들(IO4/IO4B 내지 IO7/IO7B)을 경유하여 상기 다른 4개의 메모리셀들에 기입되거나 상기 다른 4개의 메모리셀들로부터 독출된다.
한편 비트 폭이 8비트(X8)일 경우에도 외부에서 인가되는 소정의 하나의 행번지에 의해 도 2에 도시된 서브 어레이 블락들(211 내지 21n)중의 하나가 선택된다. 다시말해 소정의 하나의 행번지에 의해 예컨데 서브 어레이 블락들(211 내지 21n)중의 하나인 서브 어레이 블락(31)의 소정의 하나의 워드라인(WL1)이 선택되어 활성화된다. 또한 외부에서 인가되는 열번지들에 의해 이에 대응되는 열선택라인들(미도시)이 활성화되어, 워드라인(WL1)에 접속되어 있는 8개의 메모리셀들의 8개의 비트라인 쌍들(BL0/BL0B 내지 BL7/BL7B)이 서브 어레이 블락(31)의 좌우측에 배치되어 있는 전체 8개의 입출력라인 쌍들(IO0/IO0B 내지 IO7/IO7B)에 연결된다. 이에 따라 8비트 데이터가 서브 어레이 블락(31)의 좌우측에 배치되어 있는 8개의 입출력라인 쌍들(IO0/IO0B 내지 IO7/IO7B)을 경유하여 8개의 메모리셀들에 기입되거나 8개의 메모리셀들로부터 독출된다.
그런데 전술한 종래기술에서는 비트 폭을 증가시키고자 할 경우에 불가피하게 입출력라인의 수를 증가시켜야 한다. 예컨데 비트 폭을 16비트(X16)로 구성하고자 할 경우에는 서브 어레이 블락(31)의 좌우에 각각 8개의 입출력라인 쌍들이 배치되어햐 한다. 이에 따라 입출력라인들이 배치되는 입출력 영역들(도 2의 231 내지 23n+1)의 면적이 증가되며 따라서 메모리셀 어레이 블락(도 2의 11)의 면적이 증가되고 결국 칩 면적이 증가되는 단점이 있다.
도 4는 비트 폭이 4비트(X4) 및 8비트(X8)일 경우 도 2에 도시된 서브 어레이 블락 및 입출력 영역의 본 발명에 따른 구성을 나타내는 블락도이다.
도 4를 참조하면, 본 발명에 따른 구성에서는 비트 폭이 4비트(X4) 및 8비트(X8)일 경우에 서브 어레이 블락(41,43)의 좌우에 각각 2개의 입출력라인 쌍들이 배치된다. 서브 어레이 블락(41,43)은 도 2에 도시된 서브 어레이 블락들(211 내지 21n)중의 임의의 두개를 나타낸다. 도 4에서는 서브 어레이 블락(41,43)의 좌우에 각각 2개의 입출력라인 쌍들이 배치된 경우가 도시되어 있으나, 비트 폭의 증가에 따라 서브 어레이 블락(41,43)의 좌우에 배치되는 입출력라인 쌍들의 갯수가 증가될 수 있음은 자명하다.
이하 도 4를 참조하여 본 발명에 따른 메모리셀 어레이 블락 제어방법이 설명된다. 본 발명에 따른 메모리셀 어레이 블락 제어방법에서는, 비트 폭이 4비트(X4)일 경우에는 외부에서 인가되는 소정의 하나의 행번지에 의해 도 2에 도시된 서브 어레이 블락들(211 내지 21n)중 하나가 선택된다. 다시말해 소정의 하나의 행번지에 의해 예컨데 서브 어레이 블락들(211 내지 21n)중 하나인 서브 어레이 블락(41)의 소정의 하나의 워드라인(1WL1)이 선택되어 활성화된다. 또한 외부에서 인가되는 열번지들에 의해 이에 대응되는 열선택라인들(미도시)이 활성화되어, 워드라인(1WL1)에 접속되어 있는 4개의 메모리셀들의 4개의 비트라인 쌍들(1BL0/1BL0B 내지 1BL3/1BL3B)이 서브 어레이 블락(41)의 좌우측에 배치되어 있는 4개의 입출력라인 쌍들(IO0/IO0B 내지 IO3/IO3B)에 연결된다. 이에 따라 첫번째의 4비트 데이터가 서브 어레이 블락(41)의 좌우측에 배치되어 있는 4개의 입출력라인 쌍들(IO0/IO0B 내지 IO3/IO3B)을 경유하여 4개의 메모리셀들에 기입되거나 4개의 메모리셀들로부터 독출된다.
또한 비트 폭이 4비트(X4)일 경우에 외부에서 인가되는 소정의 다른 하나의 행번지에 의해 도 2에 도시된 서브 어레이 블락들(211 내지 21n)중 다른 하나가 선택된다. 다시말해 소정의 다른 하나의 행번지에 의해 예컨데 서브 어레이 블락들(211 내지 21n)중 다른 하나인 서브 어레이 블락(43)의 소정의 하나의 워드라인(3WL1)이 선택되어 활성화된다. 다음에는 상술한 과정과 동일한 과정에 따라 두번째의 4비트 데이터가 서브 어레이 블락(43)의 좌우측에 배치되어 있는 4개의 입출력라인 쌍들(IO4/IO4B 내지 IO7/IO7B)을 경유하여 4개의 메모리셀들에 기입되거나 4개의 메모리셀들로부터 독출된다.
한편 비트 폭이 8비트(X8)일 경우에는 외부에서 인가되는 소정의 하나의 행번지에 의해 도 2에 도시된 서브 어레이 블락들(211 내지 21n)중의 두개인 서브 어레이 블락(41,43)이 선택된다. 다시말해 소정의 하나의 행번지에 의해 서브 어레이 블락(41)의 소정의 하나의 워드라인(1WL1)과 서브 어레이 블락(43)의 소정의 하나의 워드라인(3WL1)이 동시에 선택되어 활성화된다. 또한 외부에서 인가되는 열번지들에 의해 이에 대응되는 열선택라인들(미도시)이 활성화되어, 워드라인(1WL1)에 접속되어 있는 4개의 메모리셀들의 4개의 비트라인 쌍들(1BL0/1BL0B 내지 1BL3/1BL3B)이 서브 어레이 블락(41)의 좌우측에 배치되어 있는 4개의 입출력라인 쌍들(IO0/IO0B 내지 IO3/IO3B)에 연결되고, 워드라인(3WL1)에 접속되어 있는 4개의 메모리셀들의 4개의 비트라인 쌍들(3BL0/3BL0B 내지 3BL3/3BL3B)이 서브 어레이 블락(43)의 좌우측에 배치되어 있는 4개의 입출력라인 쌍들(IO4/IO4B 내지 IO7/IO7B)에 연결된다. 이에 따라 8비트 데이터가 8개의 입출력라인 쌍들(IO0/IO0B 내지 IO7/IO7B)을 경유하여 8개의 메모리셀들에 기입되거나 8개의 메모리셀들로부터 독출된다.
또한 비트 폭이 16비트(X16)일 경우에는 외부에서 인가되는 소정의 하나의 행번지에 의해 도 2에 도시된 서브 어레이 블락들(211 내지 21n)중의 4개가 선택되고, 상술한 과정에 따라 각 서브 어레이 블락당 4개의 메모리셀들, 즉 16개의 메모리셀들에 데이터가 기입되거나 16개의 메모리셀들로부터 데이터가 독출된다.
도 5는 상술한 본 발명에 따른 메모리셀 어레이 블락 제어방법에 따라 구현된 본 발명에 따른 반도체 메모리장치의 블락도이다. 여기에서는 본 발명과 관련된 블락들만이 도시되어 있다.
도 5를 참조하면, 본 발명에 따른 반도체 메모리장치는, 복수개의 서브 어레이 블락들(511 내지 51n)을 포함하는 메모리셀 어레이 블락(51), 각 서브 어레이 블락의 좌우에 각각 2개씩 배치되는 입출력라인 쌍들(IO/IOB), 및 행 디코딩 회로(53)을 구비한다. 여기에서는 입출력라인 쌍들(IO/IOB)이 각 서브 어레이 블락의 좌우에 각각 2개씩 배치되는 경우가 도시되어 있으나, 필요에 따라 2의 배수씩 배치될 수 있음은 자명하다.
행 디코딩 회로(53)는, 비트 폭이 4 비트일 경우에는 외부에서 인가되는 소정의 하나의 행번지(PRA)에 응답하여 서브 어레이 블락들중(511 내지 51n) 하나를 선택하고 비트 폭이 8 비트일 경우에는 하나의 행번지(PRA)에 응답하여 서브 어레이 블락들(511 내지 51n)중 두개를 선택한다. 이에 따라 비트 폭이 4 비트일 경우에는 선택된 하나의 서브 어레이 블락의 좌우에 배치되어 있는 4개의 입출력라인 쌍들을 경유하여 4 비트의 데이터가 입출력되며, 비트 폭이 8 비트일 경우에는 선택된 두개의 서브 어레이 블락의 좌우에 배치되어 있는 8개의 입출력라인 쌍들을 경유하여 8 비트의 데이터가 입출력된다.
좀더 상세하게는 행 디코딩 회로(53)는 선택신호 발생기(531), 제1 행 프리디코더(533), 제2 행 프리디코더(535), 및 메인 디코더(537)를 구비한다. 선택신호 발생기(531)는 비트 폭이 8 비트일 경우 활성화되는 입출력 선택신호(PX8)를 발생한다. 제1 행 프리디코더(533)는 어드레스 버퍼(미도시)를 통해 외부에서 인가되는 행번지(PRA)를 수신하여 1차로 프리디코드한다. 특히 제1 행 프리디코더(533)는 입출력 선택신호(PX8)가 활성화될 때 즉 비트 폭이 8 비트일 경우 행 번지(PRA)의 최상위 비트를 돈 케어(Don't care)한다. 행 번지(PRA)의 최상위 비트는 서브 어레이 블락들(511 내지 51n)을 선택하기 위한 블락 선택비트들중 한 비트이다.
제2 행 프리디코더(535)는 제1 행 프리디코더(533)의 출력신호, 즉 제1 프리디코디드(Predecoded) 번지 신호(RA/RAB)를 수신하여 2차로 프리디코드하고, 블락 선택신호들을 포함하는 제2 프리디코디드 번지 신호(DRA)를 발생한다. 특히 제2 행 프리디코더(535)는 제1 행 프리디코더(533)에 의해 행 번지(PRA)의 최상위 비트가 돈 케어될 때에는 즉 비트 폭이 8 비트일 경우에는 서브 어레이 블락들(511 내지 51n)중 두개를 선택하기 위해 두개의 블락 선택신호를 활성화시킨다. 또한 제2 행 프리디코더(535)는 행 번지(PRA)의 최상위 비트가 돈 케어되지 않을 때에는 즉 비트 폭이 4 비트일 경우에는 서브 어레이 블락들(511 내지 51n)중 하나를 선택하기 위해 하나의 블락 선택신호를 활성화시킨다.
메인 디코더(537)는 제2 행 프리디코더(535)의 출력신호, 즉 제2 프리디코디드 번지 신호(DRA)를 수신하며, 이때 두개의 블락 선택신호가 활성화되는 경우에는 즉 비트 폭이 8 비트일 경우에는 서브 어레이 블락들(511 내지 51n)중 두개를 선택하고 선택된 하나의 서브 어레이 블락의 소정의 하나의 워드라인과 선택된 다른 하나의 서브 어레이 블락의 소정의 하나의 워드라인을 동시에 선택하여 활성화시킨다.
또한 전술한 바와 같이 도시되지 않은 경로를 통해 외부에서 인가되는 열번지들에 의해 이에 대응되는 열선택라인들(미도시)이 활성화되어, 선택된 하나의 서브 어레이 블락내의 워드라인에 접속되어 있는 4개의 메모리셀들의 4개의 비트라인 쌍들이 선택된 하나의 서브 어레이 블락의 좌우측에 배치되어 있는 4개의 입출력라인 쌍들에 연결된다. 또한 선택된 다른 하나의 서브 어레이 블락내의 워드라인에 접속되어 있는 4개의 메모리셀들의 4개의 비트라인 쌍들이 선택된 다른 하나의 서브 어레이 블락의 좌우측에 배치되어 있는 4개의 입출력라인 쌍들에 연결된다. 이에 따라 8 비트 데이터가 8개의 입출력라인 쌍들을 경유하여 8개의 메모리셀들에 기입되거나 8개의 메모리셀들로부터 독출된다.
한편 메인 디코더(537)는 제2 행 프리디코더(535)의 출력신호, 즉 제2 프리디코디드 번지 신호(DRA)를 수신하고, 이때 하나의 블락 선택신호가 활성화되는 경우에는 즉 비트 폭이 4 비트일 경우에는 서브 어레이 블락들(511 내지 51n)중 하나를 선택하고 선택된 하나의 서브 어레이 블락의 소정의 하나의 워드라인을 선택하여 활성화시킨다.
또한 전술한 바와 같이 도시되지 않은 경로를 통해 외부에서 인가되는 열번지들에 의해 이에 대응되는 열선택라인들(미도시)이 활성화되어, 선택된 하나의 서브 어레이 블락내의 워드라인에 접속되어 있는 4개의 메모리셀들의 4개의 비트라인 쌍들이 선택된 하나의 서브 어레이 블락의 좌우측에 배치되어 있는 4개의 입출력라인 쌍들에 연결된다. 이에 따라 4 비트 데이터가 4개의 입출력라인 쌍들을 경유하여 4개의 메모리셀들에 기입되거나 4개의 메모리셀들로부터 독출된다.
또한 행 디코딩 회로(53)는 비트 폭이 16 비트일 경우에는 외부에서 인가되는 소정의 하나의 행번지(PRA)에 의해 서브 어레이 블락들(511 내지 51n)중 4개를 선택하도록 구성될 수 있다. 이 경우에는 각 서브 어레이 블락당 4개의 메모리셀들, 즉 16개의 메모리셀들에 데이터가 기입되거나 16개의 메모리셀들로부터 데이터가 독출된다.
따라서 상술한 발명에 따른 메모리셀 어레이 블락 제어방법 및 이에 따라 구현된 본 발명에 따른 반도체 메모리장치에서는, 비트 폭이 증가되더라도 입출력라인의 수가 증가되지 않으며, 이에 따라 입출력라인들이 배치되는 입출력 영역들(도 2의 231 내지 23n)의 면적이 증가되지 않는다.
도 6은 도 5에 도시된 제1 행 프리디코더에 있어서 행번지의 최상위 비트 디코딩 회로의 회로도이다.
도 6을 참조하면, 최상위 비트 디코딩 회로는 인버터들(61,63)과 낸드게이트들(65,67)을 구비한다. 최상위 비트 디코딩 회로는 입출력 선택신호(PX8)가 논리"하이"로 활성화될 때 즉 비트 폭이 8 비트일 경우 블락 선택비트들중 한 비트인 행 번지(PRA)의 최상위 비트(PRA11)를 돈 케어(Don't care)한다. 다시말해 최상위 비트 디코딩 회로는 입출력 선택신호(PX8)가 논리"하이"로 활성화될 때 행 번지(PRA)의 최상위 비트(PRA11)에 무관하게 제1 프리디코디드 신호(RA11,RA11B)를 모두 논리"하이"로 만든다. 여기에서 RA11B는 RA11의 반전신호임을 나타낸다.
도 7은 도 5에 도시된 제2 행 프리디코더에 있어서 블락 선택신호 발생회로의 회로도이다. 여기에서는 도 5에 도시된 서브 어레이 블락들(511 내지 51n)이 8개이고 행 번지(PRA)의 상위 3비트가 블락 선택비트들이라고 가정한다.
도 7을 참조하면, 블락 선택신호 발생회로는 8개의 낸드게이트들(71 내지 78) 및 8개의 인버터들(81 내지 88)을 구비한다. 블락 선택신호 발생회로는 제1 행 프리디코더(533)에 의해 블락 선택비트들이 1차로 프리디코드된 번지 신호(RA9, RA9B,RA10,RA10B,RA11,RA11B)를 수신하여 2차로 프리디코드하고, 8개의 서브 어레이 블락들(511 내지 51n)을 선택하기 위한 8개의 블락 선택신호들(DRA9B10B11B 내지 DRA91011)을 발생한다.
특히 도 6에 도시된 최상위 비트 디코딩 회로에 의해 블락 선택비트들중 한 비트인 행 번지(PRA)의 최상위 비트(PRA11)가 돈 케어될 때는 즉 번지 신호(RA11,RA11B)가 모두 논리"하이"일 때는 두개의 블락 선택신호가 활성화된다. 예컨데 번지 신호(RA11,RA11B)가 (1,1)이고 또한 번지신호(RA9B,RA10B)가 (1,1)일 때는 두개의 블락 선택신호(DRA9B10B11B, DRA9B10B11)가 논리"하이"로 활성화된다.
반면에 행 번지(PRA)의 최상위 비트(PRA11)가 돈 케어되지 않을 때에는 하나의 블락 선택신호가 활성화된다. 예컨데 번지 신호(RA11,RA11B)가 (0,1)이고 또한 번지신호(RA9B,RA10B)가 (1,1)일 때는 하나의 블락 선택신호(DRA9B10B11B) 만이 논리"하이"로 활성화된다.
이상에서 설명한 바와 같이 발명에 따른 메모리셀 어레이 블락 제어방법 및 이에 따라 구현된 본 발명에 따른 반도체 메모리장치에서는, 비트 폭이 변경됨에 따라 선택되는 서브 어레이 블락의 갯수가 변경된다. 따라서 비트 폭이 증가되더라도 입출력라인의 수가 증가되지 않으며, 이에 따라 입출력라인들이 배치되는 입출력 영역들(도 2의 231 내지 23n)의 면적이 증가되지 않는다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
따라서 본 발명에 따른 메모리셀 어레이 블락 제어방법 및 이에 따라 구현된 본 발명에 따른 반도체 메모리장치에서는, 비트 폭이 증가되더라도 메모리셀 어레이 블락의 면적이 증가되지 않고 결국 칩 면적이 증가되지 않는 장점이 있다.

Claims (7)

  1. 복수개의 서브 어레이 블락들을 포함하는 메모리셀 어레이 블락;
    상기 각 서브 어레이 블락의 좌우에 각각 N개(N는 정수) 씩 배치되는 입출력라인 쌍들; 및
    비트 폭이 2N 비트일 경우에는 외부에서 인가되는 소정의 하나의 행번지에 응답하여 상기 서브 어레이 블락들중 하나를 선택하고 상기 비트 폭이 4N 비트일 경우에는 상기 하나의 행번지에 응답하여 상기 서브 어레이 블락들중 두개를 선택하는 행 디코딩 회로를 구비하고,
    상기 비트 폭이 2N 비트일 경우에는 상기 선택된 하나의 서브 어레이 블락의 좌우에 배치되어 있는 2N개의 입출력라인 쌍들을 경유하여 2N 비트의 데이터가 입출력되며, 상기 비트 폭이 4N 비트일 경우에는 상기 선택된 두개의 서브 어레이 블락의 좌우에 배치되어 있는 4N개의 입출력라인 쌍들을 경유하여 4N 비트의 데이터가 입출력되는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 행 디코딩 회로는,
    상기 비트 폭이 4N 비트일 경우 활성화되는 입출력 선택신호를 발생하는 입출력 선택신호 발생기;
    상기 행 번지를 수신하여 프리디코딩하고, 상기 입출력 선택신호가 활성화될 때 상기 행 번지의 블락 선택비트들중 한 비트를 돈 케어(Don't care)하는 제1 행 프리디코더;
    상기 제1 행 프리디코더의 출력신호들을 수신하여 프리디코딩하고, 상기 제1 행 프리디코더에 의해 상기 블락 선택비트들중 한 비트가 돈 케어될 때에는 두개의 블락 선택신호를 활성화시키고 그렇지 않을 때에는 하나의 블락 선택신호를 활성화시키는 제2 행 프리디코더; 및
    상기 제2 행 프리디코더의 출력신호들을 수신하고, 두개의 블락 선택신호가 활성화될 때는 상기 서브 어레이 블락들중 두개를 선택하고 상기 선택된 두개의 서브 어레이 블락의 소정의 두개의 워드라인을 동시에 활성화시키고, 하나의 블락 선택신호가 활성화될 때는 상기 서브 어레이 블락들중 하나를 선택하고 상기 선택된 하나의 서브 어레이 블락의 소정의 하나의 워드라인을 활성화시키는 메인 디코더를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 행 디코딩 회로는 상기 비트 폭이 8N 비트일 경우에는 상기 하나의 행번지에 응답하여 상기 서브 어레이 블락들중 네개를 선택하고,
    상기 선택된 네개의 서브 어레이 블락의 좌우에 배치되어 있는 8N개의 입출력라인 쌍들을 경유하여 8N 비트의 데이터가 입출력되는 것을 특징으로 하는 반도체 메모리장치.
  4. 복수개의 서브 어레이 블락들을 포함하는 메모리셀 어레이 블락, 상기 각 서브 어레이 블락의 좌우에 각각 N개(N는 정수) 씩 배치되는 입출력라인 쌍들을 구비하는 반도체 메모리장치의 메모리셀 어레이 블락 제어방법에 있어서,
    (a) 비트 폭이 2N 비트일 경우에는 외부에서 인가되는 소정의 하나의 행번지에 응답하여 상기 서브 어레이 블락들중 하나를 선택하는 단계;
    (b) 상기 (a) 단계후 상기 선택된 하나의 서브 어레이 블락의 좌우에 배치되어 있는 2N개의 입출력라인 쌍들을 경유하여 2N 비트의 데이터를 입력 또는 출력하는 단계;
    (c) 상기 비트 폭이 4N 비트일 경우에는 상기 하나의 행번지에 응답하여 상기 서브 어레이 블락들중 두개를 선택하는 단계; 및
    (d) 상기 (c) 단계후 상기 선택된 두개의 서브 어레이 블락의 좌우에 배치되어 있는 4N개의 입출력라인 쌍들을 경유하여 4N 비트의 데이터를 입력 또는 출력하는 단계를 구비하는 것을 특징으로 하는 메모리셀 어레이 블락 제어방법.
  5. 제4항에 있어서, 상기 (a) 단계는,
    상기 비트 폭이 2N 비트일 경우 입출력 선택신호를 비활성화시키는 단계;
    상기 입출력 선택신호가 비활성화될 때 상기 행 번지의 블락 선택비트들중 한 비트를 돈 케어(Don't care)하지 않는 단계;
    상기 블락 선택비트들중 한 비트가 돈 케어되지 않을 때 하나의 블락 선택신호를 활성화시키는 단계; 및
    상기 하나의 블락 선택신호가 활성화될 때 상기 서브 어레이 블락들중 하나를 선택하고 상기 선택된 하나의 서브 어레이 블락의 소정의 하나의 워드라인을 활성화시키는 단계를 구비하는 것을 특징으로 하는 메모리셀 어레이 블락 제어방법.
  6. 제4항에 있어서, 상기 (c) 단계는,
    상기 비트 폭이 4N 비트일 경우 입출력 선택신호를 활성화시키는 단계;
    상기 입출력 선택신호가 활성화될 때 상기 행 번지의 블락 선택비트들중 한 비트를 돈 케어(Don't care)하는 단계;
    상기 블락 선택비트들중 한 비트가 돈 케어될 때 두개의 블락 선택신호를 활성화시키는 단계; 및
    상기 두개의 블락 선택신호가 활성화될 때 상기 서브 어레이 블락들중 두개를 선택하고 상기 선택된 두개의 서브 어레이 블락의 소정의 두개의 워드라인을 동시에 활성화시키는 단계를 구비하는 것을 특징으로 하는 메모리셀 어레이 블락 제어방법.
  7. 제4항에 있어서, 상기 메모리셀 어레이 블락 제어방법은,
    (e) 상기 비트 폭이 8N 비트일 경우에는 상기 하나의 행번지에 응답하여 상기 서브 어레이 블락들중 네개를 선택하는 단계; 및
    (f) 상기 (e) 단계후 상기 선택된 네개의 서브 어레이 블락의 좌우에 배치되어 있는 8N개의 입출력라인 쌍들을 경유하여 8N 비트의 데이터를 입출력하는 단계를 더 구비하는 것을 특징으로 하는 메모리셀 어레이 블락 제어방법.
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