KR0154719B1 - 집적도를 높인 반도체 메모리 장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야 : 본 발명은 메모리 어레이가 뱅크단위로 분할되고 상기 메모리뱅크를 구성하는 다수의 메모리블럭중 적어도 둘이상의 메모리블럭이 활성화되는 반도체 메모리장치의 입출력라인과 데이타라인의 접속방법에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제 : 종래의 경우 둘이상의 메모리블럭이 활성화되는 경우 가운데 위치하는 입출력라인쌍은 인접하는 메모리블럭들을 공유하므로써 선택적으로 데이타라인쌍을 사용하지 않을 수 없었다. 이에 따라 상기 가운데 위치하는 입출력라인쌍상에는 필연적으로 멀티플렉서가 사용되었고 이는 반도체 메모리장치의 고집적화를 저해하는 요인이 되었다.

3. 발명의 해결방법의 요지 : 본 발명에서는 입출력라인쌍과 데이타라인쌍간의 접속에 있어서 출발점을 다르게 하므로써 가운데 위치하는 입출력라인쌍은 하나의 데이타라인쌍에만 직접적으로 연결하는 것이 가능하게 되었다. 따라서 입출력라인쌍과 데이타라인쌍간에 멀티플렉서를 사용하지 않고서도 종래와 동일한 멀티비트를 액세스하는 메모리장치가 구현된다.

4. 발명의 중요한 용도 : 고집적 반도체 메모리장치.

Description

집적도를 높인 반도체 메모리장치

제1도는 일반적인 반도체 메모리장치의 메모리 어레이구조를 보여주는 도면.

제2도는 종래기술에 의한 입출력라인과 데이타라인의 접속관계를 보여주는 도면.

제3도는 본 발명의 실시예에 따른 입출력라인과 데이타라인의 접속관계를 보여주는 도면.

* 도면의 주요부분에 대한 부호의 설명

100, 200, 300, 400 : 메모리뱅크들 500 : 공통 데이타라인

10, 20, 30, 40 : 입력드라이버들 혹은 출력센스앰프들 1, 2 : 멀티플렉서

본 발명은 반도체 메모리장치에 관한 것으로, 특히 입출력라인과 데이타라인을 효과적으로 접속하므로써 집적도를 높인 메모리장치에 관한 것이다.

반도체 메모리장치는 저전력화, 다기능화, 고속동작화 및 고집적화의 추세로 급진적으로 발전하고 있다. 상기 반도체 메모리장치의 고속동작화를 위하여, 시스템에서 전달되는 클럭에 동기되어 고속동작하는 동기 메모리장치가 눈부시게 발전하고 있다. 이와 더불어 상기한 반도체 메모리장치의 고속동작을 위하여 일반적인 노멀모드에 여러가지 특수한 모드를 설정하여 한번의 엑세스동작으로도 많은 비트의 데이타를 액세스하고 있다. 이와 같이 한번의 액세스동작으로 멀티비트(multi-bit)를 액세스하기 위해서 입출력라인 및 데이타라인과 같은 전송라인들의 갯수는 늘어나지 않으면 안된다. 상기와 같이 전송라인들이 늘어남에 따라 칩면적은 커지게 된다. 이는 상술한 반도체 메모리장치의 고집적화에 반하게 된다. 이러한 경우를 고려하여 반도체 메모리장치의 내부회로들이 배치되고 설계되며, 각 전송라인들이 유기적으로 접속된다.

제1도는 일반적인 반도체 메모리장치의 메모리 어레이구조를 보여주는 도면이다.

제1도를 참조하면, 메모리 어레이는 4개의 메모리뱅크들(100, 200, 300, 400)로 분할된다. 또 각각의 메모리뱅크는 8개의 메모리블럭으로 나뉘어진다. 상기 각각의 메모리뱅크주변에는 8쌍의 데이타라인쌍이 형성된다. 상기 데이타라인쌍은 공통데이타라인쌍(500)에 접속되고 상기 공통데이타라인쌍(500)은 도시되지 아니한 데이타 입출력패드들과 접속된다. 상기 데이타라인쌍들(101, 201, 301, 401)과 공통데이타라인쌍(500)사이에는 입력드라이버들 혹은 출력센스앰프들(10, 20, 30, 40)이 접속된다. 제1도로 도시한 메모리장치가 16메가디램이라고 하면, 각 메모리뱅크의 용량은 4메가비트이고 각 메모리블럭의 용량은 512킬로비트이다. 액세스동작시 메모리뱅크 및 메모리블럭은 컬럼 어드레스중 일부비트에 의하여 선택된다. 상기 메모리뱅크들은 데이타충돌을 방지하기 위하여 배타적으로 선택되지 않으면 안된다. 예를 들어 메모리뱅크(100)이 선택되는 경우, 로우 어드레스중 일부에 의해 메모리블럭이 선택되는 데 상기 선택된 메모리뱅크(100)에서 2개의 메모리블럭이 미리 설정된 규칙에 의해 활성화되도록 되어 있다. 즉, 메모리블럭 BLK1이 활성화되는 경우 메모리블럭 BLK5도 함께 활성화된다. 또, 메모리블럭들 BLK2와 BLK6는 동시에 활성화된다. 메모리블럭들 BLK3, BLK7 및 메모리블럭들 BLK4, BLK8의 활성화도 마찬가지이다. 각 메모리블럭에서 입출력되는 데이타비트는 4개이다. 따라서 한번의 액세스사이클동안 2개의 메모리블럭이 활성화되므로 총8비트의 데이타가 입출력된다.

제2도는 종래기술에 의한 입출력라인과 데이타라인의 접속관계를 보여주는 회로도이다.

설명의 편의를 위하여 제2도는 상기 제1도를 구성하는 메모리뱅크(100)의 구성을 나타낸 것이라고 가정한다. 전술한 것과 같이 제1메모리뱅크(100)는 8개의 메모리블럭들(BLK1-BLK8)로 나뉘어진다. 상기 메모리블럭들의 도면상 하단에는 8쌍의 데이타라인쌍(DIO1-DIO8)이 형성된다. 또, 상기 메모리블럭들은 좌우에 각각 2쌍씩의 입출력라인쌍이 배치되므로 상기 제1메모리뱅크에는 총 18쌍의 입출력라인쌍(IO1-IO18)이 형성된다. 입출력라인쌍(IO1, IO2)은 데이타라인쌍 DIO1, DIO2과 접속되고, 입출력라인쌍(IO3, IO4)은 데이타라인쌍 DIO3, DIO4과 접속되고, 입출력라인쌍(IO7, IO8)은 데이타라인쌍 DIO3, DIO4과 접속된다. 입출력라인쌍(IO9, IO10)은 데이타라인쌍 DIO1, DIO2 및 데이타라인쌍 DIO5, DIO6과 공통으로 접속된다. 또, 입출력라인쌍(IO11, IO12)은 데이타라인쌍 DIO7, DIO8과 접속되고, 입출력라인쌍(IO13, IO14)은 데이타라인쌍 DIO5, DIO6과 접속되고, 입출력라인쌍(IO15, IO16)은 데이타라인쌍 DIO7, DIO8과 접속되고, 입출력라인쌍(IO17, IO18)은 데이타라인쌍 DIO5, DI06과 접속된다. 각 메모리블럭들을 구성하는 비트라인은 인터리브드(interleaved)방식으로 배열된다. 이는 곧 도시하지 아니한 비트라인 센스앰프를 인접하는 메모리블럭들이 공유하는 공유센스앰프임을 나타낸다. 그밖의 주변회로들(분리게이트, 센스앰프, 입출력 드라이버등등)의 구성은 생략하였다.

이어서, 제1도와 제2도를 참조하여 제2도로 도시한 종래의 회로에 대한 동작이 설명된다.

리드동작의 경우, 도시하지 아니한 시스템으로부터 로우어드레스 스트로브신호(row address strobe signal: 이하 RASB라 함) 및 컬럼어드레스 스트로브신호(column address strobe signal: 이하 CASB라 함)가 입력된다. 이는 곧 반도체 메모리장치에서 메모리셀을 선택하기 위한 어드레스의 입력을 허용하는 외부신호이다. 또, 시스템에서 어드레스가 입력되면 멀티플렉서에서 멀티플렉싱동작을 수행하므로써 로우어드레스 및 컬럼어드레스가 소정의 메모리뱅크 및 상기 소정의 메모리뱅크를 구성하는 메모리블럭의 워드라인 및 비트라인을 선택하게 된다. 각 메모리뱅크에 접속되는 데이타라인쌍들은 공통데이타라인쌍(500)에 공통으로 접속되므로 상술한 메모리뱅크의 선택은 배타적으로 수행되지 않으면 안된다. 설명의 편의상 특정한 로우어드레스가 입력되어 제1도를 구성하는 제1메모리뱅크(100) 및 제2도의 메모리블럭 BLK1과 BLK5가 선택된다고 가정한다. 이 경우 메모리블럭 BLK1의 좌우에 배치된 입출력라인쌍(IO1-IO4)를 경유하고 데이타라인 DIO1-DIO4를 통하여 4비트의 데이타가 출력된다. 또, 상기 메모리블럭 BLK5의 좌우에 배치된 입출력라인쌍(IO9-IO12)를 경유하고 데이타라인 DIO5-DIO8를 통하여 4비트의 데이타가 출력되므로 한번의 리드사이클동안 총 8비트의 데이타가 출력된다. 이 경우 데이타의 출력은 각기 다른 데이타라인을 통하여 이루어지므로 데이타충돌없이 액세스동작이 수행된다.

그런데, 상기 제2도에 나타나 있듯이 메모리블럭들사이에 배치된 입출력라인쌍들은 인접하는 메모리블럭들에 공유된다. 이에 따라 메모리블럭 BLK4와 메모리블럭 BLK5사이에 배치되는 입출력라인쌍(IO9, IO10)은 메모리 블럭 BLK4 및 메모리블럭 BLK5의 선택에 따라 각각 다른 데이타라인을 경유하여 데이타의 출력동작이 수행된다. 즉, 입출력라인쌍(IO9, IO10)은 데이타라인쌍(DIO1, DIO2)와 (DIO1, DIO2)를 공유하여 선택적으로 접속된다. 따라서 입출력라인쌍(IO9, IO10)의 소정영역에는 멀티플렉서(1, 2)가 배치되지 않으면 안된다. 즉, 입출력라인쌍들은 총 18라인쌍이고 데이타라인쌍들은 총 8라인쌍들이다. 또, 활성화되는 메모리블럭들은 2개이므로 메모리블럭 BLK1이 선택되면 메모리블럭 BLK5도 동시에 선택된다. 이에 따라 메모리블럭 BLK1은 데이타라인 DIO1-DIO4가 사용되고 메모리블럭 BLK5는 데이타라인 DIO5-DIO8이 사용되어야 한다. 한편, 메모리블럭 BLK4가 선택되면 메모리블럭 BLK8도 동시에 선택된다. 이에 따라 메모리블럭 BLK8은 데이타라인 DIO5-DIO8이 사용되고 메모리블럭 BLK4는 데이타라인 DIO1-DIO4가 사용되어야 한다. 따라서 상기 메모리블럭 BLK4와 메모리블럭 BLK5사이의 입출력라인 IO9, IO10은 데이타라인쌍들 DIO1, DIO2 및 DIO5, DIO6과 선택적으로 접속되지 않으면 안된다. 이러한 필요에 의해 상기 입출력라인쌍 IO9, IO10에 멀티플렉서(1, 2)가 배치되게 된다. 이는 인터리브드방식으로 구성되는 메모리장치의 특성으로 야기되는 문제점이다. 제2도의 점원으로 표시된 A부분에 이와 같은 사항이 나타나있다. 제2도로 도시한 회로도에서 상술한 멀티플렉서(1, 2)의 배치에 따라 칩면적면은 커지게 된다. 이는 반도체 메모리장치의 집적화를 저해하는 요소로 작용한다. 제2도의 실시예에서는 메모리블럭 2개가 활성화되는 경우를 나타내었으나 4개 혹은 8개의 메모리블럭들이 활성화되는 경우 상기 멀티플렉서의 갯수는 늘어나게 되고 이는 칩면적을 급격하게 증가시키는 원인이 된다.

따라서 본 발명의 목적은 입출력라인과 데이타라인을 효율적으로 접속하여 칩면적을 줄인 반도체 메모리장치를 제공하는데 있다.

상기 본 발명의 목적을 달성하기 위하여 한번의 액세스동작시 적어도 둘이상의 메모리블럭이 활성화되는 본 발명에 따른 반도체 메모리장치는, 복수개의 메모리블럭들로 구성되는 복수개의 메모리뱅크들과, 상기 메모리뱅크들의 각각에 제공된 복수개의 데이타라인쌍들과, 인접하는 메모리블럭들과 공통으로 접속되는 입출력라인쌍들을 가지며, 상기 각각의 입출력라인쌍들이 상기 데이타라인쌍들 각각에 대응하여 하나씩만 직접적으로 접속됨을 특징으로 한다.

이하 첨부된 제3도를 참조하여 본 발명의 바람직한 실시예를 설명하겠다. 도면들중 동일한 구성 및 동일동작을 하는 회로들 및 소자들에 대해서는 가능한 한 어느 곳에서든지 동일한 참조번호 및 동일참조부호를 사용하겠다.

제3도는 본 발명의 실시예에 따른 입출력라인과 데이타라인의 접속관계를 보여주는 회로도이다.

제3도의 구성을 보면, 제2도와는 달이 메모리블럭 BLK4와 메모리블럭 BLK5사이의 입출력라인사이에 멀티플렉서(1, 2)가 없어졌고 각 입출력라인과 데이타라인간의 접속이 다음과 같이 변하였다. 즉, 입출력라인쌍(IO1, IO2)은 데이타라인쌍 DIO5, DIO6과 접속되고, 입출력라인쌍(IO9, IO10)은 데이타라인쌍 DIO1, DIO2과 직접적으로 접속된다. 나머지 입출력라인쌍들과 데이타라인쌍들의 접속은 상기 제2도와 동일하다. 메모리블럭들의 배치 및 비트라인형성방식등과 같은 나머지 구성 또한 상기 제2도와 동일하다. 즉, 제1메모리뱅크(100)은 8개의 메모리블럭들(BLK1-BLK8)로 나뉘어진다. 상기 메모리블럭들의 도면상 하단에는 8쌍의 데이타라인쌍(DIO1-DIO8)이 형성된다. 또, 상기 메모리블럭들은 각각 좌우에는 2쌍씩 입출력라인쌍이 배치되므로 상기 제1메모리뱅크에는 총 18쌍의 입출력라인쌍(IO1-IO18)이 형성된다. 각 메모리블럭들을 구성하는 비트라인은 종래와 마찬가지로 인터리브드(interleaved)방식으로 배열된다. 그밖의 주변회로들(센스앰프회로, 분리게이트, 입출력 드라이버등등)은 생략하였다.

제3도에서와 같이 입출력라인쌍(IO1, IO2)의 출발점을 데이타라인쌍 DIO1, DIO2가 아닌 데이타라인쌍 DIO5, DIO6으로 하였으며, 이에 따라 입출력라인쌍(IO9, IO10)을 데이타라인쌍들(DIO1, DI02) 및 (DIO5, DI06)이 공유하여 선택적으로 사용되지 않고 데이타라인쌍(DIO1, DI02)에 고정되어 사용하게 된다. 이상에서 설명한 바와 같이 입출력라인쌍의 접속을 변화시키므로써 멀티플렉서를 사용하지 않고서도 종래와 동일하게 8비트의 데이타를 입출력하는 반도체 메모리장치가 구현된다. 제3도의 점원으로 표시한 B부분에 상술한 내용이 나타나 있다.

이와 같은 본 발명의 실시예에 따라서 동일 메모리뱅크에서 둘이상의 메모리블럭이 활성화되어 멀티비트의 정보를 액세스하는 경우에도 멀티플렉서가 필요하지 않게 된다. 따라서 칩면적을 효과적으로 줄인 반도체 메모리 장치가 구현된다. 본 발명의 실시예에서는 16메가디램을 사용하는 경우를 가정하였으나 16메가디램이상의 고집적 메모리장치에 유용하게 사용가능한 것은 당분야에 통상의 지식을 지닌 이에게는 쉽게 적용가능한 사항이다. 또한 본 실시예에서는 한번의 액세스사이클동안 2개의 메모리블럭이 활성화되고 8비트의 데이타를 액세스하는 경우로 한정하였으나 2개이상의 메모리블럭이 활성화되는 경우, 혹은 8비트이상의 멀티비트정보를 액세스하는 경우 본 발명의 기술적 사상은 더욱 탁월한 효능을 지니게 됨은 자명하다 할 것이다.

Claims (4)

1. 한번의 액세스동작시 적어도 둘이상의 메모리블럭이 활성화되는 반도체 메모리장치에 있어서, 복수개의 메모리블럭들로 구성되는 복수개의 메모리뱅크들과, 상기 메모리뱅크들의 각각에 제공된 복수개의 데이타라인쌍들과, 인접하는 메모리블럭들과 공통으로 접속되는 입출력라인쌍들을 가지며, 상기 각각의 입출력라인쌍들이 상기 데이타라인쌍들 각각에 대응하여 하나씩만 직접적으로 접속됨을 특징으로 하는 반도체 메모리장치.
2. 제1항에 있어서, 상기 메모리블럭이 인터리브드방식으로 비트라인이 구성됨을 특징으로 하는 반도체 메모리장치.
3. 제1항에 있어서, 상기 입출력라인쌍과 데이타라인쌍사이에 멀티플렉서가 비접속됨을 특징으로 하는 반도체 메모리장치.
4. 제1항에 있어서, 활성화되는 메모리블럭이 4개, 8개 및 16개임을 특징으로 하는 반도체 메모리장치.