KR930020678A - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

Info

Publication number
KR930020678A
KR930020678A KR1019930002445A KR930002445A KR930020678A KR 930020678 A KR930020678 A KR 930020678A KR 1019930002445 A KR1019930002445 A KR 1019930002445A KR 930002445 A KR930002445 A KR 930002445A KR 930020678 A KR930020678 A KR 930020678A
Authority
KR
South Korea
Prior art keywords
semiconductor memory
memory device
circuit
data line
memory cells
Prior art date
Application number
KR1019930002445A
Other languages
English (en)
Inventor
미쓰오 가와모토
야스시 다카하시
Original Assignee
가나이 쓰토무
가부시키가이샤 히타치 세이사쿠쇼
우치하시 마사오
히타치 데바이스 엔지니아링 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가나이 쓰토무, 가부시키가이샤 히타치 세이사쿠쇼, 우치하시 마사오, 히타치 데바이스 엔지니아링 가부시키가이샤 filed Critical 가나이 쓰토무
Publication of KR930020678A publication Critical patent/KR930020678A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

인접하는 상보데이타선 쌍에 있어서 다른 패턴으로 물리적인 정보레벨을 기억하게 접속되는 복수의 메모리셀을 가진 메모리셀 어레이에 대해서 컬럼 선택회로에 의해 상보데이타선 쌍중 같은 패턴에 의해 물리적인 정보레벨을 기억하게 메모리셀 접속된 것을 복수로 되는 입출력선에 접속시켜 테스트 모드 때에 복수로 되는 입출력선에 같은 기록신호를 공급해서 복수로 된 메모리셀에 대해서 동시 기록동작을 행하도록 한다. 또, 테스트 모드 때 복수로 된 메모리셀에 동시기록을 행하는 어드레스 신호를 이용해서 동시에 기록되는 인접 메모리셀의 물리적 정보레벨을 일치시키도록 입력된 기록데이타를 가공한다.
어드레스 선택과 기록데이타와의 조합에 의해 인접비트의 정보레벨을 물리적으로 같게 하기도 서로 다르게 할 수 있으므로 테스트 시간의 단축화가 가능하게 된다.

Description

반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 관한 다이나믹형 RAM에 있어서 메모리셀 어레이부와 데이타선 선택회로의 일실시예를 나타내는 회로도이다.
제2도는 본 발명에 관한 다이나믹형 RAM에 있어서 메모리셀 어레이부와 데이타선 선택회로의 다른 일실시예를 나타내는 회로도이다.
제3도는 본 발명에 관한 다이나믹형 RAM의 실시예를 나타내는 블럭도이다.
제4도는 본 발명이 적용된 다이나믹형 RAM의 일실시예를 나타내는 레이아웃도이다.
제5도는 본 발명에 관한 다이나믹형 RAM의다른 일실시예를 나타내는 블럭도이다.

Claims (14)

  1. 복수의 상보데이타선 쌍과 복수의 워드선과 상기 워드선 방향에 대해서 다른 패턴으로 물리적인 정보레벨을 기억하게 접속되는 복수의 메모리셀들을 포함하는 메모리셀 어레이와, 상기 상보데이타선 쌍 중 같은 패턴에 의해 물리적인 정보레벨을 기억하게 메모리셀이 접속된 것을 각각 대응하는 커먼 데이타선에 접속시키는 컬럼선택회로와, 상기 커먼 데이타선에 같은 기록신호를 공급함으로서 복수의 메모리셀의 동시 기록동작을 행하기 위한 회로를 구비하여되는 반도체 기억장치.
  2. 제1항에 있어서, 상기 복수의 데이타선 쌍중 서로 인접하는 상보데이타선 쌍 중의 하나가 도중에서 서로 교차시키게 되는 트위스트 방식에 의해 구성되고, 다른 한쌍의 상보데이타선은 병렬로 배치되는 반도체 기억장치.
  3. 제1항에 있어서, 상기 인접하는 상보데이타선 쌍 중 하나는 기수 개소에서 서로 교차시키는 트위스트 방식에 의해 구성되고, 상기 인접하는 상보데이타 중 다른 것은 우수 개소에서 서로 교차시키는 트위스트 방식에 의해 구성되는 반도체 기억장치.
  4. 제1항에 있어서, 상기 각 커먼 데이타선에 결합되는 메인앰프와, 상기 메인앰프에서 출력된 기록신호를 받는 일치/불일치 판정회로를 더 구비하고, 테스트 모드에 복수 비트로 된 기록정보가 일치/불일치 판정결과의 1비트의 신호로 축퇴되는 반도체 기억장치.
  5. 제4항에 있어서, 상기 일치/불일치 판정회로는 2단 회로에 의해 구성되고, 메인앰프의 출력신호를 받는 제1단회로로 축토된 복수로 된 판정결과가 제2단 회로에 의해 축퇴되어서 1비트이 판정신호로 해서 데이타 출력회로를 통해서 외부단자에 출력되는 반도체 기억장치.
  6. 제5항에 있어서, 상기 반도체 기억장치는 다이나믹형 RAM으로 구성되고, 로 어드레스 스트로브 신호를 활성화 되기 전에 컬럼 어드레스 스트로브 신호와 라이트 인에이블 신호를 활성화 하는 것에 의해 상기 테스트모드가 지정되는 반도체 기억장치.
  7. 제6항에 있어서, 상기 테스트 모드는 리플레쉬 모드의 지정에 의해 해제되는 반도체 기억장치.
  8. 복수의 상보데이타선 쌍과 복수의 워드선과 상기 워드선 방향에 대해 다른 패턴으로 물리적인 정보레벨을 기억하게 접속되는 복수의 메모리셀을 가진 메모리셀 어레이와, 상기 상보데이타선 쌍 각각에 대응하는 커먼 데이타선에 접속시키는 컬럼 선택회로와, 동시에 기록된 인접 메모리셀의 물리적인 정보레벨을 일치시키게 입력기록데이타를 가공해서 사익 커먼 데이타선에 공급하는 제1데이타 스크램블 회로를 포함하는 반도체 기억장치.
  9. 제8항에 있어서, 상기 복수의 메모리셀에 대응하는 인접 상보데이타선 쌍 중 하나는 도중에서 교차시키는 트위스트 방식에 의해 구성되고, 다른 하나는 평행하게 배치된 반도체 기억장치.
  10. 제8항에 있어서, 상기 복수의 대응하는 인접 상보데이타선 쌍 중 하나는 기수개소에서 서로 교차시키는 트위스트 방식에 의해 구성되고, 다른 하나는 우수개소에서 서로 교차시키는 트위스트 방식에 구성되는 반도체 기억장치.
  11. 제8항에 있어서, 상기 각 커먼 데이타선에 결합되는 메인앰프와, 각 메인앰프에서 출력된 메모리셀의 물리적인 정보레벨을 원래의 논리레벨로 되돌아 가게 한 제2데이타 스크램블 회로로 구성되는 반도체 기억장치.
  12. 제11항에 있어서, 테스트 모드때에 복수비트로 된 판독정보의 일치/불일치 판정결과이 1비트 신호로 축퇴되는 일치/불일치 판정회로를 더 구비하고, 상기 일치.불일치 판정회로는 2단 회로에 의해 구성되고, 메인앰프의 출력신호에 대응한 제1단 회로로 축퇴된 복수로 된 판정결과가 제2단 회로에 의해 축퇴되어서 1비트의 판정신호로해서 데이타 출력회로를 통해서 외부단자에서 출력되는 반도체 기억장치.
  13. 제12항에 있어서, 상기 제1 및 제2데이타 스크램블 회로는 테스트 모드 때에만 동작이 유효하게 되는 반도체 기억장치.
  14. 제13항에 있어서, 상기 반도체 기억장치는 다이나믹형 RAM으로 구성되고, 로 어드레스 스트로브 신호가 활성화 되기 전에 컬럼 어드레스 스트로브 신호와 라이트 인에이블 신호를 활성화 하는 것에 의해 테스트 모드가 지정되고, 리플레쉬 모드의 지정에 의해 리플레쉬 동작과 병행해서 테스트 모드가 해제되는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930002445A 1992-03-02 1993-02-22 반도체 기억 장치 KR930020678A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP92-80362 1992-03-02
JP4080362A JPH05249196A (ja) 1992-03-02 1992-03-02 半導体記憶装置

Publications (1)

Publication Number Publication Date
KR930020678A true KR930020678A (ko) 1993-10-20

Family

ID=13716150

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930002445A KR930020678A (ko) 1992-03-02 1993-02-22 반도체 기억 장치

Country Status (3)

Country Link
US (1) US5367492A (ko)
JP (1) JPH05249196A (ko)
KR (1) KR930020678A (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5745420A (en) * 1995-07-31 1998-04-28 Sgs-Thomson Microelectronics, Inc. Integrated memory circuit with sequenced bitlines for stress test
EP0777236B1 (en) * 1995-11-29 2002-03-20 Texas Instruments Incorporated Method and circuit for testing semiconductor memory units
JPH09265778A (ja) * 1996-03-29 1997-10-07 Oki Micro Design Miyazaki:Kk シンクロナスｄｒａｍ
US5812473A (en) * 1996-11-13 1998-09-22 Perfectron, Inc. Synchronous DRAM with alternated data line sensing
EP0884735B1 (en) 1997-05-30 2004-03-17 Fujitsu Limited Semiconductor memory device capable of multiple word-line selection and method of testing same
US6009026A (en) * 1997-07-28 1999-12-28 International Business Machines Corporation Compressed input/output test mode
US5848017A (en) * 1997-09-30 1998-12-08 Micron Technology, Inc. Method and apparatus for stress testing a semiconductor memory
KR100275724B1 (ko) * 1997-11-18 2000-12-15 윤종용 테스트 타임이 감소되는 고속 반도체 메모리 장치의 입출력 회로
KR100333536B1 (ko) * 1998-05-29 2002-08-27 주식회사 하이닉스반도체 센스앰프를이용하여테스트를수행하는메모리소자
US6034900A (en) * 1998-09-02 2000-03-07 Micron Technology, Inc. Memory device having a relatively wide data bus
JP2000182398A (ja) 1998-12-15 2000-06-30 Nec Corp 半導体装置及び半導体装置の試験方法
JP2001084797A (ja) * 1999-09-14 2001-03-30 Mitsubishi Electric Corp 半導体記憶装置
US6252819B1 (en) * 2000-05-01 2001-06-26 Sandcraft, Inc. Reduced line select decoder for a memory array
CN1231918C (zh) * 2000-08-31 2005-12-14 恩益禧电子股份有限公司 半导体存储装置及其测试方法和测试电路
US6529428B2 (en) * 2001-05-22 2003-03-04 G-Link Technology Multi-bit parallel testing for memory devices
US6570794B1 (en) * 2001-12-27 2003-05-27 Infineon Technologies North America Corp. Twisted bit-line compensation for DRAM having redundancy
US6608783B2 (en) * 2001-12-27 2003-08-19 Infineon Technologies North America Corp. Twisted bit-line compensation
JP4623355B2 (ja) * 2003-04-01 2011-02-02 ソニー株式会社 半導体記憶装置及び半導体記憶装置の記憶再生方法
DE10344879B4 (de) * 2003-09-26 2005-11-24 Infineon Technologies Ag Integrierter Speicher und Verfahren zum Funktionstest des integrierten Speichers
JP2006079758A (ja) * 2004-09-10 2006-03-23 Oki Electric Ind Co Ltd 半導体集積回路
JP6868466B2 (ja) * 2017-05-25 2021-05-12 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6251096A (ja) * 1985-08-28 1987-03-05 Nec Corp 半導体記憶装置
JPS62250593A (ja) * 1986-04-23 1987-10-31 Hitachi Ltd ダイナミツク型ｒａｍ
KR970003710B1 (ko) * 1987-09-04 1997-03-21 미다 가쓰시게 저잡음 반도체 메모리
JPH081747B2 (ja) * 1989-05-08 1996-01-10 三菱電機株式会社 半導体記憶装置およびその動作方法
US5136543A (en) * 1989-05-12 1992-08-04 Mitsubishi Denki Kabushiki Kaisha Data descrambling in semiconductor memory device
JPH02302986A (ja) * 1989-05-16 1990-12-14 Mitsubishi Electric Corp ダイナミック型半導体記憶装置

Also Published As

Publication number Publication date
US5367492A (en) 1994-11-22
JPH05249196A (ja) 1993-09-28

Similar Documents

Publication Publication Date Title
KR930020678A (ko) 반도체 기억 장치
KR940007894A (ko) 여러가지 검사패턴에 대한 병렬 검사 모드가 있는 반도체 디램(dram) 장치
KR960002013B1 (ko) 테스트회로를 구비한 반도체기억장치
KR960015578A (ko) 버스트 동작중에 리프레시 동작이 가능한 반도체 기억장치
US4916700A (en) Semiconductor storage device
KR890017706A (ko) 다이나믹형 반도체 기억장치
KR960008544A (ko) 다중 메모리 뱅크 선택을 위한 방법 및 장치
KR900008526A (ko) 반도체 기억장치
KR970051182A (ko) 반도체 기억 장치
KR970051455A (ko) 리던던트셀 테스트 제어회로를 구비하는 반도체 메모리장치
KR890015132A (ko) 동적 랜덤 억세스 메모리 및 그의 여유도 설정방법
JP2646972B2 (ja) 多ビットメモリ
US6470417B1 (en) Emulation of next generation DRAM technology
US4979145A (en) Structure and method for improving high speed data rate in a DRAM
KR950020732A (ko) 다이나믹 반도체 기억장치
KR910001744A (ko) 반도체 기억장치
JPS62237542A (ja) メモリ
US5267212A (en) Random access memory with rapid test pattern writing
KR970023452A (ko) 플래쉬 메모리 장치
KR970017658A (ko) 싸이클시간을 감소시키기 위한 반도체 메모리 장치
US5991903A (en) Parallel bit test circuit for testing a semiconductor device in parallel bits
US5177573A (en) Semiconductor integrated circuit device
KR970067382A (ko) 다이나믹 랜덤 억세스 메모리내의 패리티 검사 논리 회로를 위한 방법 및 장치
KR910019059A (ko) 반도체 불휘발성 메모리장치
KR950006876A (ko) 롤콜 회로

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid