JPH02302986A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH02302986A JPH02302986A JP1123129A JP12312989A JPH02302986A JP H02302986 A JPH02302986 A JP H02302986A JP 1123129 A JP1123129 A JP 1123129A JP 12312989 A JP12312989 A JP 12312989A JP H02302986 A JPH02302986 A JP H02302986A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はダイナミック型半導体記憶装置に関し、特に
、複数のワード線と、複数のビット線とこれらの交点に
接続される複数のメモリセルからなるメモリセルアレイ
を含み、複数のビット線はそれぞれがメモリセルの情報
を続出ずビット線と基準電位を与えるビット線との２本
からなるビット線対の組を含み、それぞれのビット線対
ごとにビット線対間の電位差を検…して増幅するセンス
アンプが接続されたようなダイナミック型半導体記憶装
置に関する。
、複数のワード線と、複数のビット線とこれらの交点に
接続される複数のメモリセルからなるメモリセルアレイ
を含み、複数のビット線はそれぞれがメモリセルの情報
を続出ずビット線と基準電位を与えるビット線との２本
からなるビット線対の組を含み、それぞれのビット線対
ごとにビット線対間の電位差を検…して増幅するセンス
アンプが接続されたようなダイナミック型半導体記憶装
置に関する。
［従来の技術］
第４図は従来のダイナミックランダムアクセスメモリ（
以下、ＤＲＡＭと称する）の主要部の構成を示すブロッ
ク図である。第４図を参照して、複数のワード線ＷＬＯ
，ＷＬ１に交差するように複数のビット線対ＢＬＯ，Ｂ
丁石、Ｂ Ｌ ：１． 、丁Ｔ王が配置されている。各
ビット線対ＢＬＯ，ＢＬＯ，ＢＬＩ、ＢＬｌ、！：、’
７− ド線ＷＬＯ，ＷＬＩとの交点にはメモリセルＭＣ
が接続されている。各メモリセルＭＣはＮチャネルＭＯ
３）ランジスタからなるトランスファゲートＴＧと、“
Ｈ” レベルまたは“Ｌ″レベル情報が蓄積される容量
Ｃ６とを含む。ビット線対ＢＬＯ，ＢＬ頂、ＢＬＩ。
以下、ＤＲＡＭと称する）の主要部の構成を示すブロッ
ク図である。第４図を参照して、複数のワード線ＷＬＯ
，ＷＬ１に交差するように複数のビット線対ＢＬＯ，Ｂ
丁石、Ｂ Ｌ ：１． 、丁Ｔ王が配置されている。各
ビット線対ＢＬＯ，ＢＬＯ，ＢＬＩ、ＢＬｌ、！：、’
７− ド線ＷＬＯ，ＷＬＩとの交点にはメモリセルＭＣ
が接続されている。各メモリセルＭＣはＮチャネルＭＯ
３）ランジスタからなるトランスファゲートＴＧと、“
Ｈ” レベルまたは“Ｌ″レベル情報が蓄積される容量
Ｃ６とを含む。ビット線対ＢＬＯ，ＢＬ頂、ＢＬＩ。
Ｙ１ゴに交差するようにダミーワード線ＤＷＬ Ｏ。
ＤＷＬｌが配置されている。ダミーワード線ＤＷＬＯと
ビット線ＢＬＯ，ＢＬＩとの交点にはダミーセルＤＣＯ
が設けられ、ダミーワード線ＤＷＬ１とビット線百τ０
．ＢＬ了との交点にはダミーセルＤＣＩが設けられてい
る。ダミーセルＤＣＯおよびＤＣｌには電源電位Ｖｃｃ
と接地電位との中間電位が保持されている。
ビット線ＢＬＯ，ＢＬＩとの交点にはダミーセルＤＣＯ
が設けられ、ダミーワード線ＤＷＬ１とビット線百τ０
．ＢＬ了との交点にはダミーセルＤＣＩが設けられてい
る。ダミーセルＤＣＯおよびＤＣｌには電源電位Ｖｃｃ
と接地電位との中間電位が保持されている。
また、ビット線対ＢＬ、ＢＬ間にはセンスアンプＳＡＯ
，ＳＡＩが接続されている。複数のワ一ド線ＷＬＯ，Ｗ
ＬＩおよびダミーワード線ＤＷＬＯ，ＤＷＬＩはロウデ
コーダ１０１に接続されている。ビット線対ＢＬＯ，Ｂ
Ｌ万、ＢＬＩ、Ｂ丁ＴはＮチャネルＭＯＳトランジスタ
からなるトランスファゲートＱｌ、Ｑ２を介してデータ
入出力線対Ｉ１０．Ｉ１０に接続されている。トランス
ファゲートＱ１．Ｑ２のゲートはコラムデコーダ１０２
に接続されている。
，ＳＡＩが接続されている。複数のワ一ド線ＷＬＯ，Ｗ
ＬＩおよびダミーワード線ＤＷＬＯ，ＤＷＬＩはロウデ
コーダ１０１に接続されている。ビット線対ＢＬＯ，Ｂ
Ｌ万、ＢＬＩ、Ｂ丁ＴはＮチャネルＭＯＳトランジスタ
からなるトランスファゲートＱｌ、Ｑ２を介してデータ
入出力線対Ｉ１０．Ｉ１０に接続されている。トランス
ファゲートＱ１．Ｑ２のゲートはコラムデコーダ１０２
に接続されている。
データの読出時には、ロウデコーダ１０１によりたとえ
ば１つのワード線ＷＬＯが選択され、その電位が“Ｈ”
レベルに立上げられる。これによって、そのワード線Ｗ
ＬＯに接続されたメモリセルＭＣ内のデータがビット線
ＢＬＯまたは一■］丁ｎ上に読出される。たとえば、ビ
ット線ＢＬＯ上にデータが読出されるときには、ダミー
ワード線ＤＷＬＩの電位が“Ｈ” レベルに立上げられ
てダミーセルＤＣＩ内の電位がビット線ＢＬＯ上に読出
される。
ば１つのワード線ＷＬＯが選択され、その電位が“Ｈ”
レベルに立上げられる。これによって、そのワード線Ｗ
ＬＯに接続されたメモリセルＭＣ内のデータがビット線
ＢＬＯまたは一■］丁ｎ上に読出される。たとえば、ビ
ット線ＢＬＯ上にデータが読出されるときには、ダミー
ワード線ＤＷＬＩの電位が“Ｈ” レベルに立上げられ
てダミーセルＤＣＩ内の電位がビット線ＢＬＯ上に読出
される。
それによって、ビット線ＢＬＯの電位は基準電位Ｖｒｅ
ｆとなる。一方、ビット線ＢＬＯの電位はその基準電位
Ｖｒｅｆよりもわずかに高くまたは低くなる。その後、
ビット線対ＢＬＯ，ＢＬＯ間の電位差がセンスアンプＳ
ＡＯにより増幅される。コラムデコーダ１０２によって
いずれか１組のトランスファゲートＱｌ、Ｑ２がオンさ
れ、それに接続されるビット線対ＢＬＯ，ＢＬＯ上のデ
ータがデータ入出力線対Ｉ１０．Ｉ１０上に読出される
。ここで、データの続出時に各ビット線対ＢＬＯ，ＢＬ
Ｏ上に現われる電位について考察する。
ｆとなる。一方、ビット線ＢＬＯの電位はその基準電位
Ｖｒｅｆよりもわずかに高くまたは低くなる。その後、
ビット線対ＢＬＯ，ＢＬＯ間の電位差がセンスアンプＳ
ＡＯにより増幅される。コラムデコーダ１０２によって
いずれか１組のトランスファゲートＱｌ、Ｑ２がオンさ
れ、それに接続されるビット線対ＢＬＯ，ＢＬＯ上のデ
ータがデータ入出力線対Ｉ１０．Ｉ１０上に読出される
。ここで、データの続出時に各ビット線対ＢＬＯ，ＢＬ
Ｏ上に現われる電位について考察する。
第５図は従来のＤＲＡＭにおけるビット線ＢＬ。
ＢＬと接地電位との間に存在する容量を示す図である。
第５図を参照して、各ビット線ＢＬ、 ＢＬと接地電
位（固定電位）との間には基板を介して容量Ｃ１が存在
し、隣接するビット線ＢＬ、 ＢＬ０間にはビット線
間容量Ｃ２が存在するものとする。また、ビット線ＢＬ
とワード線ＷＬとの交点に接続されたメモリセルＭＣの
セル容量をＣｓとする。
位（固定電位）との間には基板を介して容量Ｃ１が存在
し、隣接するビット線ＢＬ、 ＢＬ０間にはビット線
間容量Ｃ２が存在するものとする。また、ビット線ＢＬ
とワード線ＷＬとの交点に接続されたメモリセルＭＣの
セル容量をＣｓとする。
メモリセルＭＣに蓄えられる電荷は、“Ｈ“レベルのデ
ータが記憶されているときには、Ｃ，５Ｖｃｃ（Ｖｃｃ
書込み）となり、“Ｌ”レベルのデータが記憶されてい
るときにはＯ（ＯＶ書込み）となる。また、ダミーセル
ＤＣＯおよびＤＣＩにはＣ５Ｖｃ ｃ／２ （Ｖｃ ｃ
／２書込み）なる電荷が蓄えられている。ビット線対Ｂ
Ｌ、ＢＬは、読出動作の前にＶｃｃ／２にプリチャージ
されるものとすると、ビット線ＢＬ、ＢＬ上の電荷はＣ
ＩＶ ｃ ｃ ／ ２となる。
ータが記憶されているときには、Ｃ，５Ｖｃｃ（Ｖｃｃ
書込み）となり、“Ｌ”レベルのデータが記憶されてい
るときにはＯ（ＯＶ書込み）となる。また、ダミーセル
ＤＣＯおよびＤＣＩにはＣ５Ｖｃ ｃ／２ （Ｖｃ ｃ
／２書込み）なる電荷が蓄えられている。ビット線対Ｂ
Ｌ、ＢＬは、読出動作の前にＶｃｃ／２にプリチャージ
されるものとすると、ビット線ＢＬ、ＢＬ上の電荷はＣ
ＩＶ ｃ ｃ ／ ２となる。
前述の第４図において、たとえばビット線ＢＬ１にメモ
リセルＭＣからデータが読出され、ビット線ＢＬＩにダ
ミーセルＤＣからの電位が読出された場合、ビット線Ｂ
ＬＩの電位ＶＢＬＩおよびＢＬＩの電位ｖ８１．は次式
より求められる。
リセルＭＣからデータが読出され、ビット線ＢＬＩにダ
ミーセルＤＣからの電位が読出された場合、ビット線Ｂ
ＬＩの電位ＶＢＬＩおよびＢＬＩの電位ｖ８１．は次式
より求められる。
ＣＩ Ｖ ｃ ｃ ｌ ２ ＋ Ｃｓ （１／ ２±１
／２）Ｖｃ、ｃ−ＣＩＶａ Ｌ Ｉ ＋Ｃ２（Ｖ８＋−
＋ Ｖａ ＬＯ）十Ｃ２（ＶＢＬ １．、Ｖａ Ｌ〒
）・＋Ｃ３ＶｂＬ１・・・ （１） （符号中子はＶｃｃ書込時を示し、−はＯＶ書込時を示
す。） ＝ ９− ＣＩ Ｖ ｃ ｃ ／ ２ ＋ Ｃｓ Ｖ ｃ ｃ ／
２＝ＣＩＶＢ１１＋Ｃ２（ＶＢｃ＋ ＶＢＬ２）
＋Ｃ２（Ｖａ Ｌ ＋ ＶＢ Ｌ Ｉ ） 十Ｃ５Ｖ
Ｂ Ｌ １・・・ （２） ここで、■ＢＬｏはビット線百ＬＯの電位であり、ＶＢ
Ｌ２はビット線ＢＬ２の電位である。以下、ビット線Ｂ
ＬＯ，ＢＬＩおよびＢＬ２に“Ｈ″レベルデータが読出
される場合を考える。この場合、ＶＢＬＯ＃ＶＢｃ＋＃
ＶＢｃ２．ＶＢＬＯ＝ｖ、１ｔ ＋ ＝ｖＢＬ ２の関
係が満足される。この関係式を第（１）式および第（２
）式に代入すると、ビット線ＢＬＩおよびＢＬ１間の電
位差ΔＶＢＬＩ （＝ＶＢＬＩ ＶａＬ＋）ＬＬ次
の第（３）式のようになる。
／２）Ｖｃ、ｃ−ＣＩＶａ Ｌ Ｉ ＋Ｃ２（Ｖ８＋−
＋ Ｖａ ＬＯ）十Ｃ２（ＶＢＬ １．、Ｖａ Ｌ〒
）・＋Ｃ３ＶｂＬ１・・・ （１） （符号中子はＶｃｃ書込時を示し、−はＯＶ書込時を示
す。） ＝ ９− ＣＩ Ｖ ｃ ｃ ／ ２ ＋ Ｃｓ Ｖ ｃ ｃ ／
２＝ＣＩＶＢ１１＋Ｃ２（ＶＢｃ＋ ＶＢＬ２）
＋Ｃ２（Ｖａ Ｌ ＋ ＶＢ Ｌ Ｉ ） 十Ｃ５Ｖ
Ｂ Ｌ １・・・ （２） ここで、■ＢＬｏはビット線百ＬＯの電位であり、ＶＢ
Ｌ２はビット線ＢＬ２の電位である。以下、ビット線Ｂ
ＬＯ，ＢＬＩおよびＢＬ２に“Ｈ″レベルデータが読出
される場合を考える。この場合、ＶＢＬＯ＃ＶＢｃ＋＃
ＶＢｃ２．ＶＢＬＯ＝ｖ、１ｔ ＋ ＝ｖＢＬ ２の関
係が満足される。この関係式を第（１）式および第（２
）式に代入すると、ビット線ＢＬＩおよびＢＬ１間の電
位差ΔＶＢＬＩ （＝ＶＢＬＩ ＶａＬ＋）ＬＬ次
の第（３）式のようになる。
ΔＶＢ Ｌ 、＃Ｃ５Ｖｃｃ／ （２（Ｃ１＋４Ｃ２十
Ｃｓ）］ ・・・（３）ここで、Ｃ２の係
数４の内訳は、２が隣接するビット線が固定電位であっ
ても付く容量であり、１が対をなすビット線間での雑音
であり、残りの１が隣接するビット線対から受ける雑音
の寄与である。メモリ素子の高集積化が進み、ビット線
ピッチが減少してくると、ビット線間容量Ｃ２が増大上
第（３）式の分母が大きくなる。このため、隣接するビ
ット線間の容量結合雑音によって、続出時のビット線対
ＢＬ、ＢＬ間の電位差が小さくなり、読出余裕が低下す
ることになる。その結果、センスアンプが誤動作し、ソ
フトエラー率が増大するなどの問題が生じる。
Ｃｓ）］ ・・・（３）ここで、Ｃ２の係
数４の内訳は、２が隣接するビット線が固定電位であっ
ても付く容量であり、１が対をなすビット線間での雑音
であり、残りの１が隣接するビット線対から受ける雑音
の寄与である。メモリ素子の高集積化が進み、ビット線
ピッチが減少してくると、ビット線間容量Ｃ２が増大上
第（３）式の分母が大きくなる。このため、隣接するビ
ット線間の容量結合雑音によって、続出時のビット線対
ＢＬ、ＢＬ間の電位差が小さくなり、読出余裕が低下す
ることになる。その結果、センスアンプが誤動作し、ソ
フトエラー率が増大するなどの問題が生じる。
このビット線間の容量結合雑音を低減させるだめのツィ
ステッドビット線構成については、”ＡＴｗｉｓｔｅｄ
Ｂｉｔ １ｉｎｅ Ｔｅｃｈｎｉｑｕｅ ｆ
ｏｒ Ｍｕｌｔｉ −Ｍｂ ＤＲＡＭＳ”、１９８
８ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ５
ｏｌｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ Ｃｏｎ
ｆｅｒｅｎｃｅ、ＤＩＧＥＳＴＯＦ ＴＥＣＨＮＩＣＡ
Ｌ ＰＡＰＥＲ３，第２３８〜２３９頁において提案さ
れている。以下この構成について説明する。
ステッドビット線構成については、”ＡＴｗｉｓｔｅｄ
Ｂｉｔ １ｉｎｅ Ｔｅｃｈｎｉｑｕｅ ｆ
ｏｒ Ｍｕｌｔｉ −Ｍｂ ＤＲＡＭＳ”、１９８
８ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ５
ｏｌｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ Ｃｏｎ
ｆｅｒｅｎｃｅ、ＤＩＧＥＳＴＯＦ ＴＥＣＨＮＩＣＡ
Ｌ ＰＡＰＥＲ３，第２３８〜２３９頁において提案さ
れている。以下この構成について説明する。
第６図はツィステッドピット線構成を示す図である。第
６図を参照して、ビット線ＢＬは４分割され、それぞれ
のビット線対を分割した部分の境界、２カ所で互いに交
差される。第１のビット線対ＢＬＯ，Ｂτ万は１／２の
点と端の２カ所で交差し、第２のビット線対ＢＬ］、、
ＢＬＩは］／４の点と３／４の点の２カ所で交差し、こ
の２組のビット線対を基本単位とし、基本単位のパター
ンが繰返されている。ビット線の端で行なわれる交差は
、対をなすビット線間下のアンバランスをなくすためで
ある。
６図を参照して、ビット線ＢＬは４分割され、それぞれ
のビット線対を分割した部分の境界、２カ所で互いに交
差される。第１のビット線対ＢＬＯ，Ｂτ万は１／２の
点と端の２カ所で交差し、第２のビット線対ＢＬ］、、
ＢＬＩは］／４の点と３／４の点の２カ所で交差し、こ
の２組のビット線対を基本単位とし、基本単位のパター
ンが繰返されている。ビット線の端で行なわれる交差は
、対をなすビット線間下のアンバランスをなくすためで
ある。
ここで、たとえばビット線対ＢＬＩ、ＢＬＩ間の読出電
位差ΔＶＢＬ＋ （−ｌＶＢｃ＋ ＶＴＴ〒１）を
計算すると、 ＣＩＶｃｃ／２＋（１／２±１／２）ＣｓＶｃｃ＝ＣＩ
ＶＢ Ｌ Ｉ 十 Ｃ５ＶＢ Ｌ Ｉ ＋
Ｃ２（Ｖａ Ｌ ＩＶＢＬ＋ ）＋Ｃ２／４１（Ｖ
ＢＬ Ｉ ＶＢＬ Ｏ）＋（Ｖａ Ｌ Ｉ Ｖａ
Ｌ ｌ） ） ＋ （ＶＢＬ Ｉ ＶＢ Ｌ２）＋（
ＶＢＬＩ ＶＢＬ２））、 ＣＩ Ｖ ｃ ｃ ／ ２ ＋ Ｃｓ Ｖ ｃ ｃ ／
２−ＣＩＶＢ Ｌ Ｉ ＋Ｃ５ＶＢ Ｌ Ｉ ＋Ｃ２
（ＶＢ Ｌ ＩＶａＬ＋） ＋Ｃ２／４ｆ（Ｖａ Ｌ Ｉ Ｖａ ｔ ｏ ）
＋ （ＶＢ Ｌ ＩＶａ Ｌｏ） 十（ＶＢＬＩ ＶＢＬ２）＋（ＶＢＬＩ ＶＢＬ−
丁）） より、 ΔＶＢ Ｌ 、＝Ｃ８ＶＣＣ／ （２（Ｃ１＋３Ｃ２十
Ｃ５）ｌ ・・・（４）と
なり、第（３）式と比較すると、分母の０２の係数が３
と小さくなっている。これは隣接するビット線対からの
雑音がキャンセルされたためである。すなわち読出電位
差が大きくなっていることがわかる。
位差ΔＶＢＬ＋ （−ｌＶＢｃ＋ ＶＴＴ〒１）を
計算すると、 ＣＩＶｃｃ／２＋（１／２±１／２）ＣｓＶｃｃ＝ＣＩ
ＶＢ Ｌ Ｉ 十 Ｃ５ＶＢ Ｌ Ｉ ＋
Ｃ２（Ｖａ Ｌ ＩＶＢＬ＋ ）＋Ｃ２／４１（Ｖ
ＢＬ Ｉ ＶＢＬ Ｏ）＋（Ｖａ Ｌ Ｉ Ｖａ
Ｌ ｌ） ） ＋ （ＶＢＬ Ｉ ＶＢ Ｌ２）＋（
ＶＢＬＩ ＶＢＬ２））、 ＣＩ Ｖ ｃ ｃ ／ ２ ＋ Ｃｓ Ｖ ｃ ｃ ／
２−ＣＩＶＢ Ｌ Ｉ ＋Ｃ５ＶＢ Ｌ Ｉ ＋Ｃ２
（ＶＢ Ｌ ＩＶａＬ＋） ＋Ｃ２／４ｆ（Ｖａ Ｌ Ｉ Ｖａ ｔ ｏ ）
＋ （ＶＢ Ｌ ＩＶａ Ｌｏ） 十（ＶＢＬＩ ＶＢＬ２）＋（ＶＢＬＩ ＶＢＬ−
丁）） より、 ΔＶＢ Ｌ 、＝Ｃ８ＶＣＣ／ （２（Ｃ１＋３Ｃ２十
Ｃ５）ｌ ・・・（４）と
なり、第（３）式と比較すると、分母の０２の係数が３
と小さくなっている。これは隣接するビット線対からの
雑音がキャンセルされたためである。すなわち読出電位
差が大きくなっていることがわかる。
しかしながら、この構成では４カ所あるいは３カ所でビ
ット線を交差させるための領域が必要となり、その分チ
ップ面積か増大してしまう。また、第４図に示した従来
例では、メモリセルアレイの端のビット線対間容量にア
ンバランスが生じるため、これを避けるためにメモリセ
ルアレイの両端にダミービット線を配置する必要がある
。これについては、たとえばＵＳＰ４５５１８２０に記
載されている。
ット線を交差させるための領域が必要となり、その分チ
ップ面積か増大してしまう。また、第４図に示した従来
例では、メモリセルアレイの端のビット線対間容量にア
ンバランスが生じるため、これを避けるためにメモリセ
ルアレイの両端にダミービット線を配置する必要がある
。これについては、たとえばＵＳＰ４５５１８２０に記
載されている。
＝ １３−
さらに、通常ワード線は抵抗が高く、ワード線の両端で
の信号の遅延の差が大きく、これを避けるためにワード
線の上に抵抗の低い配線（たとえばアルミニウム）を配
置し、アレイのうち数箇所でワード線とコンタクトをと
る（ワード線裏打ち）することが大容量ＤＲＡＭでは一
般的になりつつある。これについてはたとえば三菱電機
技報Ｖ。
の信号の遅延の差が大きく、これを避けるためにワード
線の上に抵抗の低い配線（たとえばアルミニウム）を配
置し、アレイのうち数箇所でワード線とコンタクトをと
る（ワード線裏打ち）することが大容量ＤＲＡＭでは一
般的になりつつある。これについてはたとえば三菱電機
技報Ｖ。
１．６２．Ｎｏ、７ （１９８８）第７６頁〜第８１頁
に記載されている。この場合、裏打ち部分に隣接するビ
ット線対間の容量にもアンバランスが生じ、これを避け
るためにはこの部分にもダミーのビット線が必要となる
。
に記載されている。この場合、裏打ち部分に隣接するビ
ット線対間の容量にもアンバランスが生じ、これを避け
るためにはこの部分にもダミーのビット線が必要となる
。
［発明が解決しようとする課題］
従来のダイナミック型半導体記憶装置は上述のごとく構
成されているため、高集積化が進み、隣接ビット線間容
量が増大するにつれて、隣接ビット線間での容量結合雑
音により続出電位差が減少し、ソフトエラー率の悪化、
続出余裕の低下などを招き、遂には誤動作に至ったり、
あるいはその問題の解決のためにチップ面積が増加する
という問題点があった。
成されているため、高集積化が進み、隣接ビット線間容
量が増大するにつれて、隣接ビット線間での容量結合雑
音により続出電位差が減少し、ソフトエラー率の悪化、
続出余裕の低下などを招き、遂には誤動作に至ったり、
あるいはその問題の解決のためにチップ面積が増加する
という問題点があった。
それゆえに、この発明の主たる目的は、チップ面積の増
加を抑えつつ、ビット線間容量による隣接ビット線対間
での雑音による読出電位差の低下を、ツイストビット線
構成と同程度に低減できるようなダイナミック型半導体
記憶装置を提供することである。
加を抑えつつ、ビット線間容量による隣接ビット線対間
での雑音による読出電位差の低下を、ツイストビット線
構成と同程度に低減できるようなダイナミック型半導体
記憶装置を提供することである。
［課題を解決するための手段］
第１請求項に係る発明は、複数のワード線と、複数のビ
ット線と、これらの交点に接続される複数のメモリセル
からなるメモリセルアレイを含み、複数のビット線は、
それぞれがメモリセルの情報を読出すビット線と基準電
位を与えるビット線との２本からなるビット線対の組を
含み、それぞれのビット線対ごとにビット線対間の電位
差を検出して増幅するセンスアンプを有する半導体記憶
装置であって、複数のビット線対は隣接ビット線との間
で容量がバランスするように交差するビット線対と、交
差部を持たず対をなすビット線の間に隣接ビット線との
間で容量がバランスするように交差するビット線対が配
置されているビット線対とから構成される。
ット線と、これらの交点に接続される複数のメモリセル
からなるメモリセルアレイを含み、複数のビット線は、
それぞれがメモリセルの情報を読出すビット線と基準電
位を与えるビット線との２本からなるビット線対の組を
含み、それぞれのビット線対ごとにビット線対間の電位
差を検出して増幅するセンスアンプを有する半導体記憶
装置であって、複数のビット線対は隣接ビット線との間
で容量がバランスするように交差するビット線対と、交
差部を持たず対をなすビット線の間に隣接ビット線との
間で容量がバランスするように交差するビット線対が配
置されているビット線対とから構成される。
第２請求項に係る発明は、第１請求項に係る発明に加え
て、交差部を持たないビット線対の隣接するビット線対
がいずれも交差部を持つビット線対に属するビット線で
あるように構成される。
て、交差部を持たないビット線対の隣接するビット線対
がいずれも交差部を持つビット線対に属するビット線で
あるように構成される。
第３請求項に係る発明は、第２請求項の発明の構成に加
えて、さらにメモリセルアレイの両端に配置されるビッ
ト線対が交差部を持つように構成したものである。
えて、さらにメモリセルアレイの両端に配置されるビッ
ト線対が交差部を持つように構成したものである。
第４請求項に係る発明は、第１請求項に係る発明の構成
に加えて、ワード線がメモリセルアレイのうち複数箇所
で抵抗の低い配線層と裏打ちされていて、メモリセルア
レイの両端およびワード線の裏打ち部分に隣接して配置
されるビット線対が交差部を持つように構成したもので
ある。
に加えて、ワード線がメモリセルアレイのうち複数箇所
で抵抗の低い配線層と裏打ちされていて、メモリセルア
レイの両端およびワード線の裏打ち部分に隣接して配置
されるビット線対が交差部を持つように構成したもので
ある。
［作用］
第１請求項に係る発明は、対をなすビット線が隣接ビッ
ト線との間で容量がバランスするように互いに交差した
ビット線対と、交差部を持たないビット線対とを設け、
交差部を持たないビット線対の間には交差部を持つビッ
ト線対が配置されているので、交差部を持つビット線対
は他の隣接するビット線から受ける雑音が等しくなり、
交差部を持たないビット線対は対をなすビット線間に生
じる雑音がなくなり、読出電位差の低下を減らすことが
できる。
ト線との間で容量がバランスするように互いに交差した
ビット線対と、交差部を持たないビット線対とを設け、
交差部を持たないビット線対の間には交差部を持つビッ
ト線対が配置されているので、交差部を持つビット線対
は他の隣接するビット線から受ける雑音が等しくなり、
交差部を持たないビット線対は対をなすビット線間に生
じる雑音がなくなり、読出電位差の低下を減らすことが
できる。
第２請求項に係る発明は、第１請求項に係る発明に加え
て、交差部を持たないビット線対の隣接するビット線対
がいずれも交差部を持つビット線対に属するビット線と
なるように構成したので、センスアンプが動作したとき
の雑音に対して強くすることができる。
て、交差部を持たないビット線対の隣接するビット線対
がいずれも交差部を持つビット線対に属するビット線と
なるように構成したので、センスアンプが動作したとき
の雑音に対して強くすることができる。
第３請求項に係る発明は、メモリセルアレイの両端に配
置されるビット線対が交差部を持つようにしたことによ
って、ダミービット線を不要にできる。
置されるビット線対が交差部を持つようにしたことによ
って、ダミービット線を不要にできる。
第４請求項に係る発明は、メモリセルアレイの両端およ
びワード線の裏打ち部分に隣接して交差部を持つビット
線対を配置したことによって、ワ−ド線の裏打ち部分に
ダミービット線を設ける必要がなくなる。
びワード線の裏打ち部分に隣接して交差部を持つビット
線対を配置したことによって、ワ−ド線の裏打ち部分に
ダミービット線を設ける必要がなくなる。
［発明の実施例］
第１図はこの発明の一実施例に含まれるビット線対とセ
ンスアンプの配置を示した図である。第１図を参照して
、ワード線ＷＬｏ、ＷＬ、＋、とビット線ＢＬｎ−ＢＬ
ｏ＋、、の交点の丸印はメモリセルを示しており、ダミ
ーワード線ＤＷＬＯ，ＤＷＬＩとビット線ＢＬｏ−ＢＬ
ｎ＋、、の交点の丸印はダミーセルを示している。各ビ
ット線ＢＬ。
ンスアンプの配置を示した図である。第１図を参照して
、ワード線ＷＬｏ、ＷＬ、＋、とビット線ＢＬｎ−ＢＬ
ｏ＋、、の交点の丸印はメモリセルを示しており、ダミ
ーワード線ＤＷＬＯ，ＤＷＬＩとビット線ＢＬｏ−ＢＬ
ｎ＋、、の交点の丸印はダミーセルを示している。各ビ
ット線ＢＬ。
〜ＢＬｎ＋Ｉ＋はセンスアンプＳＡＩ〜ＳＡ６に接続さ
れている。なお、ダミーセルにはＣ５Ｖｃｃ／２（Ｃｓ
の容量にＶ ｃ ｃ ／ ’２書込み）の電荷が蓄えら
れているものとする。ビット線ＢＬ、とＢＬｎ＋３ ＋
ＢＬｎ＋ＩとＢＬｏ＋２はそれぞれビット線対をなし
、それぞれがセンスアンプＳＡに接続されている。なお
、ビット線ＢＬ、＋、とＢＬｏ＋２は中央部と端部で互
いに交差していて、このようなビット線ＢＬ、−ＢＬｏ
＋３のパターンが繰返されている。なお、端部の交差は
対をなすビット線間でバランスをとるためのものであり
、必ずしも必要とされるものではない。
れている。なお、ダミーセルにはＣ５Ｖｃｃ／２（Ｃｓ
の容量にＶ ｃ ｃ ／ ’２書込み）の電荷が蓄えら
れているものとする。ビット線ＢＬ、とＢＬｎ＋３ ＋
ＢＬｎ＋ＩとＢＬｏ＋２はそれぞれビット線対をなし
、それぞれがセンスアンプＳＡに接続されている。なお
、ビット線ＢＬ、＋、とＢＬｏ＋２は中央部と端部で互
いに交差していて、このようなビット線ＢＬ、−ＢＬｏ
＋３のパターンが繰返されている。なお、端部の交差は
対をなすビット線間でバランスをとるためのものであり
、必ずしも必要とされるものではない。
上述のごとくしてビット線Ｂ Ｌｎ−Ｂ Ｌｎ＋＋ ＋
が配置されていて、続出電位差をビット線対ＢＬ。
が配置されていて、続出電位差をビット線対ＢＬ。
＋４とＢ Ｌｎ＋７ 、Ｂ Ｌｎ＋５とＢＬ、士、のそ
れぞれについて計算してみる。ここで、すべてのメモリ
セルに“Ｈ″のデータが書込まれている場合を考える。
れぞれについて計算してみる。ここで、すべてのメモリ
セルに“Ｈ″のデータが書込まれている場合を考える。
これは隣接ビット線から受ける雑音が１番大きくなる場
合、すなわち最悪のケースである。
合、すなわち最悪のケースである。
ＢＬｎ＋、とＢＬｏ＋７の電位差ΔＶ、、−，は、ＣＩ
Ｖ ｃ ｃ ／ ２ ＋ Ｃｓ Ｖ ｃ ｃ＝ｃｌｖ
８Ｌ ｎ＋４＋Ｃ５ＶＢ Ｌ ｒ１４４ ＋Ｃ２（ＶＢ
Ｌ （＋＋４ Ｖ［ｌ Ｌ ｎ＋３）十Ｃ２／２ （
（ＶＢＬｎ−ＨＶＢ Ｌ １１＋５ ） ＋（ＶＢ
Ｌ ＩＴ＋Ｉ ＶＢ Ｌ ｎ＋６） ）
％ＣＩ Ｖ ｃ ｃ ／ ２ ＋Ｃｓ Ｖ ｃ ｃ
／ ２＝ＣＩＶａ Ｌ ｌｌ＋７ ＋Ｃ５ＶＢ
Ｌ ｎ＋ｔ 十Ｃ２（ＶＢＬ ｌｌ＋７
Ｖｌｌ Ｌ ｎ＋８ ）＋ Ｃ２／ ２ （（Ｖ
Ｂ Ｌ ｎゼーＶＢ Ｌ ｒｌ−４−ｓ ） ＋ （Ｖ
Ｂ Ｌ ｎ＋７ ＶＦＳ Ｌ ｎ＋ｓ））および
ＶＢ Ｌ ｎ＋４ 玉■［Ｉ Ｌ ｎ４ ＋ ｖａ Ｌ
ｎ４３ ＃ＶＢ Ｌ ｎ４−７より ΔＶａ Ｌ ＋ （＝ＶＢ Ｌ ｎ＋ａ
ＶＢ Ｌ ｎ＋７）＃Ｃ５Ｖｃｃ／ （２（Ｃ
１＋３Ｃ２＋Ｃ５））・・・ （５） となり、またビット線ＢＬｎ＋５とＢＬｏ＋６の電位差
Δｖ、Ｌ ２は ＣＩ Ｖ ｃ ｃ ／ ２ ＋ Ｃｓ Ｖ ｃ ｃ＝Ｃ
ＩＶ［１シｎ＋ｓ ＋Ｃ３ＶＢ Ｌ ｎ−１−ｒ、 十
Ｃ２（ＶＢＬ ｎ−１−６ＶＢ Ｌ ｎ十ｇ
）＋Ｃ２／２ （（Ｖａ Ｌ ｎ−）６ ＶＢＬ ｎ
Ｈ） ＋ （ＶＢ Ｌ ｎ＋６ＶＢ Ｌ ｎ＋７） ｌ
ｓＣＩ Ｖ ｃ ｃ ／ ２ ＋ Ｃｓ Ｖ ｃ ｃ
／ ２＝ＣＩＶＢ Ｌ ｎ＋ｓ ＋ＣＳ ＶＢＬ ｎ
＋ｓ ＋Ｃ２（ＶＢｃ ｎ＋５ ＶＢＬ ｎ＋６ ） 十Ｃ２／２ ｆ （ＶＢ Ｌ ｎ＋ｓ ＶＢ Ｌ ｎ
−Ｈ） ＋（Ｖ［ＩＬｎ÷ｓ Ｖ［１Ｌ１１＋
７）１％より、 ΔＶＢ Ｌ ２ （＝ＶＢ Ｌ ｎ−ＨＶＢ Ｌ ｎ
−Ｈ）＃Ｃ５Ｖｃ ｃ／ ｆ２ （Ｃ１＋３Ｃ２＋Ｃ５
）１−２〇 − ・・・ （６） となる。第（５）式および第（６）式はツイストビット 第（５）式では対をなすビット線間での雑音か、第（６
）式では隣接するビット線対から受けた雑音がキャンセ
ルされたことになる。このような構成で続出電位差に関
してツイストビット線構成と同等の効果を得られること
がわかる。
Ｖ ｃ ｃ ／ ２ ＋ Ｃｓ Ｖ ｃ ｃ＝ｃｌｖ
８Ｌ ｎ＋４＋Ｃ５ＶＢ Ｌ ｒ１４４ ＋Ｃ２（ＶＢ
Ｌ （＋＋４ Ｖ［ｌ Ｌ ｎ＋３）十Ｃ２／２ （
（ＶＢＬｎ−ＨＶＢ Ｌ １１＋５ ） ＋（ＶＢ
Ｌ ＩＴ＋Ｉ ＶＢ Ｌ ｎ＋６） ）
％ＣＩ Ｖ ｃ ｃ ／ ２ ＋Ｃｓ Ｖ ｃ ｃ
／ ２＝ＣＩＶａ Ｌ ｌｌ＋７ ＋Ｃ５ＶＢ
Ｌ ｎ＋ｔ 十Ｃ２（ＶＢＬ ｌｌ＋７
Ｖｌｌ Ｌ ｎ＋８ ）＋ Ｃ２／ ２ （（Ｖ
Ｂ Ｌ ｎゼーＶＢ Ｌ ｒｌ−４−ｓ ） ＋ （Ｖ
Ｂ Ｌ ｎ＋７ ＶＦＳ Ｌ ｎ＋ｓ））および
ＶＢ Ｌ ｎ＋４ 玉■［Ｉ Ｌ ｎ４ ＋ ｖａ Ｌ
ｎ４３ ＃ＶＢ Ｌ ｎ４−７より ΔＶａ Ｌ ＋ （＝ＶＢ Ｌ ｎ＋ａ
ＶＢ Ｌ ｎ＋７）＃Ｃ５Ｖｃｃ／ （２（Ｃ
１＋３Ｃ２＋Ｃ５））・・・ （５） となり、またビット線ＢＬｎ＋５とＢＬｏ＋６の電位差
Δｖ、Ｌ ２は ＣＩ Ｖ ｃ ｃ ／ ２ ＋ Ｃｓ Ｖ ｃ ｃ＝Ｃ
ＩＶ［１シｎ＋ｓ ＋Ｃ３ＶＢ Ｌ ｎ−１−ｒ、 十
Ｃ２（ＶＢＬ ｎ−１−６ＶＢ Ｌ ｎ十ｇ
）＋Ｃ２／２ （（Ｖａ Ｌ ｎ−）６ ＶＢＬ ｎ
Ｈ） ＋ （ＶＢ Ｌ ｎ＋６ＶＢ Ｌ ｎ＋７） ｌ
ｓＣＩ Ｖ ｃ ｃ ／ ２ ＋ Ｃｓ Ｖ ｃ ｃ
／ ２＝ＣＩＶＢ Ｌ ｎ＋ｓ ＋ＣＳ ＶＢＬ ｎ
＋ｓ ＋Ｃ２（ＶＢｃ ｎ＋５ ＶＢＬ ｎ＋６ ） 十Ｃ２／２ ｆ （ＶＢ Ｌ ｎ＋ｓ ＶＢ Ｌ ｎ
−Ｈ） ＋（Ｖ［ＩＬｎ÷ｓ Ｖ［１Ｌ１１＋
７）１％より、 ΔＶＢ Ｌ ２ （＝ＶＢ Ｌ ｎ−ＨＶＢ Ｌ ｎ
−Ｈ）＃Ｃ５Ｖｃ ｃ／ ｆ２ （Ｃ１＋３Ｃ２＋Ｃ５
）１−２〇 − ・・・ （６） となる。第（５）式および第（６）式はツイストビット 第（５）式では対をなすビット線間での雑音か、第（６
）式では隣接するビット線対から受けた雑音がキャンセ
ルされたことになる。このような構成で続出電位差に関
してツイストビット線構成と同等の効果を得られること
がわかる。
第２図はこの発明の他の実施例を示す図である。
第２図を参照して、この実施例では、ビット線の中央部
および端部で交差部を持つ２組のビット線ＢＬ，とＢ
ＬＯ＋＋ 、Ｂ Ｌｎ−１−３とＢＬ，＋，および交差
部を持たないビット線対ＢＬ１１＋２とＢＬｎ−）５の
３組のビット線対を基本パターンとして構成される。そ
して、交差部を持たないビット線対ＢＬ，＋２とＢＬｏ
＋５の間に交差部を持つビット線対ＢＬｎ＋３とＢＬ，
、−４が配置され、ビット線ＢＬｏ＋２に隣接１，て交
差部を持つビット線対ＢＬ，とＢＬＩＩ→−１が配置さ
れる。交差部を持つピッｊ・線ＢＬｎとＢＩ、ｎ−１−
１はセンスアンプＳＡ］に接続され、ピッ１・線対ＢＬ
ｎ＋，とＢＬｏ＋４はセンスアンプＳＡ３に接続され、
ビット線ＢＬｎ＋２とＢＬｏ＋５はセンスアンプＳＡ２
に接続される。
および端部で交差部を持つ２組のビット線ＢＬ，とＢ
ＬＯ＋＋ 、Ｂ Ｌｎ−１−３とＢＬ，＋，および交差
部を持たないビット線対ＢＬ１１＋２とＢＬｎ−）５の
３組のビット線対を基本パターンとして構成される。そ
して、交差部を持たないビット線対ＢＬ，＋２とＢＬｏ
＋５の間に交差部を持つビット線対ＢＬｎ＋３とＢＬ，
、−４が配置され、ビット線ＢＬｏ＋２に隣接１，て交
差部を持つビット線対ＢＬ，とＢＬＩＩ→−１が配置さ
れる。交差部を持つピッｊ・線ＢＬｎとＢＩ、ｎ−１−
１はセンスアンプＳＡ］に接続され、ピッ１・線対ＢＬ
ｎ＋，とＢＬｏ＋４はセンスアンプＳＡ３に接続され、
ビット線ＢＬｎ＋２とＢＬｏ＋５はセンスアンプＳＡ２
に接続される。
次に、第２図に示した実施例における読出電位差を、第
１図に示した実施例の説明で行なった計算と同様にして
求めてみる。交差部を持つビット線ＢＬ，とＢＬｏ＋，
およびＢＬｏ十。とＢＬｎ＋＋＋については第１図に示
した実施例と全く同じであるため、交差部を持たないビ
ット線対ＢＬｎ＋２とＢＬｏ＋５について計算すると、
続出電位差ΔＶＢＬは ＣＩＶｃｃ／２ ＋ ＣｓＶｃｃ＝Ｃ：１．ＶＢ
し ｎ４２＋ＣＳＶＢＬ叫２ ＋０２／２ （（ＶＢ Ｌ ｎ＋２Ｖ［Ｉ Ｌ ｎ
） ＋ （ＶａＬ ｎ−１−２ ｖ８Ｌ。ヤ，） ＋ （ＶＲ Ｌ ｎ＋２ ＶＢ ＋− ｎ＋
３ ）＋ （ＶＢ ＋− ｔ＋．４−２ −ＶＢＬ
。＋４）） 。
１図に示した実施例の説明で行なった計算と同様にして
求めてみる。交差部を持つビット線ＢＬ，とＢＬｏ＋，
およびＢＬｏ十。とＢＬｎ＋＋＋については第１図に示
した実施例と全く同じであるため、交差部を持たないビ
ット線対ＢＬｎ＋２とＢＬｏ＋５について計算すると、
続出電位差ΔＶＢＬは ＣＩＶｃｃ／２ ＋ ＣｓＶｃｃ＝Ｃ：１．ＶＢ
し ｎ４２＋ＣＳＶＢＬ叫２ ＋０２／２ （（ＶＢ Ｌ ｎ＋２Ｖ［Ｉ Ｌ ｎ
） ＋ （ＶａＬ ｎ−１−２ ｖ８Ｌ。ヤ，） ＋ （ＶＲ Ｌ ｎ＋２ ＶＢ ＋− ｎ＋
３ ）＋ （ＶＢ ＋− ｔ＋．４−２ −ＶＢＬ
。＋４）） 。
Ｃ ］− Ｖ ｃ ｃ ／ ２ ＋ Ｃ ｓ Ｖ ｃ
ｃ ／ ２−ＣＩＶＢ Ｌ ｎ＋５ ＋ＣｓＶＢ
Ｌ ｎ＋５＋Ｃ２／２ （ （ＶＢ Ｌ ｎ−Ｈ
ＶＢ Ｌ ｎ□．３）＋（ＶＢ Ｌ Ｉｌ＋Ｓ
ＶＢ ｔ ｎＨ）＋（ＶａＬｎ４５ＶＢＬｎ４＋
；） ＋（ＶＢｔｎ＋５−Ｖａ Ｌ ｎ＋７ ）） より、 ΔＶＢ Ｌ ＝Ｃ５Ｖｃｃ／ （２（Ｃ１＋３Ｃ２＋Ｃ
５）ｌ ・・・（７
）となる。但し、ここではビット線ＢＬｏ＋２．ＢＬ叫
６には“Ｈ″レベル書込まれ、ビット線ＢＬ。には“Ｌ
”レベルが書込まれているものとし、ｖｆｌｔｎ４−Ｉ
Ｖ−ＢＬｒ＋”；ＶＢＬｎ、、１−Ｇ
ＶＢＬｌｌ＋７およびＶＢ Ｌ １１＋１ ＃ＶＢ
１゜＋７を用いた。この場合は続出電位差の最も小さく
なる場合である。上述の第（７）式から明らかなように
、第１図に示した実施例における第（６）式と同じ続出
電位差を得ることができる。
ｃ ／ ２−ＣＩＶＢ Ｌ ｎ＋５ ＋ＣｓＶＢ
Ｌ ｎ＋５＋Ｃ２／２ （ （ＶＢ Ｌ ｎ−Ｈ
ＶＢ Ｌ ｎ□．３）＋（ＶＢ Ｌ Ｉｌ＋Ｓ
ＶＢ ｔ ｎＨ）＋（ＶａＬｎ４５ＶＢＬｎ４＋
；） ＋（ＶＢｔｎ＋５−Ｖａ Ｌ ｎ＋７ ）） より、 ΔＶＢ Ｌ ＝Ｃ５Ｖｃｃ／ （２（Ｃ１＋３Ｃ２＋Ｃ
５）ｌ ・・・（７
）となる。但し、ここではビット線ＢＬｏ＋２．ＢＬ叫
６には“Ｈ″レベル書込まれ、ビット線ＢＬ。には“Ｌ
”レベルが書込まれているものとし、ｖｆｌｔｎ４−Ｉ
Ｖ−ＢＬｒ＋”；ＶＢＬｎ、、１−Ｇ
ＶＢＬｌｌ＋７およびＶＢ Ｌ １１＋１ ＃ＶＢ
１゜＋７を用いた。この場合は続出電位差の最も小さく
なる場合である。上述の第（７）式から明らかなように
、第１図に示した実施例における第（６）式と同じ続出
電位差を得ることができる。
なお、前述の第１図に示した実施例では、交差部を持つ
ビット線対ＢＬ、＋、とＢＬｏ＋２およびＢＬｎ−１−
５とＢＬｎ＋６の間に２本のビット線ＢＬｎ＋ａとＢＬ
ｎ＋４が配置されているため、センスアンプＳＡＩ、Ｓ
Ａ３が動作したときに隣接するビット線対ＢＬｏ＋、と
ＢＬｎ＋２およびＢＬｏ＋、とＢＬｏ＋、から結合容量
を介して受ける雑音が比較的大きいが、この第２図に示
した実施例では、交差部を持つビット線対ＢＬ、とＢＬ
、＋、およびＢＬｏ＋。
ビット線対ＢＬ、＋、とＢＬｏ＋２およびＢＬｎ−１−
５とＢＬｎ＋６の間に２本のビット線ＢＬｎ＋ａとＢＬ
ｎ＋４が配置されているため、センスアンプＳＡＩ、Ｓ
Ａ３が動作したときに隣接するビット線対ＢＬｏ＋、と
ＢＬｎ＋２およびＢＬｏ＋、とＢＬｏ＋、から結合容量
を介して受ける雑音が比較的大きいが、この第２図に示
した実施例では、交差部を持つビット線対ＢＬ、とＢＬ
、＋、およびＢＬｏ＋。
とＢＬｏ＋４の間には１本のビット線ＢＬ吋２が配置さ
れているだけであるため、センスアンプＳＡ１、ＳＡ２
が動作するときに隣接するビット線ＢＬ ｎ４−２から
結合容量を介して受ける雑音が対をなすビット線で等し
く、雑音に強い構成にすることができる。また、メモリ
セルアレイの両端に交差部を持つビット線対が配置され
るように構成すると、メモリセルアレイの端のビット線
対間の容量アンバランスがなくなり、ダミービット線を
不要にできる。また、ワード線裏打ち構成を用いている
場合には、裏打ち部分ではビット線間隔を広く、その部
分でのビット線間ノイズを考慮しなくてもよくなる。そ
こで、裏打ち部分と裏打ち部分の間を１ブロツクとし、
このブロックの両端には交差部を持つビット線対が配置
されるように構成すると、裏打ち部分で必要としたダミ
ービット線も不要にでき、大幅なダミービット線の削減
が可能となる。
れているだけであるため、センスアンプＳＡ１、ＳＡ２
が動作するときに隣接するビット線ＢＬ ｎ４−２から
結合容量を介して受ける雑音が対をなすビット線で等し
く、雑音に強い構成にすることができる。また、メモリ
セルアレイの両端に交差部を持つビット線対が配置され
るように構成すると、メモリセルアレイの端のビット線
対間の容量アンバランスがなくなり、ダミービット線を
不要にできる。また、ワード線裏打ち構成を用いている
場合には、裏打ち部分ではビット線間隔を広く、その部
分でのビット線間ノイズを考慮しなくてもよくなる。そ
こで、裏打ち部分と裏打ち部分の間を１ブロツクとし、
このブロックの両端には交差部を持つビット線対が配置
されるように構成すると、裏打ち部分で必要としたダミ
ービット線も不要にでき、大幅なダミービット線の削減
が可能となる。
上述の説明においては、交差部がビット線の中央部およ
び端部となるように配置したが、交差部間の間隔がビッ
ト線長の２分の１であれば同じ効果が得られることは明
らかである。
び端部となるように配置したが、交差部間の間隔がビッ
ト線長の２分の１であれば同じ効果が得られることは明
らかである。
第３図はこの発明のその他の実施例を示す図である。交
差部を持つビット線対ＢＬ、とＢＬｏ。
差部を持つビット線対ＢＬ、とＢＬｏ。
ＢＬ２と１１７および交差部を持たないビット線対ＢＬ
、と百エユは第２図に示した実施例と同様にして配置さ
れるが、ビット線の交差はビット線の長さの４分の１お
よび４分の３の部分で行なわれ、ワード線ＷＬｏ 、Ｗ
Ｌ、、ＷＬ、、ＷＬ、＋、。
、と百エユは第２図に示した実施例と同様にして配置さ
れるが、ビット線の交差はビット線の長さの４分の１お
よび４分の３の部分で行なわれ、ワード線ＷＬｏ 、Ｗ
Ｌ、、ＷＬ、、ＷＬ、＋、。
ＷＬｎ−、、ＷＬｏおよびダミーワード線ＤＷＬｏ 。
ＤＷＬ、、ＤＷＬ、、ＤＷＬ４はそれぞれ裏打ち部分１
１において裏打ちされている。なお、ダミーワード線Ｄ
ＷＬＯ、ＤＷＬ、、ＤＷＬ８．ＤＷＬ４は各交差部で２
本ずつ配置され、ワード線ＷＬＯあるいはＷ Ｌ ｏ−
、が選択されたときにはダミーワード線ＤＷＬ４が選ば
れ、ワード線ＷＬ、あるいはＷＬｏが選択されたときに
はダミーワード線ＤＷＬＯが選ばれ、ワード線ＷＬ、が
選択されたときにはダミーワード線ＤＷＬ、が選ばれ、
ワード線ＷＬ、＋、が選択されたときにはダミーワード
線ＤＷＬ、が選ばれる。
１において裏打ちされている。なお、ダミーワード線Ｄ
ＷＬＯ、ＤＷＬ、、ＤＷＬ８．ＤＷＬ４は各交差部で２
本ずつ配置され、ワード線ＷＬＯあるいはＷ Ｌ ｏ−
、が選択されたときにはダミーワード線ＤＷＬ４が選ば
れ、ワード線ＷＬ、あるいはＷＬｏが選択されたときに
はダミーワード線ＤＷＬＯが選ばれ、ワード線ＷＬ、が
選択されたときにはダミーワード線ＤＷＬ、が選ばれ、
ワード線ＷＬ、＋、が選択されたときにはダミーワード
線ＤＷＬ、が選ばれる。
また、アレイの両端およびワード線裏打ち部分１１に隣
接するビット線対として、交差部を持つビット線対が配
置されている。このように構成することによって、この
実施例ではダミービット線を必要とせず、またビット線
の交差部にダミーワード線ＤＷＬ、、ＤＷＬ、、ＤＷＬ
３．ＤＷＬ。
接するビット線対として、交差部を持つビット線対が配
置されている。このように構成することによって、この
実施例ではダミービット線を必要とせず、またビット線
の交差部にダミーワード線ＤＷＬ、、ＤＷＬ、、ＤＷＬ
３．ＤＷＬ。
を配置したことによってチップ面積を縮小できる。
なお、この実施例では裏打ちと裏打ちとの間に６４個の
ビット線対を配置するようにしているが、これに限るこ
とはない。また、ワード線の終端部分においても裏打ち
をしていなくてもよく、各ブロックのビット線対の数が
すべて等しい必要はない。
ビット線対を配置するようにしているが、これに限るこ
とはない。また、ワード線の終端部分においても裏打ち
をしていなくてもよく、各ブロックのビット線対の数が
すべて等しい必要はない。
また、上述の実施例では、ダミーセルの構成は容量がＣ
ｓでＶ ｃ ｃ ／ ２が書込まれているとした− ２
６ ＝ が、これに限ることはない。また、第３図に示した実施
例では、センスアンプＳＡをビット線の両側に配置する
ようにしているか、これは必すしも両側に配置されなく
てもよい。
ｓでＶ ｃ ｃ ／ ２が書込まれているとした− ２
６ ＝ が、これに限ることはない。また、第３図に示した実施
例では、センスアンプＳＡをビット線の両側に配置する
ようにしているか、これは必すしも両側に配置されなく
てもよい。
［発明の効果］
以上のように、この発明によれば、隣接ビット線との間
で容量がバランスされるように交差するビット線対と、
交差部を持たず対をなすビット線の間に隣接ビット線と
の間で容量がバランスするように交差するビット線対を
配置するようにしたので、対をなすビット線間で隣接す
るビット線から受ける影響を低減できる。しかも、デー
タの読出時において対をなすビット線間の電位差が低減
され、チップ面積の増加を少なくして読用余裕を増大で
き、ソフトエラー率の向上を図ることができる。さらに
、交差部を持たないビット線対の隣接するビット線対が
いずれも交差部を持つビット線対に属するビット線であ
るように構成したことによって、センスアンプか動作し
たときの雑音に対して強くすることができる。さらに、
メモリセルアレイの両端に交差部を持つビット線対を配
置したことによって、ダミービット線を不要にできる。
で容量がバランスされるように交差するビット線対と、
交差部を持たず対をなすビット線の間に隣接ビット線と
の間で容量がバランスするように交差するビット線対を
配置するようにしたので、対をなすビット線間で隣接す
るビット線から受ける影響を低減できる。しかも、デー
タの読出時において対をなすビット線間の電位差が低減
され、チップ面積の増加を少なくして読用余裕を増大で
き、ソフトエラー率の向上を図ることができる。さらに
、交差部を持たないビット線対の隣接するビット線対が
いずれも交差部を持つビット線対に属するビット線であ
るように構成したことによって、センスアンプか動作し
たときの雑音に対して強くすることができる。さらに、
メモリセルアレイの両端に交差部を持つビット線対を配
置したことによって、ダミービット線を不要にできる。
さらに、ワード線が複数箇所で抵抗の低い配線層と裏打
ちされているものにおいては、ワード線の裏打ち部分に
隣接して交差部を持つビット線対を配置することによっ
て、裏打ち部分に隣接してダミービット線を設ける必要
かなくなる。
ちされているものにおいては、ワード線の裏打ち部分に
隣接して交差部を持つビット線対を配置することによっ
て、裏打ち部分に隣接してダミービット線を設ける必要
かなくなる。
第１図はこの発明の一実施例によるビット線対の配置例
を示す図である。第２図はこの発明の他の実施例におけ
るビット線対の配置例を示す図である。第３図はこ発明
のさらに他の実施例を示すビット線対の配置例を示す図
である。第４図は従来のＤＲＡＭの要部を示すブロック
図である。第５図はビット線間の容量を示す図である。 第６図はツイストビット線の構成を示す図である。 図において、ＢＬｒｌ−ＢＬｎ＋、 ３．ＢＬｏ −Ｂ
Ｌ、、ＢＬＯ〜Ｂ工￥はビット線、ＷＬｏ〜ＷＬ。はワ
ード線、ＤＷＬＯ、ＤＷＬ、、ＤＷＬ３゜ＤＷＬ、はダ
ミーワード線、ＳＡおよびＳＡＩ〜８Ａ７はセンスアン
プ、Ｑｌ、Ｑ２はｌ・ランスファゲート、１０１はロウ
デコーダ、１０２はコラムデコーダを示す。
を示す図である。第２図はこの発明の他の実施例におけ
るビット線対の配置例を示す図である。第３図はこ発明
のさらに他の実施例を示すビット線対の配置例を示す図
である。第４図は従来のＤＲＡＭの要部を示すブロック
図である。第５図はビット線間の容量を示す図である。 第６図はツイストビット線の構成を示す図である。 図において、ＢＬｒｌ−ＢＬｎ＋、 ３．ＢＬｏ −Ｂ
Ｌ、、ＢＬＯ〜Ｂ工￥はビット線、ＷＬｏ〜ＷＬ。はワ
ード線、ＤＷＬＯ、ＤＷＬ、、ＤＷＬ３゜ＤＷＬ、はダ
ミーワード線、ＳＡおよびＳＡＩ〜８Ａ７はセンスアン
プ、Ｑｌ、Ｑ２はｌ・ランスファゲート、１０１はロウ
デコーダ、１０２はコラムデコーダを示す。
Claims (4)
- （１）複数のワード線と、複数のビット線と、これらの
交点に接続される複数のメモリセルからなるメモリセル
アレイを含み、前記複数のビット線は、それぞれが前記
メモリセルの情報を読出すビット線と基準電位を与える
ビット線との２本からなるビット線対の組を含み、それ
ぞれのビット線対ごとに該ビット線対間の電位差を検出
して増幅するセンスアンプを備えた半導体記憶装置にお
いて、 前記複数のビット線対は、 隣接ビット線との間で容量がバランスするように交差す
るビット線対と、 交差部を持たず対をなすビット線の間に前記隣接ビット
線との間で容量がバランスするように交差するビット線
対が配置されているビット線対とを備えた、ダイナミッ
ク型半導体記憶装置。 - （２）複数のワード線と、複数のビット線と、これらの
交点に接続される複数のメモリセルからなるメモリセル
アレイを含み、前記複数のビット線はそれぞれが前記メ
モリセルの情報を読出すビット線と基準電位を与えるビ
ット線との２本からなるビット線対の組を含み、それぞ
れのビット線対ごとに該ビット線対間の電位差を検出し
て増幅するセンスアンプを備えた半導体記憶装置におい
て、 前記複数のビット線対は 隣接ビット線との間で容量がバランスするように交差す
るビット線対と、 交差部を持たず対をなすビット線の間に前記隣接ビット
線との間で容量がバランスするように交差するビット線
対が配置されているビット線対とからなり、 前記交差部を持たないビット線対に隣接するビット線対
がいずれも交差部を持つビット線対に属するビット線で
あることを特徴とする、ダイナミック型半導体記憶装置
。 - （３）複数のワード線と、複数のビット線と、これらの
交点に接続される複数のメモリセルからなるメモリセル
アレイを含み、前記複数のビット線は、それぞれが前記
メモリセルの情報を読出すビット線と基準電位を与える
ビット線との２本からなるビット線対の組を含み、それ
ぞれのビット線対ごとに該ビット線対間の電位差を検出
して増幅するセンスアンプが接続された半導体記憶装置
において、 前記複数のビット線は、 隣接ビット線との間で容量がバランスするように交差す
るビット線対と、交差部を持たず対をなすビット線の間
に前記隣接ビット線との間で容量がバランスするように
交差するビット線対が配置されているビット線対とから
なり、 前記交差部を持たないビット線対の隣接するビット線対
がいずれも交差部を持つビット線対に属するビット線で
あり、さらに前記メモリセルアレイの両端に配置される
ビット線対が交差部を持つことを特徴とする、ダイナミ
ック型半導体記憶装置。 - （４）複数のワード線と、複数のビット線と、これらの
交点に接続される複数のメモリセルからなるメモリセル
アレイを含み、前記複数のビット線は、それぞれが前記
メモリセルの情報を読出すビット線と基準電位を与える
ビット線との２本からなるビット線対の組を含み、それ
ぞれのビット線対ごとに該ビット線対間の電位差を検出
して増幅するセンスアンプが接続され、前記ワード線が
前記メモリセルアレイのうち複数箇所で抵抗の低い配線
層と裏打ちされている半導体記憶装置において、 前記複数のビット線対は、 隣接ビット線との間で容量がバランスするように交差す
るビット線と、 交差部を持たず対をなすビット線の間に前記隣接ビット
線との間で容量がバランスするように交差するビット線
対が配置されているビット線対とからなり、 前記交差部を持たないビット線対の隣接するビット線対
がいずれも交差部を持つビット線対に属するビット線で
あり、さらに前記メモリセルアレイの両端および前記ワ
ード線の裏打ち部分に隣接して配置されるビット線対が
交差部を持つことを特徴とするダイナミック型半導体記
憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1123129A JPH02302986A (ja) | 1989-05-16 | 1989-05-16 | ダイナミック型半導体記憶装置 |
| US07/521,717 US5091887A (en) | 1989-05-16 | 1990-05-11 | Dynamic semiconductor memory device |
| DE4015452A DE4015452A1 (de) | 1989-05-16 | 1990-05-14 | Dynamische halbleiterspeichereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1123129A JPH02302986A (ja) | 1989-05-16 | 1989-05-16 | ダイナミック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02302986A true JPH02302986A (ja) | 1990-12-14 |
Family
ID=14852899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1123129A Pending JPH02302986A (ja) | 1989-05-16 | 1989-05-16 | ダイナミック型半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5091887A (ja) |
| JP (1) | JPH02302986A (ja) |
| DE (1) | DE4015452A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2982920B2 (ja) * | 1990-07-10 | 1999-11-29 | 三菱電機株式会社 | 半導体記憶装置 |
| DE69121503T2 (de) * | 1990-09-29 | 1997-02-13 | Nec Corp | Halbleiterspeicheranordnung mit einer rauscharmen Abfühlstruktur |
| JPH04271086A (ja) * | 1991-02-27 | 1992-09-28 | Nec Corp | 半導体集積回路 |
| US5297094A (en) * | 1991-07-17 | 1994-03-22 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit memory device with redundant rows |
| US5311477A (en) * | 1991-07-17 | 1994-05-10 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit memory device having flash clear |
| US5287322A (en) * | 1991-07-17 | 1994-02-15 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit dual-port memory device having reduced capacitance |
| US5644527A (en) * | 1991-10-22 | 1997-07-01 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| JPH05249196A (ja) * | 1992-03-02 | 1993-09-28 | Hitachi Ltd | 半導体記憶装置 |
| JP3397499B2 (ja) * | 1994-12-12 | 2003-04-14 | 株式会社東芝 | 半導体記憶装置 |
| US6069815A (en) * | 1997-12-18 | 2000-05-30 | Siemens Aktiengesellschaft | Semiconductor memory having hierarchical bit line and/or word line architecture |
| US6034879A (en) * | 1998-02-19 | 2000-03-07 | University Of Pittsburgh | Twisted line techniques for multi-gigabit dynamic random access memories |
| US5949698A (en) * | 1998-02-20 | 1999-09-07 | Micron Technology, Inc. | Twisted global column decoder |
| DE19907176A1 (de) * | 1999-02-19 | 2000-08-31 | Siemens Ag | Decoder-Anschlußanordnung für Speicherchips mit langen Bitleitungen |
| JP5034133B2 (ja) | 2000-02-29 | 2012-09-26 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| US6304479B1 (en) * | 2000-06-23 | 2001-10-16 | Infineon Technologies North America Corp. | Shielded bit line architecture for memory arrays |
| DE10229163B3 (de) * | 2002-06-28 | 2004-02-05 | Infineon Technologies Ag | Speicherbaustein mit gekreuzten Bitleitungen und Verfahren zum Auslesen |
| KR100886353B1 (ko) * | 2007-04-02 | 2009-03-03 | 삼성전자주식회사 | 이중 패터닝 기술을 사용한 반도체 메모리 장치 및 그레이아웃 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3942164A (en) * | 1975-01-30 | 1976-03-02 | Semi, Inc. | Sense line coupling reduction system |
| JPS6055919B2 (ja) * | 1980-03-18 | 1985-12-07 | 日本電気株式会社 | 半導体記憶装置 |
| JPH0242699A (ja) * | 1988-08-01 | 1990-02-13 | Oki Electric Ind Co Ltd | 半導体メモリ回路 |
-
1989
- 1989-05-16 JP JP1123129A patent/JPH02302986A/ja active Pending
-
1990
- 1990-05-11 US US07/521,717 patent/US5091887A/en not_active Expired - Fee Related
- 1990-05-14 DE DE4015452A patent/DE4015452A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US5091887A (en) | 1992-02-25 |
| DE4015452A1 (de) | 1990-11-22 |
| DE4015452C2 (ja) | 1991-12-12 |
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