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Die Erfindung betrifft ein Verfahren
zum Auslesen von Daten aus einem Speicherbaustein gemäß Patentanspruch
1 und ein Layout für
einen Speicheraustein gemäß Patentanspruch
2. Ein bevorzugtes Anwendungsgebiet der Erfindung sind dynamische RAMs
(DRAMs), insbesondere synchrone DRAMs (SDRAMs, DDRAMs oder RDRAMs).
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Dynamische Schreib-/Lesespeicher
(DRAM) enthalten ein oder mehrere Felder oder Bänke von Speicherzellen, die
jeweils nach Art einer Matrix in Zeilen und Spalten angeordnet sind.
Jeder Zeile ist eine Zeilenauswahlschaltung zugeordnet, die als Wortleitung
bezeichnet wird, und jeder Spalte ist eine Spaltenauswahlleitung
zugeordnet, die als Bitleitungspaar bezeichnet wird und zweiadrig
ausgebildet ist. In jeder Speicherzelle befindet sich ein Kondensator,
der das Speicherelement bildet und dessen jeweiliger Zustand, geladen
oder ungeladen, den Logikwert Eins bzw. Null darstellt. Jeder Speicherzelle ist
ein Auswahltransistor zugeordnet, der durch Aktivierung der betreffenden
Wortleitung leitend schaltbar ist. Bei leitendem Auswahltransistor
wird der Kondensator mit einer Bitleitung des Bitleitungspaares verbunden,
um die Ladung des Kondensators auf die Bitleitung zu übertragen,
so dass das gespeicherte Datum eine Potenzialänderung auf der Bitleitung
bewirkt. Die Potenzialänderung
ist zwischen den zwei Bitleitungen eines Bitleitungspaares fühlbar, da
die zwei Bitleitungen vor dem Auslesen das gleiche Potenzial aufweisen.
Zum Bewerten der Potenzialdifferenz ist jedem Bitleitungspaar ein
Leseverstärker
zugeordnet, der in einen definierten ersten oder zweiten Zustand
gelatcht wird, je nachdem, ob die gefühlte Potenzialdifferenz dem
Logikwert Eins oder Null eines gespeicherten Datums entspricht.
Für einen
selektiven Zugriff auf ausgewählte
Speicherzellen wird zu nächst
eine ausgewählte
Wortleitung durch Anlegen eines Aktivierungspotenzials aktiviert.
Die Selektion der zu aktivierenden Wortleitung erfolgt abhängig von
einer bereitgestellten Zeilenadresse, die in einem Zeilendecoder
decodiert wird. Mit der Wortleitungsaktivierung werden die Auswahltransistoren
aller Speicherzellen der adressierten Zeile leitend, so dass sich
auf den Bitleitungspaaren aller Spalten Potenzialdifferenzen aufbauen,
die den Daten der adressierten Zeilen entsprechen. Die Daten werden in
den zugeordneten Leseverstärkern
gelatcht. Der Latch-Vorgang führt
dazu, dass die gefühlten
Daten verstärkt
und aufgefrischt in die jeweiligen Speicherzellen zurückgeschrieben
werden und außerdem
in den Leseverstärkern
zum Abruf bereitstehen.
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Nach dem Aufbau der Potenzialdifferenzen und
der Verstärkung
der Potenziale der Bitleitungen durch die Leseverstärker werden
die Leseverstärker selektiv
durch Betätigung
ausgewählter
Transferschalter mit einem Datenpfad verbunden, um die gelatchten
Daten über
den Datenpfad entweder aus dem DRAM auszulesen (Lesezyklus) oder
durch neue Daten zu überschreiben
(Schreibzyklus). Die Auswahl der Leseverstärker erfolgt über eine
Spaltenselektion, wobei die Transferschalter abhängig von Spaltenselektionssignalen
auf der Grundlage von Spaltenadressen, die in einem Spaltendecoder decodiert
werden, festgelegt werden.
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Beim Auslesen eines Datums und dem
Aufbau der Potenzialdifferenzen zwischen den Bitleitungen werden
in die Bitleitungen des Bitleitungspaares und weiteren Bitleitungspaaren
durch elektromagnetische Kopplung Störsignale eingespeist. Zur Vermeidung
der Störsignale
ist es bereits bekannt, die Bitleitungen eines Bitleitungspaares
wenigstens einmal überkreuzt
anzuordnen. Weiterhin ist es bekannt, die Bitleitungen mehrerer
Bitleitungspaare miteinander zu überkreuzen
und dadurch eine Reduktion der Einkopplung von Störsignalen
während
des Auslesens eines Datums zu erreichen.
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Aus dem US-Patent 5 625 234 ist ein DRAM-Speicher
mit Speicherzellen und Bitleitungen bekannt, die jeweils über einen
Auswahltransistor mit einer Speicherzelle verbindbar sind. Jeweils
zwei Bitleitungen bilden ein Bitleitungspaar. Ein Bitleitungspaar
ist jeweils zu einem Verstärker
geführt.
Die zwei Bitleitungen eines Bitleitungspaares sind überkreuzt angeordnet.
Zwischen den zwei gekreuzten Bitleitungen eines Bitleitungspaares
ist eine erste Bitleitung eines weiteren Bitleitungspaares angeordnet.
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Die Aufgabe der Erfindung besteht
darin, ein Layout für
einen Speicherbaustein mit Bitleitungspaaren bereitzustellen, bei
dem die gegenseitige Kopplung beim Auslesen von Daten reduziert
ist. Weiterhin besteht die Aufgabe der Erfindung darin, ein Verfahren
zum Auslesen von Daten bereitzustellen, mit dem eine Reduzierung
der gegenseitigen Kopplung der Bitleitungen beim Auslesen der Daten erreicht
wird.
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Die Aufgabe der Erfindung wird durch
das Verfahren zum Auslesen von Daten aus einem Speicherbaustein
gemäß Patentanspruch
1 und durch das Layout gemäß Patentanspruch
2 erreicht.
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Ein wesentlicher Vorteil des erfindungsgemäßen Verfahrens
besteht darin, dass die elektromagnetische Kopplung beim Auslesen
von Daten reduziert ist. Diese Wirkung wird dadurch erreicht, dass
in einem ersten Verstärkungsschritt
nach dem Auslesen von zwei Daten aus zwei Speicherzellen auf eine Bitleitung
eines gekreuzten Bitleitungspaares und auf eine Bitleitung eines
benachbarten, aber nicht gekreuzten Bitleitungspaares, die nicht
gekreuzten Bitleitungen zuerst verstärkt werden. Anschließend werden
in einem zweiten Verstärkungsschritt
die gekreuzten Bitleitungen des benachbarten Bitleitungspaares verstärkt. Zu
beachten ist nämlich,
dass zu diesem Zeitpunkt nur die Bitleitung eines Bitleitungspaares
das Potenzial ändert,
die an die Speicherzelle angeschlossen ist. Die daraus resultierende
Kopplung auf die Nachbarleitun gen wird "Presensing Kopplung" genannt. Nur das gekreuzte Bitleitungspaar
ist gegen die Presensing Kopplung des geraden Bitleitungspaares
unempfindlich, da diese zu gleichen Teilen in die True- und Complement-Bitleitung des
gekreuzten Bitleitungspaares koppeln. Die Potenzialänderung
der gekreuzten Bitleitung führt
hingegen zu einer effektiven Kopplung, da sie auf einer halben Bitleitungslänge nur
auf eine der beiden ungekreuzten Bitleitungen wirkt. Das Sensing,
d.h. das Spreizen der Bitleitung auf die vollen Potenziale VBLH
und GND ist hingegen symmetrisch. Bitleitung True und Bitleitung
Complement bewegen sich um denselben Betrag in entgegengesetzte
Richtungen. Somit ist die effektive Kopplung auf die ungekreuzten Leitungen
nach dem Sensing null, da sich die Kopplung der zwei gekreuzten
Leitungen dadurch gerade aufheben. Durch die zeitlich nacheinander
folgende Verstärkung
werden Kopplungseffekte beim Verstärken der Potenzialunterschiede
reduziert, da die Verstärkung
der gekreuzten Bitleitungen bei verstärkten nicht gekreuzten Bitleitungen
weniger Kopplungseffekte bewirkt als bei noch nicht verstärkten nicht
gekreuzten Bitleitungen.
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Vorzugsweise wird bei dem ersten
Verstärkungsschritt
zuerst ein Potenzial einer Bitleitung des gekreuzten Bitleitungspaares
verstärkt
und erst nach Erreichen eines Verstärkungswertes das Potenzial der
anderen Bitleitung des gekreuzten Bitleitungspaares verstärkt.
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Das erfindungsgemäße Layout weist den Vorteil
auf, dass ein kostengünstiger
und einfacher Aufbau des Speicherbausteins möglich ist. Durch die gewählte Ausführungsform
werden Kopplungseffekte reduziert und es ist trotzdem ein geometrischer
Aufbau möglich,
der aus wenigen, einfachen Grundstrukturen aufgebaut ist.
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Die Erfindung wird im Folgenden anhand
der Figuren näher
erläutert.
Es zeigen
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1 schematisch
den Aufbau einer erfindungsgemäßen DRAM-Speicherschaltung,
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2 die
Anordnung von Leseverstärkern auf
zwei Seiten eines Speicherzellenfeldes,
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3 einen
Diagrammablauf für
einen Auslesevorgang und
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4 ein
erfindungsgemäßes Layout
des Speicherbausteins.
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1 zeigt
einen Speicherbaustein 1, der vorzugsweise auf einem einzigen
Chip integriert ist. Der Speicherbaustein 1 enthält als Speichermedium Speicherbänke 2,
die jeweils aus einer Matrix mit einer Vielzahl von Speicherzellen 3 bestehen.
Die Speicherzellen sind in Zeilen und Spalten angeordnet, wobei
jeder Zeile eine Wortleitung WL und jeder Spalte eine Bitleitung
BL zugeordnet ist. Die Speicherzellen 3 sind nahe den Überkreuzungen
der Bit- und Wortleitungen angeordnet. Ein selektiver Zugriff auf
die Speicherzellen 3 zum Lesen und Schreiben erfolgt durch
Aktivierung der betreffenden Wortleitung WL und Verbinden der betreffenden
Bitleitung mit einem Datenpfad, der über ein Datenwegenetz 4, einen
Datenpuffer 5 und einen bidirektionalen Eingangs-/Ausgangs-Datenport 6 des
Speicherbausteins läuft.
Zur Aktivierung der Wortleitungen WL sind für jede Speicherbank eine Vielzahl
von Wortleitungstreiber 7 vorgesehen, wobei jeder Wortleitungstreiber 7 mit
einer zugeordneten Wortleitung WL verbunden ist. Jeder Wortleitungstreiber 7 kann
mittels eines Zeilendecoders 8 abhängig von einer Zeilenadresse
angesteuert werden. Die Zeilenadresse ist dem Zeilendecoder 8 von
einem Adresseneingang 9 über einen Adressenpuffer 10 und
einen Zeilenadressenbus 11 zuführbar. Ein selektives Verbinden
der Bitleitungen BL mit dem Datenpuffer 5 erfolgt über zugeordnete
Leseverstärker 12 und
selektiv steuerbare Datenleitungsschalter im Datenwegenetz 4.
Die Datenleitungsschalter werden mittels eines Spaltendecoders 13 abhängig von
einer Spaltenadresse gesteuert. Die Spaltenadresse wird dem Spaltendecoder 13 vom
Adresseneingang 9 über
den Adressenpuffer 10 und einen Spaltenadressenbus 14 zugeführt.
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Im Folgenden wird anhand der 2 und 3 ein Lesevorgang an einer ausgewählten Speicherzelle 3 erläutert. 2 zeigt eine Speicherzelle 3 in
einer beliebigen Zeile xi und irgendeiner Spalte y1 einer Speicherbank 2 und
den Datenübertragungsweg zwischen
dieser Spalte und dem Datenwegenetz. Jede Speicherzelle 3 der
Speicherbank 2 ist in der gleichen Weise aufgebaut wie
die dargestellte Speicherzelle 3. Eine Spei cherzelle enthält eine
Kapazität,
die vorzugsweise in Form eines Kondensators 16 ausgebildet
ist. Der Kondensator stellt das eigentliche Speicherelement dar
und dessen Ladungszustand repräsentiert
den Datenwert "1" (geladen) oder "0". Eine Seite des Kondensators 16 liegt
auf einem festen Potenzial und die andere Seite ist über einen Kanal
eines als n-FET ausgelegten Auswahltransistors 17 mit einer
ersten Bitleitung 18 verbunden. Das Gate des Auswahltransistors 17 liegt
an der zugeordneten ersten Wortleitung WL1. Ein Bitleitungspaar wird
von der ersten Bitleitung 18 und einer zweiten Bitleitung 19 gebildet.
Die zweite Bitleitung ist ebenfalls an eine Speicherzelle 3 angeschlossen,
deren Auswahltransistor 17 jedoch von einer zweiten Wortleitung
WL2 gesteuert wird. Die erste Bitleitung 18 stellt eine
True-Bitleitung und die zweite Bitleitung 19 eine Komplement-Bitleitung
dar.
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Im dargestellten Ausführungsbeispiel
ist der Auswahltransistor 17 an die erste Bitleitung 18 angeschlossen,
die eine True-Bitleitung darstellt. In der gleichen Weise sind weitere
Auswahltransistoren, deren Gate-Anschlüsse mit der Wortleitung WL1
verbunden sind, mit True- oder Komplement-Bitleitungen verbunden.
Die zweite Wortleitung WL2 ist entsprechend der ersten Wortleitung
WL1 aufgebaut und mit Auswahltransistoren 17 verbunden.
Die Auswahltransistoren 17 der zweiten Wortleitung WL2 sind
ebenfalls mit True- oder Komplement-Bitleitungen verbunden. Die
erste und die zweite Bitleitung 18, 19 sind als
gekreuzte Bitleitungen ausgebildet und stellen ein erstes Bitleitungspaar
dar.
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Zwischen der ersten und der zweiten
Bitleitung 18, 19 ist eine dritte Bitleitung 21 ausgebildet. Die
dritte Bitleitung 21 stellt eine True-Bitleitung dar und
ist über
einen Auswahltransistor 17 mit der ersten Wortleitung WL1
verbunden. Unterhalb des gekreuzten ersten Bitleitungspaares 18, 19 ist
eine vierte Bitleitung 22 angeordnet, die eine komplementäre Bitleitung
darstellt. Die vierte Bitleitung 22 ist ebenfalls an eine
Speicherzelle 3 angeschlossen, deren Auswahltransis tor 17 von
der zweiten Wortleitung WL2 gesteuert wird. Die vierte Bitleitung 22 stellt
mit der dritten Bitleitung 21 ein zweites, nicht gekreuztes Bitleitungspaar
dar. Die Bitleitungen des ersten Bitleitungspaares 18, 19 sind
auf die linke Seite eines Zellenfeldes 20 geführt, wobei
im Zellenfeld 20 die Speicherzellen 3 angeordnet
sind. Die erste und die zweite Bitleitung 18, 19 stehen
mit einer Verstärkerschaltung 27 in
Verbindung, die am linken Rand des Zellenfeldes 20 angeordnet
ist. Das zweite Bitleitungspaar 21, 22 ist an
den, rechten Seitenrand des Zellenfeldes 20 geführt und
ebenfalls mit einer zweiten Verstärkerschaltung 25 verbunden.
Zwischen den Verstärkerschaltungen 23, 25 und
den Bitleitungen 18, 19, 21, 22 ist
jeweils eine Vorladeschaltung 24 angeordnet. Die Verstärkerschaltungen 23, 25 stellen einen
Leseverstärker
dar, der einen symmetrischen Eingang und einen symmetrischen Ausgang
aufweist. Die erste und zweite Verstärkerschaltung 23, 25 sind
identisch aufgebaut und enthalten ein erstes Transistorpaar, bestehend
aus zwei p-Kanal-Feldeffekttransistoren (p-FETs), und ein zweites
Transistorpaar, bestehend aus zwei n-Kanal-Feldeffekttransistoren
(n-FETs) T3 und T4. Die Source-Elektroden der p-FETs T1 und T2 sind
an einem Schaltungspunkt zusammengekoppelt, dem ein erstes Vorspannungspotenzial
P-SET1 zuführbar
ist. Die Source-Elektroden der n-FETs T3 und T4 sind an einem Schaltungspunkt
zusammengekoppelt, dem ein zweites Vorspannungspotenzial N-SET1
zuführbar
ist. Die Drain-Elektroden der Transistoren T1 und T3 und die Gate-Elektroden
der Transistoren T2 und T4 sind mit der ersten bzw. dritten Bitleitung 18, 21 verbunden.
In ähnlicher
Weise sind die Drain-Elektroden der Transistoren T2 . und T4 und
die Gate-Elektroden der Transistoren T1 und T3 mit der zweiten bzw.
vierten Bitleitung 19, 22 verbunden.
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Im Ruhezustand der Speicherschaltung,
d.h. vor Einleitung eines Speicherzellenzugriffs, werden alle Wortleitungen
auf Low-Pegel gehalten, so dass die Auswahltransistoren 17 aller
Speicherzellen 3 sperren. Die Bitleitungen jedes Bitleitungspaares werden über die
Vorladeschaltung 24 miteinander ver bunden und auf ein gemeinsames
Potenzial gelegt, das möglichst
genau zwischen einem Low- und einem High-Pegel liegt. Die Vorladeschalter 24 werden über REQ1
bzw. LEQ2-Signale geschaltet. Zwischen den Vorladeschaltungen 24 und
der zugeordneten Verstärkerschaltung 23, 25 ist
jeweils eine Auswahlschaltung 26 geschaltet, die in Form
von n-FET-Transistoren ausgebildet sind. Die Auswahlschaltung 26 unterbricht
oder verbindet je nach Ansteuerpotenzial die Bitleitungen mit den
zugeordneten Verstärkerschaltungen 23, 25.
Die Ausgänge
der ersten und der zweiten Verstärkerschaltung 23, 25 sind über eine
zweite Auswahlschaltung 27 mit dem Datenwegenetz 4 verbunden.
Die zweiten Auswahlschaltungen 27 sind entsprechend den
ersten Auswahlschaltungen 26 aufgebaut und stellen abhängig von
der Ansteuerung eine leitende Verbindung zwischen den Ausgängen der
Verstärkerschaltungen 23, 25 und
dem Datenwegenetz 4 her. Während des Ruhezustandes sind
die Ansteuersignale N-SET1, P-SET1, P-SET2, N-SET2 der ersten und
der zweiten Verstärkerschaltung
auf low bzw. high geschaltet, so dass die ersten und zweiten Verstärkerschaltungen 23, 25 abgeschaltet
sind. Die Wortleitungen WL1, WL2 sind auf einen Low-Pegel geschaltet.
Die Ansteuerschaltungen für
die Vorladeschaltungen 24 REQ1, LEQ2 sind auf einen High-Pegel
geschaltet, so dass die zwei Bitleitungen jedes Bitleitungspaares,
das mit der Vorladeschaltung 24 verbunden ist, miteinander
verbunden und auf ein mittleres Potenzial gehoben sind, das von
einer Potenzialleitung VBLEQ bereitgestellt wird. Die Ansteuersignale LMUX1,
RMUX2 der zweiten Auswahlschaltungen sind auf high geschaltet und
somit die zweiten Auswahlschaltungen 27 auf leitend gestellt.
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Zur Einleitung eines Zellenzugriffs
zum Auslesen eines Datums aus einer ausgewählten Speicherzelle werden
zunächst
zum Zeitpunkt T1 die Vorladeschaltungen 24 abgeschaltet,
so dass die zwei Bitleitungen eines Bitleitungspaares voneinander
getrennt und nicht mehr mit dem mittleren Spannungspotenzial verbunden
sind. Dazu werden die Ansteuersignale REQ1 und LEQ2 auf einen Low-Pegel
geschaltet. Zudem werden die zweiten Aus wahlschaltungen 27 in
einen sperrenden Zustand geschaltet, indem die Ansteuersignale LMUX1
und RMUX2 auf ein Low-Potenzial geschaltet werden.
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Aus dem Diagramm der 3 ist ersichtlich, dass nach dem Zeitpunkt
T1 das Potenzial auf der ersten oder zweiten Bitleitung 18 oder 19 leicht
absinkt. Anschließend
wird zu einem Zeitpunkt T2 die erste Wortleitung WL1 auf ein High-Potenzial
gelegt. Nach der Aktivierung der ersten Wortleitung WL1 werden die
Auswahltransistoren 17 der ersten und dritten Wortleitung 18, 21 leitend
geschaltet. In den Speicherzellen 3, die über die
Auswahltransistoren 17 mit der ersten bzw. dritten Bitleitung 18, 21 verbunden
sind, ist jeweils eine positive Ladung abgelegt, so dass sich das
Potenzial der ersten und dritten Bitleitung 18, 21 nach
dem Zeitpunkt T2 erhöht.
In 3 sind die Potenziale
der ersten, zweiten, dritten und vierten Bitleitung 18, 19, 21, 22 dargestellt.
Das Potenzial der ersten Bitleitung ist mit A, das der zweiten Bitleitung
mit B, das der dritten Bitleitung mit C und das der vierten Bitleitung
mit D gekennzeichnet. Zum Zeitpunkt T3 wird das Steuersignal N-SET1
der ersten Verstärkerschaltung 23 auf
ein niedriges Potenzial gelegt. Auf diese Weise wird das niedrigere Spannungspotenzial
der zweiten Bitleitung 19 durch die erste Verstärkerschaltung 23 abgesenkt.
Zum Zeitpunkt T4 wird das Steuersignal P-SET1 auf einen High-Pegel
gelegt. Dadurch wird das Spannungspotenzial A der ersten Bitleitung 18 weiter
erhöht.
Das Potenzial A der ersten Bitleitung 18 wird von der ersten
Verstärkerschaltung 23 zu
dem maximalen Potenzial VBLH erhöht.
Das Potenzial B der zweiten Bitleitung 19 wird von der
Verstärkerschaltung 23 bis
zu dem minimalen Potenzial GND erniedrigt. Zum Zeitpunkt T5 wird
das Steuersignal N-SET2 der zweiten Verstärkerschaltung 25 auf
einen Low-Pegel gelegt. Dadurch wird das Potenzial D der vierten
Bitleitung 22 von der zweiten Verstärkerschaltung 25 abgesenkt.
Zu einem späteren
Zeitpunkt T6 wird das Steuersignal P-SET2 auf einen High-Pegel gelegt.
Dadurch wird das Potenzial C der dritten Bitleitung 21 durch
die zweite Verstär kerschaltung 25 bis
zu dem maximalen Spannungspotenzial VBLH erhöht.
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Da zuerst die erste und die zweite
Bitleitung 18, 19, die ein gekreuztes Bitleitungspaar
darstellen, verstärkt
werden, werden die Kopplungseffekte beim Verstärken des zweiten Bitleitungspaars,
das durch die dritte und vierte Bitleitung 21, 22 dargestellt
wird, reduziert.
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4 zeigt
eine schematische Darstellung eines erfindungsgemäßen Layouts
eines Speicherbausteins für
ein Zellenfeld 20, das Speicherzellen 3 in Form
von Grabenkondensatoren 30 aufweist. Es sind jeweils zwei
Speicherzellen 3 über
jeweils einen Auswahltransistor 17 mit einer gemeinsamen
aktiven Zone 28 verbindbar. Zwischen den zwei an einer
aktiven Zone 28 anschließbaren Speicherzellen 3 ist
ein Bitleitungskontakt 29 vorgesehen. Der Bitleitungskontakt 29 ist
bis zu einer Bitleitung 18, 19, 21, 22 geführt. Quer
zu den Bitleitungen 18, 19 sind Wortleitungen
WL1, WL2 angeordnet, die den Auswahltransistoren 17 zugeordnet
sind. Erfindungsgemäß sind in
dem dargestellten Layout jeweils Gruppen 31 von vier Speichergräben 20 an
Eckpunkten eines Quadrates angeordnet. die vier Grabenkondensatoren 30 sind
jeweils nur einen Kreuzungspunkt Wortleitung/Bitleitung voneinander
beabstandet. Die nächste
Gruppe 31 ist in Richtung der Wortleitung oder Bitleitung
drei Kreuzungspunkte entfernt. Die Gruppen 31 sind voneinander
an den Ecken angrenzend angeordnet, so dass ein Grabenkondensator 30 in
diagonaler Richtung neben einem weiteren Grabenkondensator 30 angeordnet
ist. Jeder Grabenkondensator 30 einer Gruppe ist einer
anderen aktiven Zone 28 zugeordnet. Zwischen zwei Gruppen 31 von
Grabenkondensatoren 30 sind jeweils zwei aktive Zonen 28 angeordnet,
wobei deren Grabenkondensatoren jeweils drei Wortleitungsabstände voneinander
aufweisen. In dem vorgeschlagenen Layout ist eine Wortleitung jeweils
mit zwei Auswahltransistoren verbunden, die zwei aufeinander folgenden
Bitleitungen 18, 21 zugeordnet sind. Die zwei
aufeinander folgenden Bitleitungen sind verschiedenen Bitleitungspaaren zugeordnet.
Anschließend
sind zwei Bitleitungen ohne Transistoren ausgebildet, die ebenfalls
verschiedenen Bitleitungspaaren zugeordnet sind und erst bei zwei
darauf folgenden Bitleitungen sind wieder Grabenkondensatoren 30 mit
Auswahltransistoren 17 angeordnet. Das Kreuzen der Bitleitungen
ist außerhalb
des dargestellten Ausschnittes ausgebildet.
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Das vorgeschlagene Layout eignet
sich, einen Speicherbaustein bereitzustellen, der ein Auslesen von
Daten bei reduzierter Störsignalkopplung
ermöglicht.
Zudem ist die vorgeschlagene Ausführungsform kostengünstig, Platz
sparend und einfach auszubilden.