JP2004158802A - 半導体記憶装置 - Google Patents
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Abstract
【課題】メモリセルアレイを効率的に利用する。
【解決手段】ダミーワード線配置領域（ＤＷＬＲ）に第２メタル配線（ＤＭＴＳ）を配置し、ノーマルワード線配置領域（ＮＷＬＲＡ）に配置されたワード線（ＷＬ）を構成する低抵抗メタル配線（ＭＴＳ）と下層のゲート電極配線（ＴＧ）の接続をずらせる。ビット線交差領域（ＴＷＳＡ）にメモリセルゲート電極配線を配置して、メモリセルのアクセストランジスタのゲートを相互接続し、ビット線の交差構造を、その上層のメタル配線（ＭＴＦＢ，ＭＴＳＢ）を用いて形成する。
【選択図】 図８
【解決手段】ダミーワード線配置領域（ＤＷＬＲ）に第２メタル配線（ＤＭＴＳ）を配置し、ノーマルワード線配置領域（ＮＷＬＲＡ）に配置されたワード線（ＷＬ）を構成する低抵抗メタル配線（ＭＴＳ）と下層のゲート電極配線（ＴＧ）の接続をずらせる。ビット線交差領域（ＴＷＳＡ）にメモリセルゲート電極配線を配置して、メモリセルのアクセストランジスタのゲートを相互接続し、ビット線の交差構造を、その上層のメタル配線（ＭＴＦＢ，ＭＴＳＢ）を用いて形成する。
【選択図】 図８
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、多層配線構造のワード線および／またはビット線を有する半導体記憶装置の配線レイアウトに関する。
【０００２】
【従来の技術】
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）においては、メモリセルは、データを記憶するキャパシタと、キャパシタの記憶データ、すなわち蓄積電荷をビット線に読み出すためのアクセストランジスタとで構成される。メモリセルのキャパシタに蓄積された電荷をビット線に読出し、このビット線に現われた電圧をセンスアンプで増幅することにより、メモリセルの記憶データの内部読出を行なう。
【０００３】
このビット線の配置としては、センスアンプの一方側にビット線を対をなして配置する折返しビット線構造が用いられる。この折返しビット線構造においては、ビット線対の一方のビット線にメモリセルデータを読出し、他方のビット線電圧を基準電圧として、対応のセンスアンプにより差動的にビット線対の電圧を増幅してメモリセルデータの読出を行なう。
【０００４】
ビット線が隣接して並行に配置されるため、ビット線対においてノイズが発生しても、このノイズが、対をなすビット線両者に同相で生じる。センスアンプは、対応のビット線対の電圧を差動増幅するため、同相ノイズが相殺され、ノイズの影響を排除してメモリセルデータの検知および増幅を行なうことができる。
【０００５】
しかしながら、隣接ビット線対のビット線において、選択メモリセルの記憶データによっては、センス動作時、逆方向に電圧レベルが変化する場合がある。この電圧変化が、ビット線間の寄生容量を介して隣接ビット線に伝達された場合、ビット線電圧が変化し、センスマージンの低下または逆データへの変化などにより、正確にメモリセルデータの読出を行なうことができなくなる。
【０００６】
この隣接ビット線対間の寄生容量によるノイズの影響を低減するために、たとえば特許文献１（特開平１１−８７６４１号公報）において、ビット線対において交差部を設けることにより、隣接ビット線対のビット線間の寄生容量を低減するツイストビット線構造が示されている。
【０００７】
この特許文献１に示されるビット線ツイスト構造においては、第１および第２のメタル配線を用いてビット線対を平行に異なる配線層に配設し、所定の領域で、この第１および第２メタル配線の接続を切換えて、ツイスト構造を実現している。メモリセルは、下層の第１メタル配線に接続される。
【０００８】
【特許文献１】
特開平１１−８７６４１号公報
【０００９】
【発明が解決しようとする課題】
上述の特許文献１においては、メモリセルが配置されるアクティブ領域にビット線コンタクトを形成して第１および第２メタル配線の位置を交換してツイスト構造を実現している。このアクティブ領域内においてツイスト用のビット線コンタクトを形成することにより、メモリセルが配置されないビット線コンタクト専用の領域を設ける場合に生じるメモリセルアレイの面積の増大を防止することを図る。
【００１０】
しかしながら、この特許文献１においては、ワード線とビット線とが直交配置される場合、ビット線ツイスト部において、上層ビット線を下層ビット線と接続するために、上層ビット線位置をワード線方向にずらせて配置して、ビット線コンタクト領域を確保している。このため、ビット線間の間隔がこのツイスト形成領域において狭くなり、ビット線ピッチが、このツイスト領域の層間コンタクト領域でのビット線間隔により決定される。したがって、メモリセル微細化時おいて、ビット線ピッチをさらに低減する場合、十分にビット線ツイスト構造用の層間コンタクト領域を確保することができなくなる。
【００１１】
この特許文献１においては、ビット線ツイスト構造コンタクト領域を越えてビット線を延在させ、延在するビット線部分においてメモリセルを接続して、アクティブ領域の利用効率を改善することを図っている。しかしながら、同一列の下層のビット線間は、分離され、その分離領域にリソグラフィダミーワード線が配置され、このリソグラフィダミーワード線に接続するメモリセルは、データ記憶のためには用いられていない。従って、ビット線交差部領域において、アクティブ領域が効率的に利用されていない。
【００１２】
また、この特許文献１において、ワード線がビット線の第１メタル配線よりも下層の配線で構成されている。しかしながら、ワード線構造としては、１層のワード線構造が用いられているだけである。ワード線構造として、一般に、高速でワード線を選択状態へ駆動するために、ワード線杭打ち構造または階層ワード線構造が用いられる。したがって、この場合、ワード線として、メモリセルのアクセストランジスタのゲートを接続するゲート電極配線（行選択線）と上層の杭打ち用の低抵抗メタル配線またはメインワード線とが配置される場合、ビット線として、第１および第２メタル配線を用いることができない。特許文献１においては、このようなワード線杭打ち構造または階層ワード線構造の多層ワード線とツイストビット線との組合せについては、何ら考慮されていない。
【００１３】
また、特許文献１においては、ビット線構造として、相補ビット線を同一配線層の配線で形成し、ツイスト部においてのみ別配線層の配線を用いてビット線の位置を交換する構成は何ら考慮されていない。
【００１４】
また、半導体記憶装置とロジックとは同一半導体チップに集積化されるシステムＬＳＩなどの構成においては、半導体記憶装置とロジックとの間の段差を低減するために、配線層の数が制約される。ＤＲＡＭにおいては、内部電圧として、センスアンプが使用するセンス電源電圧、選択ワード線へ伝達される高電圧、ビット線をプリチャージするためのビット線プリチャージ電圧、メモリセルキャパシタのセルプレートへ伝達されるセルプレート電圧、およびメモリアレイの基板領域に印加される基板バイアス電圧などの数多くの電圧が存在する。
【００１５】
これらの電圧を安定に、対応の回路部分に供給する必要がある。センスアンプへ供給されるセンス電源電圧については、センス電源線をメッシュ状にメモリアレイ上に配設することが行なわれる。しかしながら、このメッシュセンス電源線の配置においては、ワード線シャント領域に、行方向にサブセンス電源線を配置し、センスアンプが配置されるセンスアンプ帯において、センス電源線と接続される。したがってメモリアレイ上において、効率的に、このセンス電源線を列方向においても配置することは行なわれていない。
【００１６】
それゆえ、この発明の目的は、効率的にアレイ面積を利用することのできる内部配線レイアウトを有する半導体記憶装置を提供することである。
【００１７】
この発明の他の目的は、アレイ面積を低減することのできるビット線ツイスト構造を有する半導体記憶装置を提供することである。
【００１８】
この発明のさらに他の目的は、アレイ面積を低減することのできるワード線シャント構造およびビット線ツイスト構造を有する半導体記憶装置を提供することである。
【００１９】
この発明のさらに他の目的は、効率的にメモリセルを配置することのできる多層配線構造の半導体記憶装置を提供することである。
【００２０】
【課題を解決するための手段】
この発明の第１の観点に係る半導体記憶装置は、行列状に配列される複数のメモリセルと、メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数の行選択線とを含む。メモリセルは、データを記憶するノーマルセルと、ノーマルセルの形状を維持するためのダミーセルとを含む。行選択線は、アクセスされるメモリセルが接続するノーマル行選択線と、ダミーセルが接続されるダミー行選択線とを含む。
【００２１】
この発明の第１の観点に係る半導体記憶装置は、さらに、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対を含む。これら複数のビット線対は、それぞれ予め割当てられたツイスト領域において選択的に交差部を有し、このツイスト領域においては、行選択線が配置され、かつ交差部は行選択線およびビット線よりも上層の配線を用いて形成される。
【００２２】
この発明の第１の観点に係る半導体記憶装置は、さらに、このツイスト領域を除く領域において、それぞれ、行選択線に対応して行方向に延在して配置され、所定の領域において対応の行選択線と電気的に接続される複数の低抵抗導電線を含む。この低抵抗導電線は、行選択線よりも上層の配線層に形成される。
【００２３】
この発明の第１の観点に係る半導体記憶装置は、さらに、この所定領域において、低抵抗導電線を対応のワード線に接続する接続配線を含む。この接続配線は、ツイスト領域に配置された行選択と対応の低抵抗導電線が電気的に接続する接続配線と、ダミー行選択線に対応して配置された低抵抗導電線をノーマル行選択線に電気的に接続する接続配線を含む。
【００２４】
この発明の第２の観点に係る半導体記憶装置は、行列状に配列される複数のメモリセルと、各メモリセル行に対応して配置され、それぞれに対応の行のメモリセルが接続する複数の行選択線を含む。複数のメモリセルは、データを記憶するノーマルセルと、所定領域に配置されるダミーセルとを含む。これらの複数の行選択線は、ノーマル行選択線とダミー行選択線とを含み、ダミー行選択線は所定領域に集中的に配置される。
【００２５】
この発明の第２の観点に係る半導体記憶装置は、さらに、これら複数の行選択線に対応して行選択線上層に形成される複数の低抵抗導電線と、これら複数の低抵抗導電線とノーマル行選択線とを電気的に接続する接続配線を含む。この接続配線は、所定領域に配置された低抵抗導電線をノーマル行選択線に電気的に接続する接続配線を含む。
【００２６】
この発明の第３の観点に係る半導体記憶装置は、行列状に配列され、各々がデータを記憶する複数のメモリセルを有するメモリアレイと、メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対を含む。各ビット線対は、第１および第２のビット線を含み、これら第１および第２のビット線は所定領域で選択的に交差部を有し、この交差部においては、第１および第２の配線が配置され、第１および第２のビット線は、この交差領域以外においては、第１配線で形成される。
【００２７】
この発明の第３の観点に係る半導体記憶装置は、さらに、メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数の行選択線を含む。これら複数の行選択線は、第１配線の配線層よりも下層の配線により形成され、またこれら複数の行選択線は、所定領域に形成され、その所定領域に配置されたメモリセルの行と接続されかつ外部アクセス可能な行選択線を含む。
【００２８】
ビット線ツイスト領域において行選択線線を配置することにより、アレイ面積を有効に利用することができ、アレイ面積を増大させることなく、記憶容量を増大させることができる。また、ダミー行選択線に対応して低抵抗導電線を配置し、この低抵抗導電線とノーマル行選択線とを接続することにより、ワード線杭打ちのための配線を配置する領域を別の配線を配置するための領域として利用することができる。たとえば、ビット線ツイスト構造を、ワード線シャント用低抵抗導電線と同層の配線で実現しても、このビット線ツイスト領域を避けてワード線シャント用配線を配置してワード線の裏打ち（行選択線と低抵抗導電線との接続）を行なうことができる。これにより、ワード線シャント構造およびビット線ツイスト構造をアレイ面積を増大させることなく実現することができる。
【００２９】
【発明の実施の形態】
［実施の形態１］
図１は、この発明に従う半導体記憶装置を含む半導体集積回路装置の全体の構成を概略的に示す図である。図１において、半導体集積回路装置１は、所定の処理を行なうロジック２と、このロジック２が必要とするデータを記憶するＤＲＡＭ３を含む。これらのロジック２およびＤＲＡＭ３は、同一半導体チップ上に集積化され、チップ上内部配線４を介して相互接続される。この半導体集積回路装置１においては、ロジック２およびＤＲＡＭ３が、チップ上内部配線４を介して相互接続されるため、高速で信号／データを転送することができる。このチップ内部配線４に対しては、また、ピン端子は用いられていないため、ピン端子のピッチ条件の制約がなく、転送データビット幅を大きくすることができ、データ転送のバンド幅を大きくすることができる。
【００３０】
この半導体集積回路装置１において、ＣＭＯＳロジックプロセスを基本プロセスとして用いて、ＤＲＡＭ３がロジック２と混載される。このＤＲＡＭ３においては、できるだけＤＲＡＭ３とロジック２とを同一製造工程で作成するために、ビット線をタングステンで形成する工程およびビット線を直接フィールド領域（活性領域）に電気的に接続するためのビット線直接コンタクト形成などの工程が省略され、ロジック２において用いられる第１メタル配線が、ビット線ＢＬとして用いられる。
【００３１】
ビット線ＢＬから直接、フィールド領域に電気的に接続を取るコンタクトを形成するために、また、ロジック２とＤＲＡＭ３の段差を低くするために、メモリセルの高さを低くする。
【００３２】
ＤＲＡＭメモリセルは、情報を電荷の形態で記憶するメモリセルキャパシタを有しており、このメモリセルキャパシタが、一定電圧が供給されるセルプレート電極およびデータに応じた電荷を蓄積するストレージノード電極を有している。これらのセルプレート電極およびキャパシタ電極両者をビット線ＢＬよりも下層に形成する。このメモリセルキャパシタがビット線よりも下に形成される構造をＣＵＢ（キャパシタ・アンダー・ビット線）構造が用いられる。
【００３３】
また、メモリセル行が接続するワード線については、行選択信号を高速で伝達するために、後に詳細に説明するワード線杭打ち（ＷＬ杭打ち）構造が用いられ、また、ビット線ＢＬについては、正確にメモリセルデータを検知するために、後に詳細に説明するビット線ツイスト構造が用いられる。
【００３４】
図２は、このＣＵＢ構造メモリセルキャパシタの断面構造を概略的に示す図である。図２において、ウェル領域１０に形成されるメモリセルＭＣａおよびＭＣｂの断面構造を代表的に示す。メモリセルトランジスタが、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成される場合、このウェル領域１０は、Ｐ型ウェル領域である。
【００３５】
図２において、メモリセルＭＣａは、ウェル領域１０表面に間をおいて形成される不純物領域１１ａおよび１２と、これらの不純物領域１１ａおよび１２の間にゲート絶縁膜１３ａを介して形成されるゲート電極１４ａと、不純物領域１１ａに電気的に接続される埋込プラグ１５ａと、この埋込プラグ１５ａに接続されるストレージノード電極１６ａと、このストレージノード電極１６ａと図示しないキャパシタ絶縁膜を介して対向して配置されるセルプレート電極１７を含む。不純物領域１２は、埋込プラグ１８およびコンタクト１９を介してビット線ＢＬを構成する導電線２０に電気的に接続される。このビット線ＢＬを構成する導電線２０は、たとえば第１アルミ配線（ＡＬ１）または銅配線などの金属配線で形成される。
【００３６】
メモリセルＭＣｂは、ウェル領域１０表面に間をおいて形成される不純物領域１１ｂおよび１２と、これらの不純物領域１１ｂおよび１２の間の領域にゲート絶縁膜１３ｂを介して形成されるゲート電極１４ｂと、不純物領域１１ｂに電気的に接続される埋込プラグ１５ｂと、埋込プラグ１５ｂに電気的に接続されるセルプレート電極１６ｂと、このセルプレート電極１６ｂと図示しないキャパシタ絶縁膜を介して対抗して配置されるセルプレート電極１７を含む。
【００３７】
セルプレート電極１７は、メモリセルアレイ上にわたって延在して配置され、複数のメモリセルに対し共通に設けられる。ストレージノード電極１６ａおよび１６ｂは、それぞれメモリセルに対応して形成される。
【００３８】
ゲート電極１４ａおよび１４ｂは、ワード線ＷＬを構成し、たとえば第１ポリシリコン配線で構成される。メモリセルＭＣａのキャパシタは、ストレージノード電極１６ａとセルプレート電極１７の対向する領域により形成され、またメモリセルＭＣｂのキャパシタは、ストレージノード電極１６ｂとセルプレート電極１７の対向する領域により形成される。セルプレート電極１７およびストレージノード電極１６ａおよび１６ｂは、ビット線ＢＬよりも下層に形成される。このメモリセルキャパシタが、ビット線ＢＬよりも下層に形成されるキャパシタ構造が、ＣＵＢ構造と呼ばれる。
【００３９】
セルプレート電極１７およびストレージノード電極１６ａが、ともにビット線ＢＬよりも上層に形成されるＣＯＢ（キャパシタ・オーバー・ビット線）構造の場合、埋込プラグ１５ａおよび１５ｂが各メモリセルに対応して配置され、ビット線間の間にこの埋め込みプラグによりビット線間シールド層が存在し、ビット線間の寄生容量を低減する。しかしながら、このＣＵＢ構造の場合、ビット線ＢＬを形成する導電線２０が、メモリセルキャパシタよりも上層に形成されており、隣接ビット線間の間には、ストレージノード電極とメモリセル不純物領域とを電気的に接続する埋込プラグが存在しない。従って、このＣＵＢ構造においては、ビット線ＢＬ間には、シールド層として機能するストレージノードコンタクトは存在しないため、ビット線間容量が大きくなる。特に集積度が大きくなり、ビット線間ピッチが小さくなると、ビット線間の結合容量が大きくなり、一方、メモリセルのキャパシタの蓄積電荷量が小さくなり、ビット線に読出されるメモリセルデータの電荷量（読出電圧）が小さくなるため、ビット線間容量結合によるビット線電圧の変化の影響が大きくなる。このビット線間寄生容量による容量結合の影響を抑制して、センス動作を正確に行なうために、ビット線ＢＬは、ツイストビット線構造で形成される。
【００４０】
なお、ワード線ＷＬについても、前述のごとく、高速で、ワード線選択信号を伝達するために、ワード線杭打ち（ＷＬ杭打ち）構造が用いられる。このワード線杭打ち構造においては、メモリセルトランジスタのゲートを構成するたとえば第１ポリシリコン配線（ゲート電極）と平行に、上層に銅またはアルミニュウムなどの低抵抗のメタル配線を配設し、所定間隔でこの低抵抗のメタル配線と下層のメモリセルトランジスタのゲート電極線とを接続する。これにより、ゲート電極線で構成されるワード線の抵抗を低減する。
【００４１】
図３は、図１に示すＤＲＡＭ３のアレイ部の構成を概略的に示す図である。図３において、メモリアレイＭＭは、それぞれが、行列状に配列される複数のメモリセルを有するメモリブロックＭＢ♯０−ＭＢ♯ｎを含む。メモリブロックＭＢ♯０−ＭＢ♯ｎそれぞれにおいて、メモリセル行に対応してワード線ＷＬが配設され、メモリセル列それぞれに対応してビット線対ＢＬＰが配置される。図３においては、メモリブロックＭＢ♯１におけるワード線ＷＬおよびビット線対ＢＬＰを代表的に示す。このビット線対ＢＬＰは交差部を有し、また、ワード線ＷＬは、杭打ち構造を有する。
【００４２】
メモリセル行に対応してワード線ＷＬが配設され、各ワード線に対して対応の１行のメモリセルが接続される。メモリセル列に対応してビット線対ＢＬＰが配置され、各列のメモリセルが対応のビット線対ＢＬＰに接続される。
【００４３】
メモリブロックＭＢ♯０−ＭＢ♯ｎの間の領域に、センスアンプ帯ＳＢ♯０−Ｂ♯ｎが配置され、メモリブロックＭＢ♯０およびＭＢ♯ｎの外側に、センスアンプ帯ＳＢ♯０およびＳＢ♯ｎが配置される。センスアンプ帯ＳＢ♯０−ＳＢ♯ｎそれぞれにおいては、メモリセル列に対応してセンスアンプが配置され、活性化時、それぞれ対応のビット線対の電位を、差動的に増幅してラッチする。
【００４４】
このメモリアレイＭＭに対応して、メモリセルの行の選択動作を行なう行系回路ＲＲＣが配置される。この行系回路ＲＲＣは、センスアンプ帯ＳＢ♯０−ＳＢ♯ｎの活性化を行なうセンスアンプ制御回路、選択メモリブロック（選択メモリセルを含むメモリブロック）とセンスアンプ帯の接続を制御するビット線分離制御回路、およびアドレス指定されたワード線を選択状態へ駆動するワード線選択回路を含む。図３においては、この行系回路ＲＲＣにおいて、ワード線ＷＬを選択状態へ駆動するワード線ドライバＷＢを代表的に示す。
【００４５】
この行系回路ＲＲＣにおいては、１例として、メモリブロック単位で行選択動作の活性／非活性が制御される。
【００４６】
図４は、図３に示すメモリブロックＭＢ♯０−ＭＢ♯ｎの構成を概略的に示す図である。図４においては、メモリブロックＭＢ♯ｉの構成を代表的に示す。メモリブロックＭＢ♯ｉは、ワード線杭打ち領域ＫＵ♯１−ＫＵ♯ｋ＋１により、複数のサブメモリブロックＳＭＢ♯１−ＳＭＢ♯ｋに分割される。これらのサブメモリブロックＳＭＢ♯１−ＳＭＢ♯ｋそれぞれにおいては、１行に、６４ビットのメモリセルから２５６ビットのメモリセルが配置される。
【００４７】
これらのサブメモリブロックＳＭＢ♯１−ＳＭＢ♯ｋに共通に、ワード線ＷＬが配置される。このワード線ＷＬは、その構成は後に詳細に説明するが、アルミニウムまたは銅などの低抵抗の配線材料で構成される低抵抗導電線が、これらの杭打ち領域ＫＵ♯１−ＫＵ♯ｋ＋１において、比較的高抵抗のメモリセルトランジスタゲート電極配線と接続される。このゲート電極配線により、１行のメモリセルのアクセストランジスタのゲート電極が相互接続される。
【００４８】
サブメモリブロックＳＭＢ♯１−ＳＭＢ♯ｋそれぞれにおいて、ビット線ツイスト領域ＴＷＳが設けられ、このビット線ツイスト領域ＴＷＳにおいて、ビット線ＢＬＰに交差部が設けられる。このビット線ツイスト領域ＴＷＳの数は、ビット線ツイスト構造に応じて適当に定められる。図４においては、サブメモリブロックＳＭＢ♯１−ＳＭＢ♯ｋそれぞれにおいてビット線ツイスト領域ＴＷＳが１つ配置される構成を代表的に示す。
【００４９】
このビット線ツイスト領域ＴＷＳにおいてワード線ＷＬが配置される。このビット線ツイスト領域ＴＷＳにおいて、ワード線ＷＬを配置する構成については、後に詳細に説明する。ビット線ツイスト領域ＴＷＳにメモリセルを配置することにより、メモリアレイ領域を効率的に利用することができる。
【００５０】
このメモリブロックＭＢ♯ｉの列方向の両側にセンスアンプ帯ＳＢ♯ｉおよびＳＢ♯ｉ＋１が配置される。このセンスアンプ帯ＳＢ♯ｉおよびＳＢ♯ｉ＋１との境界領域において、ダミーワード線群ＤＷＬＧが配置される。このダミーワード線群ＤＷＬＧは複数のダミーワード線を含む。ワード線ＷＬと同じピッチで、これらのダミーワード線（ダミーセルゲート電極配線）が配置される。このダミーワード線群ＤＷＬＧは、以下の理由のために設けられる。
【００５１】
センスアンプ帯ＳＢ♯ｉおよびＳＢ♯ｉ＋１とメモリサブブロックＳＢ♯ｉとの境界部においては、トランジスタのレイアウトパターンの規則性が変化する。すなわち、トランジスタの粗密状態が異なる。したがって、実際のウェハプロセスにおいては、このパターンレイアウトの規則性の変化のため、露光光の乱反射などによりパターンずれが生じ、センスアンプ帯に隣接するメモリセルトランジスタ（ゲート電極配線）が、メモリサブブロックの内部に配置されるメモリセルトランジスタとパターンが異なって形成される。このパターンレイアウトの規則性を維持するために、センスアンプ帯ＳＢ♯ｉおよびＳＢ♯ｉ＋１に隣接する領域に、ダミーワード線を配置し、メモリセルトランジスタゲート電極配線その他のメモリセルのパターンレイアウトの規則性を維持する。ダミーワード線ＤＷＬＧに含まれるダミーワード線（ダミーセル）は実際のアクセスには用いられない。単に、リソグラフィ工程時において規則性を維持するために用いられるだけであり、データアクセスのためには、ワード線ＷＬに接続されるメモリセルが使用される。
【００５２】
従来は、このダミーワード線群ＤＷＬＧの領域においては、ダミーセルが形成され、ダミーセルトランジスタゲート電極配線が配置されるだけであり、杭打ち用の低抵抗導電線は配置されない。本実施の形態においては、ビット線ツイスト領域に配置されたメモリセル行のワード線を杭打ち構造とするため、ダミーワード線（ゲート電極配線）に対応して、低抵抗の導電線を配置し、これをノーマルセル（データアクセスされるメモリセル）に対して配置されるワード線を杭打ち構造とするために利用する。すなわち、ノーマルメモリセル（以下メモリセルと称す）のゲート電極配線と対応の低抵抗導電線とを位置をシフトして接続する。
【００５３】
このメモリブロックＭＢ♯ｉに対応してＸデコード回路ＸＤＣが配置される。このＸデコード回路ＸＤＣにおいて、ワード線ＷＬそれぞれに対応してワード線ドライバＷＤが配置される。このＸデコード回路ＸＤＣにおいて、ワード線ドライバのパターンレイアウトの規則性を維持するために、またダミーワード線に対応してダミーワード線ドライバが配置されてもよい。このダミーワード線ドライバを、ダミーワード線配置領域に配置された低抵抗導電線をアドレス信号に従って選択状態へ駆動するために用いてもよく、また、ノーマルセル行に対応して配置されるワード線ドライバと対応の低抵抗導電線の接続を、低抵抗導電線と対応のゲート電極配線とのシフトに応じて、シフトさせてもよい。
【００５４】
図５は、図４に示すサブメモリブロックにおけるビット線の構成を概略的に示す図である。図５においては、サブメモリブロックＳＭＢ♯ｊにおけるビット線構造を示す。図５においてビット線ＢＬａ，ＺＢＬａ−ＢＬｄ，ＺＢＬｄが対をなして配置される。ビット線ＢＬａ，ＺＢＬａ−ＢＬｄ，ＺＢＬｄの対それぞれに対してセンスアンプＳＡａ−ＳＡｂが交互に、これらのビット線の両側に配置される。このサブメモリブロックＳＭＢ♯ｊにおいて、ビット線ツイスト領域ＴＷＳが、その列方向における中央領域に１つ配置される。
【００５５】
ビット線対ＢＬＰにおいて１つおきのビット線対に交差部が設けられる。図５においては、ビット線ＢＬａ，ＺＢＬａとビット線対ＢＬｃおよびＺＢＬｃに対し交差部が設けられる。この交差部においては、ビット線ＺＢＬａおよびＺＢＬｃは、たとえば第２メタル配線３０で相互接続され、ビット線ＢＬａおよびＢＬｃは、それぞれ、第１メタル配線３１で相互接続される。これらの第１および第２のメタル配線３０および３１は、それぞれ、銅またはアルミニュウムを主要配線材料として形成される。
【００５６】
これらのビット線ＢＬａ，ＺＢＬａ−ＢＬｄ，ＺＢＬｄは、ビット線ツイスト領域ＴＷＳ外においては、それぞれ、第１メタル配線で構成される。この第１メタル配線３１および第２メタル配線３０は、配線層が異なるため、ビット線間ピッチを変更することなく、上層の第２メタル配線３０を「飛び越し配線」として用いて、ビット線に交差部を形成して、ビット線の位置を交換することができる。
【００５７】
１つおきのビット線対ＢＬＰに交差領域を設け、ビット線の位置を交換することにより、隣接するビット線対のビット線間の結合容量を半減することができる。たとえば、ビット線ＢＬｂおよびＺＢＬａは、その近接領域が、センスアンプＳＡｂからツイスト領域ＴＷＳまでの間の領域であり、交差領域が設けられない場合に比べて、その結合容量を低減することができる。
【００５８】
この図５に示すような、１つおきのビット線対ＢＬＰに交差領域を設けるビット線ツイスト構造は、「一重ツイストビット線構造」と呼ばれる。
【００５９】
このビット線ツイスト領域ＴＷＳにおいては、第１および第２メタル配線３０および３１が配設されるだけであるため、この下層領域に、ノーマルメモリセルを形成し、これらのメモリセル行に対して、たとえば第１ポリシリコンで構成されるメモリセルトランジスタゲート電極配線を配設して、１行のメモリセルを相互接続し、応じてワード線ＷＬを配設する。
【００６０】
図６は、ビット線ツイスト構造の他の構成を示す図である。この図６においても、サブメモリブロックＳＭＢ♯ｊにおけるビット線ＢＬａ，ＺＢＬａ−ＢＬｄ，ＺＢＬｄを代表的に示す。この図６に示すビット線ツイスト構造においては、ビット線ツイスト領域ＴＷＳ１−ＴＷＳ３が設けられる。これらのビット線ツイスト領域ＴＷＳ１−ＴＷＳ３は、たとえば、ビット線を列方向に沿って４分割する位置に配置される。
【００６１】
ビット線ＢＬａ，ＺＢＬａおよびＢＬｃ，ＺＢＬｃについては、ビット線ツイスト領域ＴＷＬ１およびＴＷＬ３において交差部が設けられる。ビット線ＢＬｂ，ＺＢＬｂおよびＢＬｄ，ＺＢＬｄについては、ビット線ツイスト領域ＴＷＳ２において交差部が設けられる。このビット線ツイスト領域においては、第２メタル配線３０および第１メタル配線３１が用いられ、ビット線ＢＬａ，ＺＢＬａ−ＢＬｄ，ＺＢＬｄは、ビット線ツイスト領域以外の領域においては、第１メタル配線で構成される。
【００６２】
この図６に示すビット線ツイスト構造の場合、隣接ビット線対においては、同じ位置には交差部は設けられず、交差部は、異なるビット線ツイスト領域に設けられている。したがって、たとえば、ビット線ＢＬｂとビット線ＺＢＬａが近接する領域は、センスアンプＳＡｂから交差領域ＴＷＳ３などの領域であり、さらに、このビット線ＢＬｂおよびＺＢＬａの間の結合容量を低減することができる。
【００６３】
この図６に示すように、各ビット線対に交差領域を設け、隣接ビット線対間でその交差部の位置を異ならせる構成は、「二重ツイストビット線構成」と一般に呼ばれる。
【００６４】
この図５および図６に示すビット線ツイスト構造の他に、各ビット線の負荷を同じとし、その交差部の数を等しくするために、交差部の数の少ないビット線に対しセンスアンプ近傍でさらに交差部が設けられてもよい。また、ビット線ツイスト領域の数および配置は図５および６と異なり、さらに多くのビット線ツイスト領域が配置されてもよい。ビット線対において所定の領域において、異なる配線層の配線を用いてビット線の位置を交換するツイスト構造が、形成されていればよい。
【００６５】
本実施の形態１においては、このビット線ツイスト構造においてビット線の交差部を、ビット線を構成する第１メタル配線と、この第１メタル配線より上層の第２メタル配線を用いて形成し、かつ基板領域メモリセルを形成して各メモリセル行に対応してワード線（ゲート電極配線）を配設する。
【００６６】
図７は、この発明の実施の形態１に従う杭打ち構造のワード線の構成を概略的に示す図である。ワード線ＷＬは、ワード線ドライバＷＤからのワード線選択信号を伝達する低抵抗のメタル配線（導電線）３６と、メモリセルトランジスタのゲートを構成する高抵抗のゲート電極配線（行選択線）３５と、杭打ち領域ＫＵ♯１−ＫＵ♯ｋ＋１それぞれにおいて低抵抗メタル配線３６と高抵抗ゲート電極配線３５を電気的に接続する杭打ちコンタクト３７を含む。この低抵抗メタル配線３６と、高抵抗ゲート電極配線３５を杭打ちコンタクト３７で電気的に接続することにより、ワード線ＷＬの抵抗を等価的に低減し、ワード線ＷＬにおける信号伝搬遅延を低減する。
【００６７】
本実施の形態１においては、この低抵抗メタル配線３６と対応のゲート電極配線３５は、別の行に配置される（平面レイアウト的に見て異なる行に対応して配置される）。したがって、この低抵抗メタル配線３６は、第２メタル配線で構成され、この第２メタル配線の位置を第１メタル配線でシフトして対応のゲート電極配線と電気的に接続される。従って、等価的に、杭打ちコンタクト３７が、位置シフト用の第１メタル配線と、このシフト用第１メタル配線を対応のゲート電極配線に電気的に接続するコンタクトとを含む。
【００６８】
低抵抗メタル配線３６は、ビット線ツイスト領域と異なる行に配置し、低抵抗メタル配線３６と対応のゲート電極配線３５の接続位置をずらせることにより、ビット線交差領域において、メモリセル行すなわちゲート電極配線３５を配設する。なお、特に、断らないが、メモリセルトランジスタゲート電極配線が形成されている場合、対応の１行のメモリセルが形成されている。
【００６９】
図８は、ワード線杭打ち領域におけるワード線杭打ちのレイアウトを概略的に示す図である。図８においては、ワード線杭打ち領域ＫＵ♯の部分の構成を概略的に示す。ワード線杭打ち領域ＫＵ♯においてはビット線は配置されず、従ってメモリセルは、配置されない。
【００７０】
センスアンプ帯ＳＢ♯に隣接して、ダミーワード線配置領域ＤＷＬＲが配置される。このダミーワード線配置領域ＤＷＬＲにおいては、従来のダミーワード線に相当するダミーゲート電極線ＤＴＧと、その上層に、ダミーゲート電極線ＤＴＧと整列して、ダミーメタル配線ＤＭＴＳが配置される。このダミーメタル配線ＤＭＴＳは、第２メタル配線で構成される。ダミーゲート電極線ＤＴＧに１行のダミーセル（ダミーセルトランジスタ）が接続される。
【００７１】
このダミーワード線配置領域ＤＷＬＲに隣接して、ノーマルワード線配置領域ＮＷＬＲＡが設けられる。このノーマルワード線配置領域ＮＷＬＲＡにおいては、それぞれに１行のメモリセルが接続するワード線ＷＬが行方向に延在して配置される。このワード線ＷＬは、１行のメモリセル（メモリセルトランジスタのゲート）が接続されるメモリセルトランジスタゲート電極配線ＴＧと、このメモリセルトランジスタゲート電極配線ＴＧと整列して上層に配置される第２メタル配線ＭＴＳを含む。
【００７２】
ビット線ツイスト領域ＴＷＳＡにおいては、行方向に延在して、メモリセルトランジスタゲート電極配線ＴＧが配設される。従って、ビット線ツイスト領域において、所定数行のメモリセルが整列して配置され、各行のメモリセルのアクセストランジスタが、対応のゲート電極配線ＴＧに接続される。
【００７３】
なお、以下の説明においては、特に断らないが、ゲート電極配線ＴＧが配設されている場合、各ゲート電極配線に対応して、１行のメモリセルが配置され、１行のメモリセルのアクセストランジスタのゲート電極が、ゲート電極配線ＴＧにより相互接続される。
【００７４】
ダミーワード線配置領域ＤＷＬＲに配置されたダミーメタル配線ＤＭＴＳは、それぞれスルーホール４０を介して列方向に延在する接続配線ＭＴＦを介して、ノーマルワード線配置領域ＮＷＬＲＡに配置されたワード線ＷＬのメモリセルトランジスタゲート電極配線ＴＧにコンタクト４２を介して電気的に接続される。各ワード線ＷＬにおいて形成される第２メタル配線ＭＴＳは、また、スルーホール４０を介して別の行に配置されたトランジスタゲート電極配線に接続配線ＭＴＦを介して接続される。この接続配線ＭＴＦは、第１メタル配線で構成される。
【００７５】
ビット線ツイスト領域ＴＷＳＡにおいては、このノーマルワード線配置領域ＮＷＬＲＡに配置されたワード線ＷＬに対応して配置される第２メタル配線ＭＴＳが、スルーホール４０および接続配線ＭＴＦおよびコンタクト４２を介してそれぞれトランジスタゲート電極配線ＴＧに接続される。したがって、このビット線交差領域ＴＷＳＡに形成されるメモリセルトランジスタゲート電極配線ＴＧは、すべて、ノーマルワード線配置領域ＮＷＬＲＡに配置された第２メタル配線に接続配線ＭＴＦを介して接続され、等価的に、ワード線杭打ち構造が実現される。
【００７６】
低抵抗の第２メタル配線と対応のゲート電極配線との距離は、所定数行ずれて行われる。各ワード線において、接続配線のＭＴＦの長さを同一とし、ワード線の信号伝播遅延を各ワード線において等しくする。しかしながら、接続配線ＭＴＦは、低抵抗の第１メタル配線であり、その長さの相違による信号伝播遅延は、無視することができる程度であれば、その接続配線ＭＴＦの長さは、異なっていてもよい（この場合、第２メタル配線ＭＴＳとゲート電極配線との間の接続のレイアウトに対する制約が制限され、効率的に接続配線ＭＴＦを配置することができる）。
【００７７】
このダミーワード線配置領域ＤＷＬＲに配置されるダミーメタル配線ＤＭＴＳの数が、ビット線交差領域ＴＷＳＡに配置されるメモリセルトランジスタゲート電極配線ＴＧの数と同じ場合には、ノーマルワード線配置領域ＮＷＬＲＢにおいては、各ワード線ＷＬにおいては、メモリセルトランジスタゲート電極配線ＴＧが、その上層に整列して配置される第２メタル配線ＭＴＳに、バイアホール４４を介して電気的に接続される。この場合、ノーマルワード線配置領域ＮＷＬＲＡおよびＮＷＬＲＢにおいて、ワード線シャント配線の長さが、接続配線ＭＴＦだけ異なる。しかしながら、図７に示すように、杭打ちコンタクトが各ワード線において並列に接続されるため、接続配線ＭＴＦを同一長さに設定すれば、接続配線ＭＴＦにによる信号伝播遅延のバラツキはなく、接続配線ＭＴＦによる杭打ちコンタクトにおける信号伝播遅延の影響は、十分に無視することができる値に設定することができる。これに代えて、バイアホール４４のコンタクトを、接続配線ＭＴＦによる信号伝播遅延の影響を補償するように、その抵抗値が調整されてもよい。
【００７８】
サブメモリブロックＳＭＢ♯ＢおよびＳＭＢ♯Ａが、このワード線杭打ち領域ＫＵ♯の両側に配置される。これらのサブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂにおいては、列方向に延在してビット線ＢＬおよびＺＢＬがそれぞれ対をなして配置される。このビット線ツイスト領域ＴＷＳＡにおいて、ビット線ＢＬおよびＺＢＬは、それぞれ交差配線ＭＴＳＢおよびＭＴＦＢよりその位置が交換される。ここで、図８においては、ビット線ＢＬが、たとえば第１メタル配線ＭＴＦＢによりその位置が交換され、ビット線ＺＢＬが、第２メタル配線ＭＴＳＢを介してその位置が交換される。
【００７９】
ビット線ツイスト領域ＴＷＳＡ以外の領域においては、ビット線ＢＬおよびＺＢＬは、それぞれ、第１メタル配線ＭＴＦＢで構成され、それぞれに対応の列のメモリセルが接続される。このビット線ツイスト領域ＴＷＳＡにおいては、したがって、ビット線に対しては、第１および第２メタル配線ＭＴＦＢおよびＭＴＳＢが配置されるだけである。このビット線ツイスト領域ＴＷＳＴにおいて、第１メタル配線ＭＴＦＢよりも下層に形成されるメモリセルトランジスタゲート電極配線ＴＧ（メモリセル）を、ビット線の交差構造に影響を及ぼすことなく配置することができる。
【００８０】
これにより、メモリサブブロックＳＭＢ♯ａおよびＳＭＢ♯ｂにおいて配置されるワード線の数を、すなわち、メモリセル行の数を増加させることができ、従って、ビット線ツイスト領域のエリアペナルティをなくすことができ、メモリアレイ面積を低減することができ、応じてチップ面積を低減することができる。
【００８１】
ビット線ツイスト構造は、一重ツイスト構造および二重ツイスト構造のいずれであってもよい。ビット線交差領域に、メモリセル（メモリセルトランジスタゲート電極配線ＴＧ）を配置し、また、ダミーワード線配置領域にダミーメタル配線を、ワード線裏打ち用の第２メタル配線と同一配線層の配線で形成する。このダミーワード線配置領域に設けられたダミーメタル配線を、ワード線裏打ちに利用することにより、各ワード線においては、異なる行に配置された第２メタル配線とメモリセルトランジスタゲート電極配線とが杭打ち領域において電気的に接続され、応じて、ビット線ツイスト領域に配置されたメモリセルゲート電極配線をメタル配線で裏打ちをすることができる。
【００８２】
この実際にビット線ツイスト領域に配置されるメモリセルトランジスタゲート電極配線（メモリセル行）の数に応じて、ダミーワード線配置領域に配置されるダミーワード線（ダミートランジスタゲート電極線）および上層のダミーメタル配線の数を定める。
【００８３】
図９は、この図８に示すワード線杭打ち領域ＫＵ♯の杭打ち部の断面構造を概略的に示す図である。図９において、ダミーワード線配置領域に、ダミーゲート電極配線ＤＴＧと、このダミーゲート電極配線ＤＴＧと整列してたとえば第２メタル配線で形成されるダミーメタル配線（ＤＭＴＳ）５０が設けられる。杭打ち領域においてはダミーセルは配置されない。単にダミーゲート電極配線ＤＴＧが行方向に延在するだけである。
【００８４】
このダミーメタル配線（ＤＭＴＳ）５０は、スルーホール４０を介して接続配線（ＭＴＦ）５３ａに電気的に接続される。この接続配線（ＭＴＦ）５３ａは、所定数行離れたワード線に含まれるメモリセルトランジスタゲート電極配線（ＴＧ）５２ａに、コンタクト４２を介して電気的に接続される。このメモリセルトランジスタゲート電極配線（ＴＧ）５２ａに整列して配置される低抵抗メタル配線（ＭＴＳ）５１ａは、破線で示すスルーホールを介して別の行に配置されたメモリセルゲート電極配線に結合される。この杭打ち領域以外の領域において、ゲート電極配線ＴＧに対応してメモリセルが形成される。
【００８５】
ノーマルワード線配置領域ＮＷＬＡとビット線ツイスト領域ＴＷＳＡの境界部において配置されるメモリセルトランジスタゲート電極配線（ＴＧ）５２ｂは、ノーマルワード線配置領域ＮＷＬＡの別の行に配置された低抵抗メタル配線に電気的に接続される。このゲート電極配線（ＴＧ）５２ｂに整列して配置される低抵抗メタル配線（ＭＴＳ）５１ｂが、スルーホール４０を介して接続配線（ＭＴＦ）５３ｂに電気的に接続される。この接続配線（ＭＴＦ）５３ｂが、ビット線交差領域に配置されたメモリセルをトランジスタゲート電極配線（ＴＧ）５２ｃに、コンタクト４２を介して電気的に接続される。
【００８６】
図１０は、図８に示すビット線交差部の断面構造を概略的に示す図である。図１０に示すように、ビット線ＺＢＬが、スルーホール５５ａおよび５５ｂを介してツイスト用メタル配線ＭＴＳＢに結合される。このツイスト用メタル配線ＭＴＳＢの下層に、ビット線（ＢＬ）を接続する配線ＭＴＦＢが配置される。メタル配線ＭＴＦＢおよびビット線ＺＢＬは、ともに第１メタル配線である。これらのビット線ＺＢＬおよび接続用メタル配線ＭＴＦＢの下層に、メモリセルトランジスタゲート電極配線ＴＧが配設される。ツイスト用メタル配線ＭＴＳＢは、第２メタル配線である。したがって、このビット線のツイスト構造に何ら影響を及ぼすことなく、メモリセルトランジスタゲート電極配線ＴＧ（メモリセル）を配設することができる。このビット線ツイスト部においては、ゲート電極配線ＴＧに対応してメモリセルが形成される。
【００８７】
この構成においては、ビット線はビット線ツイスト領域においても連続的に形成されており、また、メモリセル行も連続的に列方向にそって配置することができる。ビット線ツイスト領域において、パターンの規則性の維持のためにリソグラフィダミーセルを配置することがなく、ビット線ツイスト領域において配置されるメモリセルをデータ記憶用のメモリセルとして用いることができ、メモリアレイ内において、メモリセルを効率的に配置することができる。
【００８８】
［変更例］
図１１は、この発明の実施の形態１に従う半導体記憶装置の変更例のアレイ部の構成を概略的に示す図である。図１１においては、杭打ち領域ＫＵ♯により、メモリブロックは、２つのサブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂに分割される。これらのサブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂの両側に、センスアンプ帯ＳＢ♯ＡおよびＳＢ♯Ｂが、対向して配置される。センスアンプ帯ＳＢ♯Ａに隣接して、ダミーワード線配置領域ＤＷＬＲＡが配置され、センスアンプ帯ＳＢ♯Ｂに隣接してダミーワード線配置領域ＤＷＬＲＢが配置される。これらのダミーワード線配置領域ＤＷＬＲＡおよびＤＷＬＲＢにおいては、ダミーメタル配線ＤＭＴＳが、ダミーワード線（ダミートランジスタゲート電極配線）に整列して配置される。
【００８９】
サブメモリブロックＳＡＢ♯ＢおよびＳＡＢ♯Ａの列方向の中央部に、ビット線ツイスト領域ＴＷＳが設けられる。このビット線ツイスト領域ＴＷＳに、メモリセルのトランジスタゲート電極配線ＴＧが配置される（メモリセルが配置される）。
【００９０】
この図１１に示す配置においては、両側に配置されたダミーワード線配置領域ＤＷＬＲＡおよびＤＷＬＲＢそれぞれに配置されたダミーメタル配線ＤＭＴＳを用いて、ワード線において、低抵抗メタル配線ＭＴＳとゲート電極配線ＴＧとの接続をシフトする。ダミーワード線配置領域ＤＷＬＲＡおよびＤＷＬＲＢに含まれるダミーメタル配線ＤＭＴＳを利用して、ビット線ツイスト領域ＴＷＳに配置されるメモリセルトランジスタゲートＴＧに対する第２メタル配線による裏打ちを行なうことができる。
【００９１】
このサブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂの両側に配置されたダミーメタル配線ＤＭＴＳを利用して、低抵抗導電線（第２メタル配線）とゲート電極配線との接続のシフト方向を中央部方向に設定することにより、全ワード線において、裏打ちの接続をシフトさせることができ、各ワード線における裏打ちコンタクトのための接続配線の長さを均一にすることができ、ワード線の信号伝搬特性を等しくすることができる。
【００９２】
［変更例２］
図１２は、この発明の実施の形態１の変更例２の構成を概略的に示す図である。この図１２に示す構成は、図１１に示す構成と、以下の点が異なっている。すなわち、サブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂにおいて、３つのビット線ツイスト領域ＴＷＳ１、ＴＷＳ２およびＴＷＳ３が設けられる。これらのビット線交差領域ＴＷＳ１−ＴＷＳ３それぞれにおいて、メモリセルゲート電極配線ＴＧ、すなわち、メモリセルが配置される。この図１２に示す構成の他の構成は、図１１に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００９３】
この図１２に示す構成においては、ビット線交差領域ＴＷＳ１−ＴＷＳ３それぞれに、所定数のメモリセルゲート電極配線ＴＧを配置することができ、より効率的にアレイ面積を利用して、ワード線の数を増大させることができる。この場合、メモリブロックＳＭＢ♯ＡにＳＭＢ♯Ｂの両側に設けられたダミーワード線配置領域ＤＷＬＲＡおよびＤＷＬＲＢからのダミーメタル配線ＤＭＴＳを用いて、ワード線の低抵抗メタル配線と高抵抗ゲート電極配線との接続をシフトする。両側のダミーワード線配置領域に配置されたダミーメタル配線ＤＭＴＳを利用することにより、各ビット線交差領域ＴＷＳ１−ＴＷＳ３それぞれに設けられたメモリセルゲート電極配線ＴＧを、第２メタル配線で裏打ちをすることができる。
【００９４】
また、この第２メタル配線とゲート電極配線の接続のシフト距離を、ビット線ツイスト領域ＴＷＳ１−ＴＷＳ３の幅よりも大きくすることにより、確実に、第２メタル配線とゲート電極配線との接続をシフトして、すべてのメモリセルゲート電極配線に対する第２メタル配線の裏打ちを行なうことができる。
【００９５】
［接続配線の配置１］
図１３は、この発明の実施の形態１におけるワード線裏打ちシフトの接続配線の配置を概略的に示す図である。図１３においては、ワード線ＷＬ１−ＷＬ８と、交差領域に配置されるメモリセルゲート電極配線ＴＧ１−ＴＧ４を示す。ビット線ツイスト領域において、１例として、４本のゲート電極配線が配置される。この４本のゲート電極配線のメタル裏打ちを実現するために、第２メタル配線の接続が４ワード線シフトされる。
【００９６】
図１３において、ワード線ＷＬ１−ＷＬ８それぞれが、メモリセルゲート電極配線ＴＧと、上層の低抵抗メタル配線（第２メタル配線）ＭＴＳとで構成される。これらの低抵抗メタル配線ＭＴＳとメモリセルゲート電極配線ＴＧは、各ワード線ＷＬ１−ＷＬ８それぞれにおいて、平面レイアウト的に見て、重なり合って配置される。図１３においては、接続を明確に示すために、メタル配線ＭＴＳおよびゲート電極配線ＴＧがずれて配置されるように示す。
【００９７】
４本のワード線の裏打ちを実現するために、第２メタル配線ＭＴＳに対しスルーホール４０が、８本のワード線の周期を持って規則的に配置される。各第２メタル配線ＭＴＳが、４行ずれた位置のワード線のゲート電極配線ＴＧに、それぞれ接続配線（第１メタル配線）ＭＴＦを介して接続される。コンタクト４２を介して、接続配線ＭＴＦとゲート電極配線ＴＧとが電気的に接続される。第２メタル配線ＭＴＳおよびゲート電極配線ＴＧは、平面図的に見て互いに重なり合っているため、接続配線ＭＴＦは、メタル配線ＭＴＳおよびゲート電極配線ＴＧそれぞれに対し、８ワード線のパターン（周期）で順次配置される。
【００９８】
この配置においては、ワード線ＷＬ１−ＷＬ４のメタル配線ＭＴＳがスルーホール４０を介してワード線ＷＬ５−ＷＬ８のゲート電極配線ＴＧにコンタクト４２を介して電気的に接続される。ワード線ＷＬ５−ＷＬ８のメタル配線ＭＴＳが、スルーホール４０、接続配線ＭＴＦおよびコンタクト４２を介してメモリセルゲート電極配線ＴＧ１−ＴＧ４にそれぞれ電気的に接続される。
【００９９】
この図１３に示すように、ワード線のメタル配線およびゲート電極配線を連続するワード線を、対応の連続するワード線または転送ゲートに接続することにより、同一パターンを繰返し配置してスルーホールおよびコンタクトホールを形成でき、接続配線のパターンレイアウトが容易となる。
【０１００】
［接続配線の配置２］
図１４は、ワード線杭打ちのメタル配線の接続の第２の構成を示す図である。この図１４に示す配置においても、ワード線ＷＬ１−ＷＬ８と、ビット線ツイスト領域に配置されるメモリセルゲート電極配線ＴＧ１−ＴＧ４を示す。ワード線ＷＬ１−ＷＬ８は、それぞれ、平面図的に見て整列して配置される低抵抗メタル配線ＭＴＳおよび高抵抗のメモリセルゲート電極配線ＴＧを含む。
【０１０１】
この図１４に示す配置においては、メタル配線ＭＴＳに対するスルーホール４０が、列方向において１つのワード線おきに順次配置される。ビット線ツイスト領域に配置されるワード線（メモリセルゲート電極配線）の数に応じて、４つの接続配線ＭＴＦのサイクルで、スルーホール４０が繰返し配置される。ワード線ＷＬ１、ＷＬ３、ＷＬ５、およびＷＬ７に対し、それぞれ、順次スルーホール４０が形成され、それぞれ第１メタル配線ＭＴＦを介してワード線ＷＬ５、ＷＬ７のゲート電極配線ＴＧにコンタクト４２を介してそれぞれ接続され、またワード線ＷＬ５およびＷＬ７の低抵抗メタル配線ＭＴＳが、それぞれゲート電極配線ＴＧ１およびＴＧ３に電気的に接続される。
【０１０２】
続いて、ワード線ＷＬ２、ＷＬ４、ＷＬ６およびＷＬ８に対し、順次、スルーホール４０が形成され３本のワード線を間において、それぞれゲート電極配線ＴＧにコンタクト４２を介して電気的に接続される。したがって、ワード線ＷＬ２およびＷＬ４のメタル配線ＭＴＳが、それぞれ、ワード線ＷＬ６およびＷＬ８のゲート電極配線ＴＧに電気的に接続され、またワード線ＷＬ６およびＷＬ８のメタル配線が、スルーホールを介して、ゲート電極配線ＴＧ２およびＴＧ４にそれぞれメタル配線ＭＴＦおよびコンタクト４２を介して電気的に接続される。
【０１０３】
この図１４に示すように、４つのスルーホール４０を単位として繰返し配置し、かつ単位スルーホール内において、１行おきにスルーホール４０を配置し、また、対応して４つのコンタクトを単位として繰返し配置しかつ単位コンタクト内において１行おきにコンタクト４２を形成することにより、接続配線ＭＴＦの長さを全ワード線について同一として配置でき、また、スルーホール４０およびコンタクト４２それぞれのピッチを十分に大きくすることができ、メタル配線ＭＴＦの行方向のピッチを大きくすることなく、十分にスルーホール４０およびコンタクト４２を形成することができ、ワード線杭打ち部の占有面積を低減することができる。
【０１０４】
［接続配線の配置３］
図１５は、この発明の実施の形態１におけるワード線裏打ちの接続の他の配置を概略的に示す図である。この図１５においても、ワード線ＷＬ１−ＷＬ８と、ビット線ツイスト領域に配置されるゲート電極配線ＴＧ１−ＴＧ４に対するメタル配線とゲート電極配線の接続を示す。
【０１０５】
この図１５に示す接続配線の配置においては、２つのスルーホール４０を単位として、単位スルーホール内において１つのワード線を置いてこれらの２つのスルーホールを配置し、この２つのスルーホールで構成されるスルーホール単位を順次１行ずらせて配置する。すなわち、連続する偶数番号のワード線に対して配置される２つのスルーホールの組と、連続する奇数番号のワード線に対して配置される２つのスルーホールの組を交互に配置する。４つのスルーホールを単位として、繰返しスルーホールを配置する。
【０１０６】
ワード線ＷＬ１−ＷＬ４のメタル配線ＭＴＳがスルーホール４０およびメタル配線ＭＴＦを介して、それぞれワード線ＷＬ５−ＷＬ８のゲート電極配線ＴＧに接続される。同様の配置により、ワード線ＷＬ５−ＷＬ８のメタル配線ＭＴＳが、スルーホール４０を介して、ゲート電極配線ＴＧ１−ＴＧ４にメタル配線ＭＴＦおよびコンタクト４２を介して接続される。
【０１０７】
連続するメタル配線ＭＴＳの対と接続する接続配線ＭＴＦの対の間に、この連続するメタル配線の対と別の対のメタル配線に対する接続配線ＭＴＦが配置される。
【０１０８】
コンタクト４２は、スルーホール４０に対応して配置されており、従って、スルーホール４０と４行ずれて同じパターンで配置される。従って、コンタクト４２についても、連続するゲート電極配線に対するコンタクトの間に、別のゲート電極配線ＴＧに対する接続配線ＭＴＦが配設されている。
【０１０９】
４つのスルーホール４０で構成されるスルーホール単位および４つのコンタクト４２で構成されるコンタクト単位においては、隣接メタル配線または隣接ゲート電極配線に対してスルーホールまたはコンタクトが配置されるものの、その単位内において、１行おきのゲート電極配線または低抵抗メタル配線に対してコンタクト４２またはスルーホール４０が形成されている。したがって、連続的にスルーホール４０またはコンタクト４２を形成する場合に比べて、スルーホール４０およびコンタクト４２の配置面積を十分に確保することができ、スルーホール４０またはコンタクト４２の形成のために、メタル配線ＭＴＦのピッチを大きくする必要がなく、このワード線杭打ちのためのメタル配線のシフト構造による杭打ち領域の面積増大を抑制することができる。
【０１１０】
なお、図１３から図１５に示す接続配置においては、ビット線ツイスト領域に４行のメモリセルが配置され、対応して、４本のゲート電極配線ＴＧ（ＴＧ１−ＴＧ４）が配置されている。しかしながら、このビット線ツイスト領域に配置されるゲート電極配線ＴＧの数は、アレイ構成に応じて適当に定められればよい。各ビット線ツイスト領域に配置されるゲート電極配線の数に応じて、スルーホールおよびコンタクトの配置パターン（周期）が決定される。
【０１１１】
以上のように、この発明はの実施の形態１に従えば、ビット線交差領域においては、ビット線より上層のメタル配線を用いてビット線の交差構造を実現し、ビット線交差領域に、メモリセル（メモリセルゲート電極配線）を配置し、またダミーワード線領域に、低抵抗メタル配線を配置し、このダミーワード線領域の低抵抗メタル配線をワード線裏打ち用の低抵抗導電線として利用している。したがって、ビット線ツイスト領域においても、アクセス可能なメモリセルを配置することができ、アレイ面積を増大させることなく、記憶容量を増加させることができる。また、記憶容量が同一であれば、メモリアレイ面積を低減することができる。
【０１１２】
また、杭打ち配線シフト用のメタル配線は、ダミーワード線配置領域に配置しており、特別に、このシフト用のメタル配線を配置する領域を設ける必要はなく、アレイ面積の増大を抑制して、メモリアレイを効率的に利用してメモリセルを配置することができる。
【０１１３】
また、メモリセルキャパシタがＣＵＢ構造であり、このＤＲＡＭをロジックと同一チップ上に集積化することができ、システムＬＳＩなどの半導体集積回路装置のチップ面積を低減することができる。
【０１１４】
［実施の形態２］
図１６は、この発明の実施の形態２に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。図１６においては、杭打ち領域ＫＵ♯により分割される２つのサブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂを示す。これらのサブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂに対してセンスアンプ帯ＳＢ♯が配置され、センスアンプ帯ＳＢ♯に隣接して、ダミーワード線配置領域ＤＷＬＲが設けられる。このダミーワード線配置領域ＤＷＬＲにおいては、ダミーワード線を構成するダミーセルゲート電極配線と、その上層に形成されるメタル配線ＭＴＳが配置される。
【０１１５】
サブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂに共通に、ワード線ＷＬが配置される。ワード線ＷＬは、杭打ち領域ＫＵ♯において、接続配線（第１メタル配線）ＭＴＳにより、その接続がシフトされて、杭打ち構造が実現される。
【０１１６】
サブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂは、それぞれ、配線配置領域ＨＨＲによりメモリブロックＳＭＢ♯ＡＬ、ＳＭＢ♯ＡＲ、およびＳＭＢ♯ＢＬ、ＳＭＢ♯ＢＬに分割される。
【０１１７】
この配線配置領域ＨＨＲにおいては、ゲート電極配線ＴＧが配設され、この配線配置領域ＨＨＲに形成されたメモリセルが接続される。この配線配置領域ＨＨＲにおいて、ゲート電極配線ＴＧは、接続配線ＭＴＳによる接続シフトによりサブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂに配置されたワード線に対応して配置された低抵抗メタル配線と接続され、ワード線杭打ち構造が実現される。
【０１１８】
サブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂにおいては、ビット線対ＢＬＰが配置される。図１６においては、サブメモリブロックＳＭＢ♯Ａに配置されるビット線ＢＬＰを代表的に示す。このビット線対ＢＬＰは、列方向に連続的に延在し、交差部を持っていない。たとえば、メモリセルキャパシタが、ＣＯＢ構造の場合、ビット線対ＢＬＰに対し特に、交差部を設ける必要はない。本実施の形態２においては、このビット線対ＢＬＰが非ツイスト構造のビット線の場合においても、ワード線杭打ち構造を、接続シフトにより実現し、配線の空き領域を配線配置領域ＨＨＲとして利用し、この配線配置領域ＨＨＲにおいて、第２メタル配線を配設する。
【０１１９】
この配線配置領域ＨＨＲにおいて、メタル配線ＭＬＴを設ける。このメタル配線ＭＬＴは、たとえば第２メタル配線であり、ＤＲＡＭの内部電圧、すなわち高電圧ＶＰＰ、センス電源電圧ＶＣＣＳ、基板バイアス電圧ＶＢＢまたはセルプレート電圧ＶＣＰまたはビット線プリチャージ電圧ＶＢＬを伝達する。この配線配置領域ＨＨＲを、アレイ内部の領域に行方向に沿って配置する。メタル配線ＭＬＴを、このメモリアレイ外周部に配置される電圧伝達線と接続することにより、内部電圧伝達線の抵抗を低減でき、また負荷容量を大きくでき、内部電圧を安定に供給することができる。
【０１２０】
また、ワード線杭打ち領域ＫＵ♯において、たとえば、さらに上層の第３メタル配線を用いて電源電圧、接地電圧を伝達する電源供給線が配置される場合、この配線配置領域ＨＨＲにおいて、別の内部電圧を伝達するメタル配線ＭＬＴを配置することにより、アレイ面積を増大させることなく、内部電圧の安定化を実現することができる。この構成の場合、配線配置領域ＨＨＲにおいて、第２メタル配線がメタル配線ＭＬＴとして配置され、杭打ち領域ＫＵ♯に配置される第３メタル配線とバイアホールを介して電気的に接続されれば、内部電源／接地電圧を安定に伝達することができる。
【０１２１】
以上のように、この発明の実施の形態２に従えば、ワード線杭打ちのための低抵抗メタル配線をダミーワード線配置領域に配設し、ワード線杭打ち構造を、メタル配線とゲート電極配線の接続をシフトして実現しており、上層メタル配線を配置する領域をメモリアレイ内に確保することができ、内部電圧伝達線などを配置することができ、内部電圧を安定に供給することができる。
【０１２２】
なお、この配線配置領域ＨＨＲにおいて配置されるメタル配線ＭＬＴは、制御信号などを伝達する信号線として用いられてもよい。
【０１２３】
また、この配線配置領域ＨＨＲの数は、ビット線ツイスト構造を実現する交差領域と同様、複数個設けられてもよい。また、ダミーワード線配置領域ＤＷＬＲが、メモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂの両側に設けられ、この両側から、ワード線杭打ちの接続をシフトする構成が用いられてもよい。
【０１２４】
また、配線配置領域ＨＨＲに配置されるメタル配線の数は任意である。
［実施の形態３］
図１７は、この発明の実施の形態３に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。図１７において、メモリブロックが、サブワードドライブ帯ＳＷＤＢにより、サブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂに分割される。サブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂの所定領域に、ビット線ツイスト領域ＴＷＳが配置され、この領域において、ビット線対ＢＬＰに対して、交差配線３０および３１により、交差部が設けられる。これらの交差配線３０および３１は、それぞれ第１および第２メタル配線である。
【０１２５】
サブメモリブロックＳＭＢ♯Ａそれぞれにおいては、メモリセル行に対応してサブワード線（行選択線）ＳＷＬが配設され、これらのサブワード線ＳＷＬに、対応の行のメモリセルが接続される。サブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂに共通に、メインワード線ＭＷＬが配設される。
【０１２６】
サブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂに隣接して、ダミーワード線配置領域ＤＷＬＲが設けられ、このダミーワード線配置領域ＤＷＬＲに隣接して、センスアンプ帯ＳＡＢ♯が設けられる。このダミーワード線配置領域ＤＷＬＲにおいて、メタル配線ＭＴＳを配置し、このメタル配線ＭＴＳを、メインワード線ＭＷＬとして利用し、メインワード線とサブワード線との接続経路をシフトする。このメインワード線の接続シフトにより、ビット線ツイスト領域ＴＷＳにおいて、それぞれにメモリセルが接続されるサブワード線ＳＷＬを配設し、また対応のサブワードドライバＳＷＤを配置する。
【０１２７】
このビット線交差領域ＴＷＳに配置されるサブワードドライバに対しては、シフトされた位置のメインワード線からのメインワード線選択信号が伝達される。したがって、このビット線ツイスト領域ＴＷＳにおいて、ビット線ツイストのために交差配線３０および３１として、第１および第２メタル配線が用いられても、サブワード線ＳＷＬを、たとえば第１ポリシリコン配線であるゲート電極配線で構成することにより、サブワードドライバＳＷＤを、このビット線ツイスト領域ＴＷＳに配置することができる。
【０１２８】
このビット線交差領域ＴＷＳに配置されたサブワードドライバＳＷＤに対しては、サブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂに共通に配置されるメインワード線ＭＷＬの対応のメインワード線からのメインワード線選択信号がシフトして伝達される。
【０１２９】
図１８は、メインワード線とサブワード線の接続を概略的に示す図である。図１８に示すように、サブワード線ＳＷＬそれぞれに対応してサブワードドライバＳＷＤが配置される。サブワードドライバＳＷＤは、対応のメインワード線ＭＷＬ上の信号とサブデコード信号ＳＤとに従って、対応のサブワード線ＳＷＬを選択状態へ駆動する。サブワード線ＳＷＬに、対応の行のメモリセルＭＣが接続される。
【０１３０】
１つのメインワード線ＭＷＬに対し、複数（４本または８本等）のサブワード線ＳＷＬが、サブメモリブロックにおいて配置される。したがって、メインワード線ＭＷＬが第２メタル配線で形成され、サブワード線ＳＷＬが、たとえば第１ポリシリコン配線で構成される場合において、ビット線対ＢＬＰに交差部が設けられても、ビット線ツイスト領域においてサブワード線ＳＷＬを配置することができる。このビット線ツイスト領域ＴＷＳに、１つのメインワード線ＭＷＬに対応して配置される複数のサブワード線ＳＷＬを配置することにより、単に、メインワード線とサブワードドライバとの接続のシフトだけで、メモリアレイを効率的に利用してメモリセルを配置することができ、アレイ面積の増大を抑制することができる。
【０１３１】
このメインワード線ＭＷＬの接続をシフトする場合、ダミーワード線配置領域ＤＷＬＲに対応して配置されるダミーＸデコーダを実際に動作するデコード回路として用いてもよく。またＸデコーダとメインワード線との接続を、このサブメモリアレイＳＭＢ♯ＡおよびＳＭＢ♯Ｂにおけるシフト接続配線ＭＴＦのシフト方向と逆方向にシフトして、その接続が実現されてもよい。
【０１３２】
また、ビット線ツイスト領域に配置されるサブワード線の数は、アレイ構成に応じて、適当に定められればよい。
【０１３３】
以上のように、この発明の実施の形態３に従えば、メインワード線に対応するメタル配線をダミーワード線配置領域に配置し、メインワード線とサブワードドライバとの接続をシフトし、また、ビット線ツイスト領域においてサブワード線を配置し、このビット線ツイスト領域に配置されるサブワードドライバとメインワード線の接続もシフトしている。したがって、ビット線ツイスト領域をメモリセルの配置のために利用することができ、アレイ面積を増大させることなく記憶容量を増大させることができ、また逆に、同一記憶容量のメモリアレイを実現する場合、メモリアレイ面積を低減することができる。
【０１３４】
【発明の効果】
以上のように、この発明に従えば、多層配線構造において、ダミーワード線配置領域に上層低抵抗メタル配線を配置し、その上層配線の位置をずらせて対応の下層配線に属している。したがって、メモリセル配置領域内において上層配線を配置する領域に空領域を形成することができ、必要な配線を効率的に、このメモリアレイ内に配置することができる。
【０１３５】
特に、ビット線ツイスト領域において、ビット線ツイスト構造を上層配線を用いて形成することにより、このビット線ツイスト領域においてワード線を配置することができ、メモリアレイを効率的に利用してメモリセルを配置することができる。
【図面の簡単な説明】
【図１】この発明が適用されるＤＲＡＭを含む半導体集積回路装置の全体の構成を概略的に示す図である。
【図２】この発明に従う半導体記憶装置のメモリセルの断面構造を概略的に示す図である。
【図３】図１に示すＤＲＡＭのアレイ部の構成を概略的に示す図である。
【図４】図３に示すメモリブロックの構成を概略的に示す図である。
【図５】この発明の実施の形態１におけるビット線ツイスト領域のビット線の配置の一例を示す図である。
【図６】この発明の実施の形態１におけるビット線ツイスト領域におけるビット線交差部の配置の他の例を示す図である。
【図７】図４におけるワード線の構成を概略的に示す図である。
【図８】この発明の実施の形態１におけるワード線の配置を示す図である。
【図９】図８に示すワード線の断面構造を概略的に示す図である。
【図１０】図８に示すビット線交差領域の断面構造を概略的に示す図である。
【図１１】この発明の実施の形態１の変更例の構成を概略的に示す図である。
【図１２】この発明の実施の形態１の変更例２の構成を概略的に示す図である。
【図１３】この発明の実施の形態１におけるワード線杭打ちのスルーホールおよびコンタクトの接続を概略的に示す図である。
【図１４】この発明の実施の形態１におけるワード線杭打ちのスルーホールおよびコンタクトの接続の他の例を示す図である。
【図１５】この発明の実施の形態１におけるワード線杭打ちのスルーホールおよびコンタクトの接続のさらに他の構成を示す図である。
【図１６】この発明の実施の形態２における半導体記憶装置のアレイ部の構成を概略的に示す図である。
【図１７】この発明の実施の形態３に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。
【図１８】図１７に示すサブワードドライバ帯の１つのサブワード線に関連する部分の構成を概略的に示す図である。
【符号の説明】
１ 半導体集積回路装置、３ ＤＲＡＭ、ＭＣ，ＭＣａ，ＭＣｂ メモリセル、１６ａ，１６ｂ ストレージノード電極、１７ セルプレート電極、２０ 第１メタル配線、ＳＢ♯０−ＳＢ♯ｎ センスアンプ帯、ＭＢ♯０−ＭＢ♯ｎ メモリブロック、ＸＤＣ Ｘデコード回路、ＷＤ ワード線ドライバ、ＫＵ♯１−ＫＵ♯ｋ＋１ 杭打ち領域、ＳＢ♯ｉ，ＳＢ♯ｉ＋１ センスアンプ帯、ＴＷＳビット線交差領域、ＤＷＬＧ ダミーワード線群、ＳＭＢ♯１−ＳＭＢ♯ｋ サブメモリブロック、ＢＬＰ ビット線対、３０，３１ 交差配線、ＴＷＳ１−ＴＷＳ３ ビット線ツイスト領域、３６ メタル配線、３５ ゲート電極配線、３７ 杭打ちコンタクト、４０ スルーホール、４２ コンタクト、ＭＴＦ 接続配線（第１メタル配線）、ＭＴＳ 低抵抗メタル配線（第２メタル配線）、ＭＴＦＢ，ＭＴＳＢ 交差配線、ＭＴＦ 接続配線、ＭＴＳ 低抵抗メタル配線、ＴＧ ゲート電極配線、ＤＭＴＳ ダミーメタル配線、ＤＴＧ ダミーゲート電極配線、ＤＷＬＲ，ＤＷＬＲＡ，ＤＷＬＲＢ ダミーワード線配置領域、ＮＷＬＲＡ，ＮＷＬＲＢ ノーマルワード線配置領域、ＴＷＳＡ ビット線交差領域、ＳＢ♯Ａ，ＳＢ♯Ｂ センスアンプ帯、ＷＬ１−ＷＬ８ ワード線、ＴＧ１−ＴＧ４ ゲート電極配線、ＨＨＲ 配線配置領域、ＳＷＤＢ サブワードドライバ帯、ＳＷＤ サブワード線ドライバ。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、多層配線構造のワード線および／またはビット線を有する半導体記憶装置の配線レイアウトに関する。
【０００２】
【従来の技術】
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）においては、メモリセルは、データを記憶するキャパシタと、キャパシタの記憶データ、すなわち蓄積電荷をビット線に読み出すためのアクセストランジスタとで構成される。メモリセルのキャパシタに蓄積された電荷をビット線に読出し、このビット線に現われた電圧をセンスアンプで増幅することにより、メモリセルの記憶データの内部読出を行なう。
【０００３】
このビット線の配置としては、センスアンプの一方側にビット線を対をなして配置する折返しビット線構造が用いられる。この折返しビット線構造においては、ビット線対の一方のビット線にメモリセルデータを読出し、他方のビット線電圧を基準電圧として、対応のセンスアンプにより差動的にビット線対の電圧を増幅してメモリセルデータの読出を行なう。
【０００４】
ビット線が隣接して並行に配置されるため、ビット線対においてノイズが発生しても、このノイズが、対をなすビット線両者に同相で生じる。センスアンプは、対応のビット線対の電圧を差動増幅するため、同相ノイズが相殺され、ノイズの影響を排除してメモリセルデータの検知および増幅を行なうことができる。
【０００５】
しかしながら、隣接ビット線対のビット線において、選択メモリセルの記憶データによっては、センス動作時、逆方向に電圧レベルが変化する場合がある。この電圧変化が、ビット線間の寄生容量を介して隣接ビット線に伝達された場合、ビット線電圧が変化し、センスマージンの低下または逆データへの変化などにより、正確にメモリセルデータの読出を行なうことができなくなる。
【０００６】
この隣接ビット線対間の寄生容量によるノイズの影響を低減するために、たとえば特許文献１（特開平１１−８７６４１号公報）において、ビット線対において交差部を設けることにより、隣接ビット線対のビット線間の寄生容量を低減するツイストビット線構造が示されている。
【０００７】
この特許文献１に示されるビット線ツイスト構造においては、第１および第２のメタル配線を用いてビット線対を平行に異なる配線層に配設し、所定の領域で、この第１および第２メタル配線の接続を切換えて、ツイスト構造を実現している。メモリセルは、下層の第１メタル配線に接続される。
【０００８】
【特許文献１】
特開平１１−８７６４１号公報
【０００９】
【発明が解決しようとする課題】
上述の特許文献１においては、メモリセルが配置されるアクティブ領域にビット線コンタクトを形成して第１および第２メタル配線の位置を交換してツイスト構造を実現している。このアクティブ領域内においてツイスト用のビット線コンタクトを形成することにより、メモリセルが配置されないビット線コンタクト専用の領域を設ける場合に生じるメモリセルアレイの面積の増大を防止することを図る。
【００１０】
しかしながら、この特許文献１においては、ワード線とビット線とが直交配置される場合、ビット線ツイスト部において、上層ビット線を下層ビット線と接続するために、上層ビット線位置をワード線方向にずらせて配置して、ビット線コンタクト領域を確保している。このため、ビット線間の間隔がこのツイスト形成領域において狭くなり、ビット線ピッチが、このツイスト領域の層間コンタクト領域でのビット線間隔により決定される。したがって、メモリセル微細化時おいて、ビット線ピッチをさらに低減する場合、十分にビット線ツイスト構造用の層間コンタクト領域を確保することができなくなる。
【００１１】
この特許文献１においては、ビット線ツイスト構造コンタクト領域を越えてビット線を延在させ、延在するビット線部分においてメモリセルを接続して、アクティブ領域の利用効率を改善することを図っている。しかしながら、同一列の下層のビット線間は、分離され、その分離領域にリソグラフィダミーワード線が配置され、このリソグラフィダミーワード線に接続するメモリセルは、データ記憶のためには用いられていない。従って、ビット線交差部領域において、アクティブ領域が効率的に利用されていない。
【００１２】
また、この特許文献１において、ワード線がビット線の第１メタル配線よりも下層の配線で構成されている。しかしながら、ワード線構造としては、１層のワード線構造が用いられているだけである。ワード線構造として、一般に、高速でワード線を選択状態へ駆動するために、ワード線杭打ち構造または階層ワード線構造が用いられる。したがって、この場合、ワード線として、メモリセルのアクセストランジスタのゲートを接続するゲート電極配線（行選択線）と上層の杭打ち用の低抵抗メタル配線またはメインワード線とが配置される場合、ビット線として、第１および第２メタル配線を用いることができない。特許文献１においては、このようなワード線杭打ち構造または階層ワード線構造の多層ワード線とツイストビット線との組合せについては、何ら考慮されていない。
【００１３】
また、特許文献１においては、ビット線構造として、相補ビット線を同一配線層の配線で形成し、ツイスト部においてのみ別配線層の配線を用いてビット線の位置を交換する構成は何ら考慮されていない。
【００１４】
また、半導体記憶装置とロジックとは同一半導体チップに集積化されるシステムＬＳＩなどの構成においては、半導体記憶装置とロジックとの間の段差を低減するために、配線層の数が制約される。ＤＲＡＭにおいては、内部電圧として、センスアンプが使用するセンス電源電圧、選択ワード線へ伝達される高電圧、ビット線をプリチャージするためのビット線プリチャージ電圧、メモリセルキャパシタのセルプレートへ伝達されるセルプレート電圧、およびメモリアレイの基板領域に印加される基板バイアス電圧などの数多くの電圧が存在する。
【００１５】
これらの電圧を安定に、対応の回路部分に供給する必要がある。センスアンプへ供給されるセンス電源電圧については、センス電源線をメッシュ状にメモリアレイ上に配設することが行なわれる。しかしながら、このメッシュセンス電源線の配置においては、ワード線シャント領域に、行方向にサブセンス電源線を配置し、センスアンプが配置されるセンスアンプ帯において、センス電源線と接続される。したがってメモリアレイ上において、効率的に、このセンス電源線を列方向においても配置することは行なわれていない。
【００１６】
それゆえ、この発明の目的は、効率的にアレイ面積を利用することのできる内部配線レイアウトを有する半導体記憶装置を提供することである。
【００１７】
この発明の他の目的は、アレイ面積を低減することのできるビット線ツイスト構造を有する半導体記憶装置を提供することである。
【００１８】
この発明のさらに他の目的は、アレイ面積を低減することのできるワード線シャント構造およびビット線ツイスト構造を有する半導体記憶装置を提供することである。
【００１９】
この発明のさらに他の目的は、効率的にメモリセルを配置することのできる多層配線構造の半導体記憶装置を提供することである。
【００２０】
【課題を解決するための手段】
この発明の第１の観点に係る半導体記憶装置は、行列状に配列される複数のメモリセルと、メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数の行選択線とを含む。メモリセルは、データを記憶するノーマルセルと、ノーマルセルの形状を維持するためのダミーセルとを含む。行選択線は、アクセスされるメモリセルが接続するノーマル行選択線と、ダミーセルが接続されるダミー行選択線とを含む。
【００２１】
この発明の第１の観点に係る半導体記憶装置は、さらに、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対を含む。これら複数のビット線対は、それぞれ予め割当てられたツイスト領域において選択的に交差部を有し、このツイスト領域においては、行選択線が配置され、かつ交差部は行選択線およびビット線よりも上層の配線を用いて形成される。
【００２２】
この発明の第１の観点に係る半導体記憶装置は、さらに、このツイスト領域を除く領域において、それぞれ、行選択線に対応して行方向に延在して配置され、所定の領域において対応の行選択線と電気的に接続される複数の低抵抗導電線を含む。この低抵抗導電線は、行選択線よりも上層の配線層に形成される。
【００２３】
この発明の第１の観点に係る半導体記憶装置は、さらに、この所定領域において、低抵抗導電線を対応のワード線に接続する接続配線を含む。この接続配線は、ツイスト領域に配置された行選択と対応の低抵抗導電線が電気的に接続する接続配線と、ダミー行選択線に対応して配置された低抵抗導電線をノーマル行選択線に電気的に接続する接続配線を含む。
【００２４】
この発明の第２の観点に係る半導体記憶装置は、行列状に配列される複数のメモリセルと、各メモリセル行に対応して配置され、それぞれに対応の行のメモリセルが接続する複数の行選択線を含む。複数のメモリセルは、データを記憶するノーマルセルと、所定領域に配置されるダミーセルとを含む。これらの複数の行選択線は、ノーマル行選択線とダミー行選択線とを含み、ダミー行選択線は所定領域に集中的に配置される。
【００２５】
この発明の第２の観点に係る半導体記憶装置は、さらに、これら複数の行選択線に対応して行選択線上層に形成される複数の低抵抗導電線と、これら複数の低抵抗導電線とノーマル行選択線とを電気的に接続する接続配線を含む。この接続配線は、所定領域に配置された低抵抗導電線をノーマル行選択線に電気的に接続する接続配線を含む。
【００２６】
この発明の第３の観点に係る半導体記憶装置は、行列状に配列され、各々がデータを記憶する複数のメモリセルを有するメモリアレイと、メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対を含む。各ビット線対は、第１および第２のビット線を含み、これら第１および第２のビット線は所定領域で選択的に交差部を有し、この交差部においては、第１および第２の配線が配置され、第１および第２のビット線は、この交差領域以外においては、第１配線で形成される。
【００２７】
この発明の第３の観点に係る半導体記憶装置は、さらに、メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数の行選択線を含む。これら複数の行選択線は、第１配線の配線層よりも下層の配線により形成され、またこれら複数の行選択線は、所定領域に形成され、その所定領域に配置されたメモリセルの行と接続されかつ外部アクセス可能な行選択線を含む。
【００２８】
ビット線ツイスト領域において行選択線線を配置することにより、アレイ面積を有効に利用することができ、アレイ面積を増大させることなく、記憶容量を増大させることができる。また、ダミー行選択線に対応して低抵抗導電線を配置し、この低抵抗導電線とノーマル行選択線とを接続することにより、ワード線杭打ちのための配線を配置する領域を別の配線を配置するための領域として利用することができる。たとえば、ビット線ツイスト構造を、ワード線シャント用低抵抗導電線と同層の配線で実現しても、このビット線ツイスト領域を避けてワード線シャント用配線を配置してワード線の裏打ち（行選択線と低抵抗導電線との接続）を行なうことができる。これにより、ワード線シャント構造およびビット線ツイスト構造をアレイ面積を増大させることなく実現することができる。
【００２９】
【発明の実施の形態】
［実施の形態１］
図１は、この発明に従う半導体記憶装置を含む半導体集積回路装置の全体の構成を概略的に示す図である。図１において、半導体集積回路装置１は、所定の処理を行なうロジック２と、このロジック２が必要とするデータを記憶するＤＲＡＭ３を含む。これらのロジック２およびＤＲＡＭ３は、同一半導体チップ上に集積化され、チップ上内部配線４を介して相互接続される。この半導体集積回路装置１においては、ロジック２およびＤＲＡＭ３が、チップ上内部配線４を介して相互接続されるため、高速で信号／データを転送することができる。このチップ内部配線４に対しては、また、ピン端子は用いられていないため、ピン端子のピッチ条件の制約がなく、転送データビット幅を大きくすることができ、データ転送のバンド幅を大きくすることができる。
【００３０】
この半導体集積回路装置１において、ＣＭＯＳロジックプロセスを基本プロセスとして用いて、ＤＲＡＭ３がロジック２と混載される。このＤＲＡＭ３においては、できるだけＤＲＡＭ３とロジック２とを同一製造工程で作成するために、ビット線をタングステンで形成する工程およびビット線を直接フィールド領域（活性領域）に電気的に接続するためのビット線直接コンタクト形成などの工程が省略され、ロジック２において用いられる第１メタル配線が、ビット線ＢＬとして用いられる。
【００３１】
ビット線ＢＬから直接、フィールド領域に電気的に接続を取るコンタクトを形成するために、また、ロジック２とＤＲＡＭ３の段差を低くするために、メモリセルの高さを低くする。
【００３２】
ＤＲＡＭメモリセルは、情報を電荷の形態で記憶するメモリセルキャパシタを有しており、このメモリセルキャパシタが、一定電圧が供給されるセルプレート電極およびデータに応じた電荷を蓄積するストレージノード電極を有している。これらのセルプレート電極およびキャパシタ電極両者をビット線ＢＬよりも下層に形成する。このメモリセルキャパシタがビット線よりも下に形成される構造をＣＵＢ（キャパシタ・アンダー・ビット線）構造が用いられる。
【００３３】
また、メモリセル行が接続するワード線については、行選択信号を高速で伝達するために、後に詳細に説明するワード線杭打ち（ＷＬ杭打ち）構造が用いられ、また、ビット線ＢＬについては、正確にメモリセルデータを検知するために、後に詳細に説明するビット線ツイスト構造が用いられる。
【００３４】
図２は、このＣＵＢ構造メモリセルキャパシタの断面構造を概略的に示す図である。図２において、ウェル領域１０に形成されるメモリセルＭＣａおよびＭＣｂの断面構造を代表的に示す。メモリセルトランジスタが、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成される場合、このウェル領域１０は、Ｐ型ウェル領域である。
【００３５】
図２において、メモリセルＭＣａは、ウェル領域１０表面に間をおいて形成される不純物領域１１ａおよび１２と、これらの不純物領域１１ａおよび１２の間にゲート絶縁膜１３ａを介して形成されるゲート電極１４ａと、不純物領域１１ａに電気的に接続される埋込プラグ１５ａと、この埋込プラグ１５ａに接続されるストレージノード電極１６ａと、このストレージノード電極１６ａと図示しないキャパシタ絶縁膜を介して対向して配置されるセルプレート電極１７を含む。不純物領域１２は、埋込プラグ１８およびコンタクト１９を介してビット線ＢＬを構成する導電線２０に電気的に接続される。このビット線ＢＬを構成する導電線２０は、たとえば第１アルミ配線（ＡＬ１）または銅配線などの金属配線で形成される。
【００３６】
メモリセルＭＣｂは、ウェル領域１０表面に間をおいて形成される不純物領域１１ｂおよび１２と、これらの不純物領域１１ｂおよび１２の間の領域にゲート絶縁膜１３ｂを介して形成されるゲート電極１４ｂと、不純物領域１１ｂに電気的に接続される埋込プラグ１５ｂと、埋込プラグ１５ｂに電気的に接続されるセルプレート電極１６ｂと、このセルプレート電極１６ｂと図示しないキャパシタ絶縁膜を介して対抗して配置されるセルプレート電極１７を含む。
【００３７】
セルプレート電極１７は、メモリセルアレイ上にわたって延在して配置され、複数のメモリセルに対し共通に設けられる。ストレージノード電極１６ａおよび１６ｂは、それぞれメモリセルに対応して形成される。
【００３８】
ゲート電極１４ａおよび１４ｂは、ワード線ＷＬを構成し、たとえば第１ポリシリコン配線で構成される。メモリセルＭＣａのキャパシタは、ストレージノード電極１６ａとセルプレート電極１７の対向する領域により形成され、またメモリセルＭＣｂのキャパシタは、ストレージノード電極１６ｂとセルプレート電極１７の対向する領域により形成される。セルプレート電極１７およびストレージノード電極１６ａおよび１６ｂは、ビット線ＢＬよりも下層に形成される。このメモリセルキャパシタが、ビット線ＢＬよりも下層に形成されるキャパシタ構造が、ＣＵＢ構造と呼ばれる。
【００３９】
セルプレート電極１７およびストレージノード電極１６ａが、ともにビット線ＢＬよりも上層に形成されるＣＯＢ（キャパシタ・オーバー・ビット線）構造の場合、埋込プラグ１５ａおよび１５ｂが各メモリセルに対応して配置され、ビット線間の間にこの埋め込みプラグによりビット線間シールド層が存在し、ビット線間の寄生容量を低減する。しかしながら、このＣＵＢ構造の場合、ビット線ＢＬを形成する導電線２０が、メモリセルキャパシタよりも上層に形成されており、隣接ビット線間の間には、ストレージノード電極とメモリセル不純物領域とを電気的に接続する埋込プラグが存在しない。従って、このＣＵＢ構造においては、ビット線ＢＬ間には、シールド層として機能するストレージノードコンタクトは存在しないため、ビット線間容量が大きくなる。特に集積度が大きくなり、ビット線間ピッチが小さくなると、ビット線間の結合容量が大きくなり、一方、メモリセルのキャパシタの蓄積電荷量が小さくなり、ビット線に読出されるメモリセルデータの電荷量（読出電圧）が小さくなるため、ビット線間容量結合によるビット線電圧の変化の影響が大きくなる。このビット線間寄生容量による容量結合の影響を抑制して、センス動作を正確に行なうために、ビット線ＢＬは、ツイストビット線構造で形成される。
【００４０】
なお、ワード線ＷＬについても、前述のごとく、高速で、ワード線選択信号を伝達するために、ワード線杭打ち（ＷＬ杭打ち）構造が用いられる。このワード線杭打ち構造においては、メモリセルトランジスタのゲートを構成するたとえば第１ポリシリコン配線（ゲート電極）と平行に、上層に銅またはアルミニュウムなどの低抵抗のメタル配線を配設し、所定間隔でこの低抵抗のメタル配線と下層のメモリセルトランジスタのゲート電極線とを接続する。これにより、ゲート電極線で構成されるワード線の抵抗を低減する。
【００４１】
図３は、図１に示すＤＲＡＭ３のアレイ部の構成を概略的に示す図である。図３において、メモリアレイＭＭは、それぞれが、行列状に配列される複数のメモリセルを有するメモリブロックＭＢ♯０−ＭＢ♯ｎを含む。メモリブロックＭＢ♯０−ＭＢ♯ｎそれぞれにおいて、メモリセル行に対応してワード線ＷＬが配設され、メモリセル列それぞれに対応してビット線対ＢＬＰが配置される。図３においては、メモリブロックＭＢ♯１におけるワード線ＷＬおよびビット線対ＢＬＰを代表的に示す。このビット線対ＢＬＰは交差部を有し、また、ワード線ＷＬは、杭打ち構造を有する。
【００４２】
メモリセル行に対応してワード線ＷＬが配設され、各ワード線に対して対応の１行のメモリセルが接続される。メモリセル列に対応してビット線対ＢＬＰが配置され、各列のメモリセルが対応のビット線対ＢＬＰに接続される。
【００４３】
メモリブロックＭＢ♯０−ＭＢ♯ｎの間の領域に、センスアンプ帯ＳＢ♯０−Ｂ♯ｎが配置され、メモリブロックＭＢ♯０およびＭＢ♯ｎの外側に、センスアンプ帯ＳＢ♯０およびＳＢ♯ｎが配置される。センスアンプ帯ＳＢ♯０−ＳＢ♯ｎそれぞれにおいては、メモリセル列に対応してセンスアンプが配置され、活性化時、それぞれ対応のビット線対の電位を、差動的に増幅してラッチする。
【００４４】
このメモリアレイＭＭに対応して、メモリセルの行の選択動作を行なう行系回路ＲＲＣが配置される。この行系回路ＲＲＣは、センスアンプ帯ＳＢ♯０−ＳＢ♯ｎの活性化を行なうセンスアンプ制御回路、選択メモリブロック（選択メモリセルを含むメモリブロック）とセンスアンプ帯の接続を制御するビット線分離制御回路、およびアドレス指定されたワード線を選択状態へ駆動するワード線選択回路を含む。図３においては、この行系回路ＲＲＣにおいて、ワード線ＷＬを選択状態へ駆動するワード線ドライバＷＢを代表的に示す。
【００４５】
この行系回路ＲＲＣにおいては、１例として、メモリブロック単位で行選択動作の活性／非活性が制御される。
【００４６】
図４は、図３に示すメモリブロックＭＢ♯０−ＭＢ♯ｎの構成を概略的に示す図である。図４においては、メモリブロックＭＢ♯ｉの構成を代表的に示す。メモリブロックＭＢ♯ｉは、ワード線杭打ち領域ＫＵ♯１−ＫＵ♯ｋ＋１により、複数のサブメモリブロックＳＭＢ♯１−ＳＭＢ♯ｋに分割される。これらのサブメモリブロックＳＭＢ♯１−ＳＭＢ♯ｋそれぞれにおいては、１行に、６４ビットのメモリセルから２５６ビットのメモリセルが配置される。
【００４７】
これらのサブメモリブロックＳＭＢ♯１−ＳＭＢ♯ｋに共通に、ワード線ＷＬが配置される。このワード線ＷＬは、その構成は後に詳細に説明するが、アルミニウムまたは銅などの低抵抗の配線材料で構成される低抵抗導電線が、これらの杭打ち領域ＫＵ♯１−ＫＵ♯ｋ＋１において、比較的高抵抗のメモリセルトランジスタゲート電極配線と接続される。このゲート電極配線により、１行のメモリセルのアクセストランジスタのゲート電極が相互接続される。
【００４８】
サブメモリブロックＳＭＢ♯１−ＳＭＢ♯ｋそれぞれにおいて、ビット線ツイスト領域ＴＷＳが設けられ、このビット線ツイスト領域ＴＷＳにおいて、ビット線ＢＬＰに交差部が設けられる。このビット線ツイスト領域ＴＷＳの数は、ビット線ツイスト構造に応じて適当に定められる。図４においては、サブメモリブロックＳＭＢ♯１−ＳＭＢ♯ｋそれぞれにおいてビット線ツイスト領域ＴＷＳが１つ配置される構成を代表的に示す。
【００４９】
このビット線ツイスト領域ＴＷＳにおいてワード線ＷＬが配置される。このビット線ツイスト領域ＴＷＳにおいて、ワード線ＷＬを配置する構成については、後に詳細に説明する。ビット線ツイスト領域ＴＷＳにメモリセルを配置することにより、メモリアレイ領域を効率的に利用することができる。
【００５０】
このメモリブロックＭＢ♯ｉの列方向の両側にセンスアンプ帯ＳＢ♯ｉおよびＳＢ♯ｉ＋１が配置される。このセンスアンプ帯ＳＢ♯ｉおよびＳＢ♯ｉ＋１との境界領域において、ダミーワード線群ＤＷＬＧが配置される。このダミーワード線群ＤＷＬＧは複数のダミーワード線を含む。ワード線ＷＬと同じピッチで、これらのダミーワード線（ダミーセルゲート電極配線）が配置される。このダミーワード線群ＤＷＬＧは、以下の理由のために設けられる。
【００５１】
センスアンプ帯ＳＢ♯ｉおよびＳＢ♯ｉ＋１とメモリサブブロックＳＢ♯ｉとの境界部においては、トランジスタのレイアウトパターンの規則性が変化する。すなわち、トランジスタの粗密状態が異なる。したがって、実際のウェハプロセスにおいては、このパターンレイアウトの規則性の変化のため、露光光の乱反射などによりパターンずれが生じ、センスアンプ帯に隣接するメモリセルトランジスタ（ゲート電極配線）が、メモリサブブロックの内部に配置されるメモリセルトランジスタとパターンが異なって形成される。このパターンレイアウトの規則性を維持するために、センスアンプ帯ＳＢ♯ｉおよびＳＢ♯ｉ＋１に隣接する領域に、ダミーワード線を配置し、メモリセルトランジスタゲート電極配線その他のメモリセルのパターンレイアウトの規則性を維持する。ダミーワード線ＤＷＬＧに含まれるダミーワード線（ダミーセル）は実際のアクセスには用いられない。単に、リソグラフィ工程時において規則性を維持するために用いられるだけであり、データアクセスのためには、ワード線ＷＬに接続されるメモリセルが使用される。
【００５２】
従来は、このダミーワード線群ＤＷＬＧの領域においては、ダミーセルが形成され、ダミーセルトランジスタゲート電極配線が配置されるだけであり、杭打ち用の低抵抗導電線は配置されない。本実施の形態においては、ビット線ツイスト領域に配置されたメモリセル行のワード線を杭打ち構造とするため、ダミーワード線（ゲート電極配線）に対応して、低抵抗の導電線を配置し、これをノーマルセル（データアクセスされるメモリセル）に対して配置されるワード線を杭打ち構造とするために利用する。すなわち、ノーマルメモリセル（以下メモリセルと称す）のゲート電極配線と対応の低抵抗導電線とを位置をシフトして接続する。
【００５３】
このメモリブロックＭＢ♯ｉに対応してＸデコード回路ＸＤＣが配置される。このＸデコード回路ＸＤＣにおいて、ワード線ＷＬそれぞれに対応してワード線ドライバＷＤが配置される。このＸデコード回路ＸＤＣにおいて、ワード線ドライバのパターンレイアウトの規則性を維持するために、またダミーワード線に対応してダミーワード線ドライバが配置されてもよい。このダミーワード線ドライバを、ダミーワード線配置領域に配置された低抵抗導電線をアドレス信号に従って選択状態へ駆動するために用いてもよく、また、ノーマルセル行に対応して配置されるワード線ドライバと対応の低抵抗導電線の接続を、低抵抗導電線と対応のゲート電極配線とのシフトに応じて、シフトさせてもよい。
【００５４】
図５は、図４に示すサブメモリブロックにおけるビット線の構成を概略的に示す図である。図５においては、サブメモリブロックＳＭＢ♯ｊにおけるビット線構造を示す。図５においてビット線ＢＬａ，ＺＢＬａ−ＢＬｄ，ＺＢＬｄが対をなして配置される。ビット線ＢＬａ，ＺＢＬａ−ＢＬｄ，ＺＢＬｄの対それぞれに対してセンスアンプＳＡａ−ＳＡｂが交互に、これらのビット線の両側に配置される。このサブメモリブロックＳＭＢ♯ｊにおいて、ビット線ツイスト領域ＴＷＳが、その列方向における中央領域に１つ配置される。
【００５５】
ビット線対ＢＬＰにおいて１つおきのビット線対に交差部が設けられる。図５においては、ビット線ＢＬａ，ＺＢＬａとビット線対ＢＬｃおよびＺＢＬｃに対し交差部が設けられる。この交差部においては、ビット線ＺＢＬａおよびＺＢＬｃは、たとえば第２メタル配線３０で相互接続され、ビット線ＢＬａおよびＢＬｃは、それぞれ、第１メタル配線３１で相互接続される。これらの第１および第２のメタル配線３０および３１は、それぞれ、銅またはアルミニュウムを主要配線材料として形成される。
【００５６】
これらのビット線ＢＬａ，ＺＢＬａ−ＢＬｄ，ＺＢＬｄは、ビット線ツイスト領域ＴＷＳ外においては、それぞれ、第１メタル配線で構成される。この第１メタル配線３１および第２メタル配線３０は、配線層が異なるため、ビット線間ピッチを変更することなく、上層の第２メタル配線３０を「飛び越し配線」として用いて、ビット線に交差部を形成して、ビット線の位置を交換することができる。
【００５７】
１つおきのビット線対ＢＬＰに交差領域を設け、ビット線の位置を交換することにより、隣接するビット線対のビット線間の結合容量を半減することができる。たとえば、ビット線ＢＬｂおよびＺＢＬａは、その近接領域が、センスアンプＳＡｂからツイスト領域ＴＷＳまでの間の領域であり、交差領域が設けられない場合に比べて、その結合容量を低減することができる。
【００５８】
この図５に示すような、１つおきのビット線対ＢＬＰに交差領域を設けるビット線ツイスト構造は、「一重ツイストビット線構造」と呼ばれる。
【００５９】
このビット線ツイスト領域ＴＷＳにおいては、第１および第２メタル配線３０および３１が配設されるだけであるため、この下層領域に、ノーマルメモリセルを形成し、これらのメモリセル行に対して、たとえば第１ポリシリコンで構成されるメモリセルトランジスタゲート電極配線を配設して、１行のメモリセルを相互接続し、応じてワード線ＷＬを配設する。
【００６０】
図６は、ビット線ツイスト構造の他の構成を示す図である。この図６においても、サブメモリブロックＳＭＢ♯ｊにおけるビット線ＢＬａ，ＺＢＬａ−ＢＬｄ，ＺＢＬｄを代表的に示す。この図６に示すビット線ツイスト構造においては、ビット線ツイスト領域ＴＷＳ１−ＴＷＳ３が設けられる。これらのビット線ツイスト領域ＴＷＳ１−ＴＷＳ３は、たとえば、ビット線を列方向に沿って４分割する位置に配置される。
【００６１】
ビット線ＢＬａ，ＺＢＬａおよびＢＬｃ，ＺＢＬｃについては、ビット線ツイスト領域ＴＷＬ１およびＴＷＬ３において交差部が設けられる。ビット線ＢＬｂ，ＺＢＬｂおよびＢＬｄ，ＺＢＬｄについては、ビット線ツイスト領域ＴＷＳ２において交差部が設けられる。このビット線ツイスト領域においては、第２メタル配線３０および第１メタル配線３１が用いられ、ビット線ＢＬａ，ＺＢＬａ−ＢＬｄ，ＺＢＬｄは、ビット線ツイスト領域以外の領域においては、第１メタル配線で構成される。
【００６２】
この図６に示すビット線ツイスト構造の場合、隣接ビット線対においては、同じ位置には交差部は設けられず、交差部は、異なるビット線ツイスト領域に設けられている。したがって、たとえば、ビット線ＢＬｂとビット線ＺＢＬａが近接する領域は、センスアンプＳＡｂから交差領域ＴＷＳ３などの領域であり、さらに、このビット線ＢＬｂおよびＺＢＬａの間の結合容量を低減することができる。
【００６３】
この図６に示すように、各ビット線対に交差領域を設け、隣接ビット線対間でその交差部の位置を異ならせる構成は、「二重ツイストビット線構成」と一般に呼ばれる。
【００６４】
この図５および図６に示すビット線ツイスト構造の他に、各ビット線の負荷を同じとし、その交差部の数を等しくするために、交差部の数の少ないビット線に対しセンスアンプ近傍でさらに交差部が設けられてもよい。また、ビット線ツイスト領域の数および配置は図５および６と異なり、さらに多くのビット線ツイスト領域が配置されてもよい。ビット線対において所定の領域において、異なる配線層の配線を用いてビット線の位置を交換するツイスト構造が、形成されていればよい。
【００６５】
本実施の形態１においては、このビット線ツイスト構造においてビット線の交差部を、ビット線を構成する第１メタル配線と、この第１メタル配線より上層の第２メタル配線を用いて形成し、かつ基板領域メモリセルを形成して各メモリセル行に対応してワード線（ゲート電極配線）を配設する。
【００６６】
図７は、この発明の実施の形態１に従う杭打ち構造のワード線の構成を概略的に示す図である。ワード線ＷＬは、ワード線ドライバＷＤからのワード線選択信号を伝達する低抵抗のメタル配線（導電線）３６と、メモリセルトランジスタのゲートを構成する高抵抗のゲート電極配線（行選択線）３５と、杭打ち領域ＫＵ♯１−ＫＵ♯ｋ＋１それぞれにおいて低抵抗メタル配線３６と高抵抗ゲート電極配線３５を電気的に接続する杭打ちコンタクト３７を含む。この低抵抗メタル配線３６と、高抵抗ゲート電極配線３５を杭打ちコンタクト３７で電気的に接続することにより、ワード線ＷＬの抵抗を等価的に低減し、ワード線ＷＬにおける信号伝搬遅延を低減する。
【００６７】
本実施の形態１においては、この低抵抗メタル配線３６と対応のゲート電極配線３５は、別の行に配置される（平面レイアウト的に見て異なる行に対応して配置される）。したがって、この低抵抗メタル配線３６は、第２メタル配線で構成され、この第２メタル配線の位置を第１メタル配線でシフトして対応のゲート電極配線と電気的に接続される。従って、等価的に、杭打ちコンタクト３７が、位置シフト用の第１メタル配線と、このシフト用第１メタル配線を対応のゲート電極配線に電気的に接続するコンタクトとを含む。
【００６８】
低抵抗メタル配線３６は、ビット線ツイスト領域と異なる行に配置し、低抵抗メタル配線３６と対応のゲート電極配線３５の接続位置をずらせることにより、ビット線交差領域において、メモリセル行すなわちゲート電極配線３５を配設する。なお、特に、断らないが、メモリセルトランジスタゲート電極配線が形成されている場合、対応の１行のメモリセルが形成されている。
【００６９】
図８は、ワード線杭打ち領域におけるワード線杭打ちのレイアウトを概略的に示す図である。図８においては、ワード線杭打ち領域ＫＵ♯の部分の構成を概略的に示す。ワード線杭打ち領域ＫＵ♯においてはビット線は配置されず、従ってメモリセルは、配置されない。
【００７０】
センスアンプ帯ＳＢ♯に隣接して、ダミーワード線配置領域ＤＷＬＲが配置される。このダミーワード線配置領域ＤＷＬＲにおいては、従来のダミーワード線に相当するダミーゲート電極線ＤＴＧと、その上層に、ダミーゲート電極線ＤＴＧと整列して、ダミーメタル配線ＤＭＴＳが配置される。このダミーメタル配線ＤＭＴＳは、第２メタル配線で構成される。ダミーゲート電極線ＤＴＧに１行のダミーセル（ダミーセルトランジスタ）が接続される。
【００７１】
このダミーワード線配置領域ＤＷＬＲに隣接して、ノーマルワード線配置領域ＮＷＬＲＡが設けられる。このノーマルワード線配置領域ＮＷＬＲＡにおいては、それぞれに１行のメモリセルが接続するワード線ＷＬが行方向に延在して配置される。このワード線ＷＬは、１行のメモリセル（メモリセルトランジスタのゲート）が接続されるメモリセルトランジスタゲート電極配線ＴＧと、このメモリセルトランジスタゲート電極配線ＴＧと整列して上層に配置される第２メタル配線ＭＴＳを含む。
【００７２】
ビット線ツイスト領域ＴＷＳＡにおいては、行方向に延在して、メモリセルトランジスタゲート電極配線ＴＧが配設される。従って、ビット線ツイスト領域において、所定数行のメモリセルが整列して配置され、各行のメモリセルのアクセストランジスタが、対応のゲート電極配線ＴＧに接続される。
【００７３】
なお、以下の説明においては、特に断らないが、ゲート電極配線ＴＧが配設されている場合、各ゲート電極配線に対応して、１行のメモリセルが配置され、１行のメモリセルのアクセストランジスタのゲート電極が、ゲート電極配線ＴＧにより相互接続される。
【００７４】
ダミーワード線配置領域ＤＷＬＲに配置されたダミーメタル配線ＤＭＴＳは、それぞれスルーホール４０を介して列方向に延在する接続配線ＭＴＦを介して、ノーマルワード線配置領域ＮＷＬＲＡに配置されたワード線ＷＬのメモリセルトランジスタゲート電極配線ＴＧにコンタクト４２を介して電気的に接続される。各ワード線ＷＬにおいて形成される第２メタル配線ＭＴＳは、また、スルーホール４０を介して別の行に配置されたトランジスタゲート電極配線に接続配線ＭＴＦを介して接続される。この接続配線ＭＴＦは、第１メタル配線で構成される。
【００７５】
ビット線ツイスト領域ＴＷＳＡにおいては、このノーマルワード線配置領域ＮＷＬＲＡに配置されたワード線ＷＬに対応して配置される第２メタル配線ＭＴＳが、スルーホール４０および接続配線ＭＴＦおよびコンタクト４２を介してそれぞれトランジスタゲート電極配線ＴＧに接続される。したがって、このビット線交差領域ＴＷＳＡに形成されるメモリセルトランジスタゲート電極配線ＴＧは、すべて、ノーマルワード線配置領域ＮＷＬＲＡに配置された第２メタル配線に接続配線ＭＴＦを介して接続され、等価的に、ワード線杭打ち構造が実現される。
【００７６】
低抵抗の第２メタル配線と対応のゲート電極配線との距離は、所定数行ずれて行われる。各ワード線において、接続配線のＭＴＦの長さを同一とし、ワード線の信号伝播遅延を各ワード線において等しくする。しかしながら、接続配線ＭＴＦは、低抵抗の第１メタル配線であり、その長さの相違による信号伝播遅延は、無視することができる程度であれば、その接続配線ＭＴＦの長さは、異なっていてもよい（この場合、第２メタル配線ＭＴＳとゲート電極配線との間の接続のレイアウトに対する制約が制限され、効率的に接続配線ＭＴＦを配置することができる）。
【００７７】
このダミーワード線配置領域ＤＷＬＲに配置されるダミーメタル配線ＤＭＴＳの数が、ビット線交差領域ＴＷＳＡに配置されるメモリセルトランジスタゲート電極配線ＴＧの数と同じ場合には、ノーマルワード線配置領域ＮＷＬＲＢにおいては、各ワード線ＷＬにおいては、メモリセルトランジスタゲート電極配線ＴＧが、その上層に整列して配置される第２メタル配線ＭＴＳに、バイアホール４４を介して電気的に接続される。この場合、ノーマルワード線配置領域ＮＷＬＲＡおよびＮＷＬＲＢにおいて、ワード線シャント配線の長さが、接続配線ＭＴＦだけ異なる。しかしながら、図７に示すように、杭打ちコンタクトが各ワード線において並列に接続されるため、接続配線ＭＴＦを同一長さに設定すれば、接続配線ＭＴＦにによる信号伝播遅延のバラツキはなく、接続配線ＭＴＦによる杭打ちコンタクトにおける信号伝播遅延の影響は、十分に無視することができる値に設定することができる。これに代えて、バイアホール４４のコンタクトを、接続配線ＭＴＦによる信号伝播遅延の影響を補償するように、その抵抗値が調整されてもよい。
【００７８】
サブメモリブロックＳＭＢ♯ＢおよびＳＭＢ♯Ａが、このワード線杭打ち領域ＫＵ♯の両側に配置される。これらのサブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂにおいては、列方向に延在してビット線ＢＬおよびＺＢＬがそれぞれ対をなして配置される。このビット線ツイスト領域ＴＷＳＡにおいて、ビット線ＢＬおよびＺＢＬは、それぞれ交差配線ＭＴＳＢおよびＭＴＦＢよりその位置が交換される。ここで、図８においては、ビット線ＢＬが、たとえば第１メタル配線ＭＴＦＢによりその位置が交換され、ビット線ＺＢＬが、第２メタル配線ＭＴＳＢを介してその位置が交換される。
【００７９】
ビット線ツイスト領域ＴＷＳＡ以外の領域においては、ビット線ＢＬおよびＺＢＬは、それぞれ、第１メタル配線ＭＴＦＢで構成され、それぞれに対応の列のメモリセルが接続される。このビット線ツイスト領域ＴＷＳＡにおいては、したがって、ビット線に対しては、第１および第２メタル配線ＭＴＦＢおよびＭＴＳＢが配置されるだけである。このビット線ツイスト領域ＴＷＳＴにおいて、第１メタル配線ＭＴＦＢよりも下層に形成されるメモリセルトランジスタゲート電極配線ＴＧ（メモリセル）を、ビット線の交差構造に影響を及ぼすことなく配置することができる。
【００８０】
これにより、メモリサブブロックＳＭＢ♯ａおよびＳＭＢ♯ｂにおいて配置されるワード線の数を、すなわち、メモリセル行の数を増加させることができ、従って、ビット線ツイスト領域のエリアペナルティをなくすことができ、メモリアレイ面積を低減することができ、応じてチップ面積を低減することができる。
【００８１】
ビット線ツイスト構造は、一重ツイスト構造および二重ツイスト構造のいずれであってもよい。ビット線交差領域に、メモリセル（メモリセルトランジスタゲート電極配線ＴＧ）を配置し、また、ダミーワード線配置領域にダミーメタル配線を、ワード線裏打ち用の第２メタル配線と同一配線層の配線で形成する。このダミーワード線配置領域に設けられたダミーメタル配線を、ワード線裏打ちに利用することにより、各ワード線においては、異なる行に配置された第２メタル配線とメモリセルトランジスタゲート電極配線とが杭打ち領域において電気的に接続され、応じて、ビット線ツイスト領域に配置されたメモリセルゲート電極配線をメタル配線で裏打ちをすることができる。
【００８２】
この実際にビット線ツイスト領域に配置されるメモリセルトランジスタゲート電極配線（メモリセル行）の数に応じて、ダミーワード線配置領域に配置されるダミーワード線（ダミートランジスタゲート電極線）および上層のダミーメタル配線の数を定める。
【００８３】
図９は、この図８に示すワード線杭打ち領域ＫＵ♯の杭打ち部の断面構造を概略的に示す図である。図９において、ダミーワード線配置領域に、ダミーゲート電極配線ＤＴＧと、このダミーゲート電極配線ＤＴＧと整列してたとえば第２メタル配線で形成されるダミーメタル配線（ＤＭＴＳ）５０が設けられる。杭打ち領域においてはダミーセルは配置されない。単にダミーゲート電極配線ＤＴＧが行方向に延在するだけである。
【００８４】
このダミーメタル配線（ＤＭＴＳ）５０は、スルーホール４０を介して接続配線（ＭＴＦ）５３ａに電気的に接続される。この接続配線（ＭＴＦ）５３ａは、所定数行離れたワード線に含まれるメモリセルトランジスタゲート電極配線（ＴＧ）５２ａに、コンタクト４２を介して電気的に接続される。このメモリセルトランジスタゲート電極配線（ＴＧ）５２ａに整列して配置される低抵抗メタル配線（ＭＴＳ）５１ａは、破線で示すスルーホールを介して別の行に配置されたメモリセルゲート電極配線に結合される。この杭打ち領域以外の領域において、ゲート電極配線ＴＧに対応してメモリセルが形成される。
【００８５】
ノーマルワード線配置領域ＮＷＬＡとビット線ツイスト領域ＴＷＳＡの境界部において配置されるメモリセルトランジスタゲート電極配線（ＴＧ）５２ｂは、ノーマルワード線配置領域ＮＷＬＡの別の行に配置された低抵抗メタル配線に電気的に接続される。このゲート電極配線（ＴＧ）５２ｂに整列して配置される低抵抗メタル配線（ＭＴＳ）５１ｂが、スルーホール４０を介して接続配線（ＭＴＦ）５３ｂに電気的に接続される。この接続配線（ＭＴＦ）５３ｂが、ビット線交差領域に配置されたメモリセルをトランジスタゲート電極配線（ＴＧ）５２ｃに、コンタクト４２を介して電気的に接続される。
【００８６】
図１０は、図８に示すビット線交差部の断面構造を概略的に示す図である。図１０に示すように、ビット線ＺＢＬが、スルーホール５５ａおよび５５ｂを介してツイスト用メタル配線ＭＴＳＢに結合される。このツイスト用メタル配線ＭＴＳＢの下層に、ビット線（ＢＬ）を接続する配線ＭＴＦＢが配置される。メタル配線ＭＴＦＢおよびビット線ＺＢＬは、ともに第１メタル配線である。これらのビット線ＺＢＬおよび接続用メタル配線ＭＴＦＢの下層に、メモリセルトランジスタゲート電極配線ＴＧが配設される。ツイスト用メタル配線ＭＴＳＢは、第２メタル配線である。したがって、このビット線のツイスト構造に何ら影響を及ぼすことなく、メモリセルトランジスタゲート電極配線ＴＧ（メモリセル）を配設することができる。このビット線ツイスト部においては、ゲート電極配線ＴＧに対応してメモリセルが形成される。
【００８７】
この構成においては、ビット線はビット線ツイスト領域においても連続的に形成されており、また、メモリセル行も連続的に列方向にそって配置することができる。ビット線ツイスト領域において、パターンの規則性の維持のためにリソグラフィダミーセルを配置することがなく、ビット線ツイスト領域において配置されるメモリセルをデータ記憶用のメモリセルとして用いることができ、メモリアレイ内において、メモリセルを効率的に配置することができる。
【００８８】
［変更例］
図１１は、この発明の実施の形態１に従う半導体記憶装置の変更例のアレイ部の構成を概略的に示す図である。図１１においては、杭打ち領域ＫＵ♯により、メモリブロックは、２つのサブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂに分割される。これらのサブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂの両側に、センスアンプ帯ＳＢ♯ＡおよびＳＢ♯Ｂが、対向して配置される。センスアンプ帯ＳＢ♯Ａに隣接して、ダミーワード線配置領域ＤＷＬＲＡが配置され、センスアンプ帯ＳＢ♯Ｂに隣接してダミーワード線配置領域ＤＷＬＲＢが配置される。これらのダミーワード線配置領域ＤＷＬＲＡおよびＤＷＬＲＢにおいては、ダミーメタル配線ＤＭＴＳが、ダミーワード線（ダミートランジスタゲート電極配線）に整列して配置される。
【００８９】
サブメモリブロックＳＡＢ♯ＢおよびＳＡＢ♯Ａの列方向の中央部に、ビット線ツイスト領域ＴＷＳが設けられる。このビット線ツイスト領域ＴＷＳに、メモリセルのトランジスタゲート電極配線ＴＧが配置される（メモリセルが配置される）。
【００９０】
この図１１に示す配置においては、両側に配置されたダミーワード線配置領域ＤＷＬＲＡおよびＤＷＬＲＢそれぞれに配置されたダミーメタル配線ＤＭＴＳを用いて、ワード線において、低抵抗メタル配線ＭＴＳとゲート電極配線ＴＧとの接続をシフトする。ダミーワード線配置領域ＤＷＬＲＡおよびＤＷＬＲＢに含まれるダミーメタル配線ＤＭＴＳを利用して、ビット線ツイスト領域ＴＷＳに配置されるメモリセルトランジスタゲートＴＧに対する第２メタル配線による裏打ちを行なうことができる。
【００９１】
このサブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂの両側に配置されたダミーメタル配線ＤＭＴＳを利用して、低抵抗導電線（第２メタル配線）とゲート電極配線との接続のシフト方向を中央部方向に設定することにより、全ワード線において、裏打ちの接続をシフトさせることができ、各ワード線における裏打ちコンタクトのための接続配線の長さを均一にすることができ、ワード線の信号伝搬特性を等しくすることができる。
【００９２】
［変更例２］
図１２は、この発明の実施の形態１の変更例２の構成を概略的に示す図である。この図１２に示す構成は、図１１に示す構成と、以下の点が異なっている。すなわち、サブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂにおいて、３つのビット線ツイスト領域ＴＷＳ１、ＴＷＳ２およびＴＷＳ３が設けられる。これらのビット線交差領域ＴＷＳ１−ＴＷＳ３それぞれにおいて、メモリセルゲート電極配線ＴＧ、すなわち、メモリセルが配置される。この図１２に示す構成の他の構成は、図１１に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００９３】
この図１２に示す構成においては、ビット線交差領域ＴＷＳ１−ＴＷＳ３それぞれに、所定数のメモリセルゲート電極配線ＴＧを配置することができ、より効率的にアレイ面積を利用して、ワード線の数を増大させることができる。この場合、メモリブロックＳＭＢ♯ＡにＳＭＢ♯Ｂの両側に設けられたダミーワード線配置領域ＤＷＬＲＡおよびＤＷＬＲＢからのダミーメタル配線ＤＭＴＳを用いて、ワード線の低抵抗メタル配線と高抵抗ゲート電極配線との接続をシフトする。両側のダミーワード線配置領域に配置されたダミーメタル配線ＤＭＴＳを利用することにより、各ビット線交差領域ＴＷＳ１−ＴＷＳ３それぞれに設けられたメモリセルゲート電極配線ＴＧを、第２メタル配線で裏打ちをすることができる。
【００９４】
また、この第２メタル配線とゲート電極配線の接続のシフト距離を、ビット線ツイスト領域ＴＷＳ１−ＴＷＳ３の幅よりも大きくすることにより、確実に、第２メタル配線とゲート電極配線との接続をシフトして、すべてのメモリセルゲート電極配線に対する第２メタル配線の裏打ちを行なうことができる。
【００９５】
［接続配線の配置１］
図１３は、この発明の実施の形態１におけるワード線裏打ちシフトの接続配線の配置を概略的に示す図である。図１３においては、ワード線ＷＬ１−ＷＬ８と、交差領域に配置されるメモリセルゲート電極配線ＴＧ１−ＴＧ４を示す。ビット線ツイスト領域において、１例として、４本のゲート電極配線が配置される。この４本のゲート電極配線のメタル裏打ちを実現するために、第２メタル配線の接続が４ワード線シフトされる。
【００９６】
図１３において、ワード線ＷＬ１−ＷＬ８それぞれが、メモリセルゲート電極配線ＴＧと、上層の低抵抗メタル配線（第２メタル配線）ＭＴＳとで構成される。これらの低抵抗メタル配線ＭＴＳとメモリセルゲート電極配線ＴＧは、各ワード線ＷＬ１−ＷＬ８それぞれにおいて、平面レイアウト的に見て、重なり合って配置される。図１３においては、接続を明確に示すために、メタル配線ＭＴＳおよびゲート電極配線ＴＧがずれて配置されるように示す。
【００９７】
４本のワード線の裏打ちを実現するために、第２メタル配線ＭＴＳに対しスルーホール４０が、８本のワード線の周期を持って規則的に配置される。各第２メタル配線ＭＴＳが、４行ずれた位置のワード線のゲート電極配線ＴＧに、それぞれ接続配線（第１メタル配線）ＭＴＦを介して接続される。コンタクト４２を介して、接続配線ＭＴＦとゲート電極配線ＴＧとが電気的に接続される。第２メタル配線ＭＴＳおよびゲート電極配線ＴＧは、平面図的に見て互いに重なり合っているため、接続配線ＭＴＦは、メタル配線ＭＴＳおよびゲート電極配線ＴＧそれぞれに対し、８ワード線のパターン（周期）で順次配置される。
【００９８】
この配置においては、ワード線ＷＬ１−ＷＬ４のメタル配線ＭＴＳがスルーホール４０を介してワード線ＷＬ５−ＷＬ８のゲート電極配線ＴＧにコンタクト４２を介して電気的に接続される。ワード線ＷＬ５−ＷＬ８のメタル配線ＭＴＳが、スルーホール４０、接続配線ＭＴＦおよびコンタクト４２を介してメモリセルゲート電極配線ＴＧ１−ＴＧ４にそれぞれ電気的に接続される。
【００９９】
この図１３に示すように、ワード線のメタル配線およびゲート電極配線を連続するワード線を、対応の連続するワード線または転送ゲートに接続することにより、同一パターンを繰返し配置してスルーホールおよびコンタクトホールを形成でき、接続配線のパターンレイアウトが容易となる。
【０１００】
［接続配線の配置２］
図１４は、ワード線杭打ちのメタル配線の接続の第２の構成を示す図である。この図１４に示す配置においても、ワード線ＷＬ１−ＷＬ８と、ビット線ツイスト領域に配置されるメモリセルゲート電極配線ＴＧ１−ＴＧ４を示す。ワード線ＷＬ１−ＷＬ８は、それぞれ、平面図的に見て整列して配置される低抵抗メタル配線ＭＴＳおよび高抵抗のメモリセルゲート電極配線ＴＧを含む。
【０１０１】
この図１４に示す配置においては、メタル配線ＭＴＳに対するスルーホール４０が、列方向において１つのワード線おきに順次配置される。ビット線ツイスト領域に配置されるワード線（メモリセルゲート電極配線）の数に応じて、４つの接続配線ＭＴＦのサイクルで、スルーホール４０が繰返し配置される。ワード線ＷＬ１、ＷＬ３、ＷＬ５、およびＷＬ７に対し、それぞれ、順次スルーホール４０が形成され、それぞれ第１メタル配線ＭＴＦを介してワード線ＷＬ５、ＷＬ７のゲート電極配線ＴＧにコンタクト４２を介してそれぞれ接続され、またワード線ＷＬ５およびＷＬ７の低抵抗メタル配線ＭＴＳが、それぞれゲート電極配線ＴＧ１およびＴＧ３に電気的に接続される。
【０１０２】
続いて、ワード線ＷＬ２、ＷＬ４、ＷＬ６およびＷＬ８に対し、順次、スルーホール４０が形成され３本のワード線を間において、それぞれゲート電極配線ＴＧにコンタクト４２を介して電気的に接続される。したがって、ワード線ＷＬ２およびＷＬ４のメタル配線ＭＴＳが、それぞれ、ワード線ＷＬ６およびＷＬ８のゲート電極配線ＴＧに電気的に接続され、またワード線ＷＬ６およびＷＬ８のメタル配線が、スルーホールを介して、ゲート電極配線ＴＧ２およびＴＧ４にそれぞれメタル配線ＭＴＦおよびコンタクト４２を介して電気的に接続される。
【０１０３】
この図１４に示すように、４つのスルーホール４０を単位として繰返し配置し、かつ単位スルーホール内において、１行おきにスルーホール４０を配置し、また、対応して４つのコンタクトを単位として繰返し配置しかつ単位コンタクト内において１行おきにコンタクト４２を形成することにより、接続配線ＭＴＦの長さを全ワード線について同一として配置でき、また、スルーホール４０およびコンタクト４２それぞれのピッチを十分に大きくすることができ、メタル配線ＭＴＦの行方向のピッチを大きくすることなく、十分にスルーホール４０およびコンタクト４２を形成することができ、ワード線杭打ち部の占有面積を低減することができる。
【０１０４】
［接続配線の配置３］
図１５は、この発明の実施の形態１におけるワード線裏打ちの接続の他の配置を概略的に示す図である。この図１５においても、ワード線ＷＬ１−ＷＬ８と、ビット線ツイスト領域に配置されるゲート電極配線ＴＧ１−ＴＧ４に対するメタル配線とゲート電極配線の接続を示す。
【０１０５】
この図１５に示す接続配線の配置においては、２つのスルーホール４０を単位として、単位スルーホール内において１つのワード線を置いてこれらの２つのスルーホールを配置し、この２つのスルーホールで構成されるスルーホール単位を順次１行ずらせて配置する。すなわち、連続する偶数番号のワード線に対して配置される２つのスルーホールの組と、連続する奇数番号のワード線に対して配置される２つのスルーホールの組を交互に配置する。４つのスルーホールを単位として、繰返しスルーホールを配置する。
【０１０６】
ワード線ＷＬ１−ＷＬ４のメタル配線ＭＴＳがスルーホール４０およびメタル配線ＭＴＦを介して、それぞれワード線ＷＬ５−ＷＬ８のゲート電極配線ＴＧに接続される。同様の配置により、ワード線ＷＬ５−ＷＬ８のメタル配線ＭＴＳが、スルーホール４０を介して、ゲート電極配線ＴＧ１−ＴＧ４にメタル配線ＭＴＦおよびコンタクト４２を介して接続される。
【０１０７】
連続するメタル配線ＭＴＳの対と接続する接続配線ＭＴＦの対の間に、この連続するメタル配線の対と別の対のメタル配線に対する接続配線ＭＴＦが配置される。
【０１０８】
コンタクト４２は、スルーホール４０に対応して配置されており、従って、スルーホール４０と４行ずれて同じパターンで配置される。従って、コンタクト４２についても、連続するゲート電極配線に対するコンタクトの間に、別のゲート電極配線ＴＧに対する接続配線ＭＴＦが配設されている。
【０１０９】
４つのスルーホール４０で構成されるスルーホール単位および４つのコンタクト４２で構成されるコンタクト単位においては、隣接メタル配線または隣接ゲート電極配線に対してスルーホールまたはコンタクトが配置されるものの、その単位内において、１行おきのゲート電極配線または低抵抗メタル配線に対してコンタクト４２またはスルーホール４０が形成されている。したがって、連続的にスルーホール４０またはコンタクト４２を形成する場合に比べて、スルーホール４０およびコンタクト４２の配置面積を十分に確保することができ、スルーホール４０またはコンタクト４２の形成のために、メタル配線ＭＴＦのピッチを大きくする必要がなく、このワード線杭打ちのためのメタル配線のシフト構造による杭打ち領域の面積増大を抑制することができる。
【０１１０】
なお、図１３から図１５に示す接続配置においては、ビット線ツイスト領域に４行のメモリセルが配置され、対応して、４本のゲート電極配線ＴＧ（ＴＧ１−ＴＧ４）が配置されている。しかしながら、このビット線ツイスト領域に配置されるゲート電極配線ＴＧの数は、アレイ構成に応じて適当に定められればよい。各ビット線ツイスト領域に配置されるゲート電極配線の数に応じて、スルーホールおよびコンタクトの配置パターン（周期）が決定される。
【０１１１】
以上のように、この発明はの実施の形態１に従えば、ビット線交差領域においては、ビット線より上層のメタル配線を用いてビット線の交差構造を実現し、ビット線交差領域に、メモリセル（メモリセルゲート電極配線）を配置し、またダミーワード線領域に、低抵抗メタル配線を配置し、このダミーワード線領域の低抵抗メタル配線をワード線裏打ち用の低抵抗導電線として利用している。したがって、ビット線ツイスト領域においても、アクセス可能なメモリセルを配置することができ、アレイ面積を増大させることなく、記憶容量を増加させることができる。また、記憶容量が同一であれば、メモリアレイ面積を低減することができる。
【０１１２】
また、杭打ち配線シフト用のメタル配線は、ダミーワード線配置領域に配置しており、特別に、このシフト用のメタル配線を配置する領域を設ける必要はなく、アレイ面積の増大を抑制して、メモリアレイを効率的に利用してメモリセルを配置することができる。
【０１１３】
また、メモリセルキャパシタがＣＵＢ構造であり、このＤＲＡＭをロジックと同一チップ上に集積化することができ、システムＬＳＩなどの半導体集積回路装置のチップ面積を低減することができる。
【０１１４】
［実施の形態２］
図１６は、この発明の実施の形態２に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。図１６においては、杭打ち領域ＫＵ♯により分割される２つのサブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂを示す。これらのサブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂに対してセンスアンプ帯ＳＢ♯が配置され、センスアンプ帯ＳＢ♯に隣接して、ダミーワード線配置領域ＤＷＬＲが設けられる。このダミーワード線配置領域ＤＷＬＲにおいては、ダミーワード線を構成するダミーセルゲート電極配線と、その上層に形成されるメタル配線ＭＴＳが配置される。
【０１１５】
サブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂに共通に、ワード線ＷＬが配置される。ワード線ＷＬは、杭打ち領域ＫＵ♯において、接続配線（第１メタル配線）ＭＴＳにより、その接続がシフトされて、杭打ち構造が実現される。
【０１１６】
サブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂは、それぞれ、配線配置領域ＨＨＲによりメモリブロックＳＭＢ♯ＡＬ、ＳＭＢ♯ＡＲ、およびＳＭＢ♯ＢＬ、ＳＭＢ♯ＢＬに分割される。
【０１１７】
この配線配置領域ＨＨＲにおいては、ゲート電極配線ＴＧが配設され、この配線配置領域ＨＨＲに形成されたメモリセルが接続される。この配線配置領域ＨＨＲにおいて、ゲート電極配線ＴＧは、接続配線ＭＴＳによる接続シフトによりサブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂに配置されたワード線に対応して配置された低抵抗メタル配線と接続され、ワード線杭打ち構造が実現される。
【０１１８】
サブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂにおいては、ビット線対ＢＬＰが配置される。図１６においては、サブメモリブロックＳＭＢ♯Ａに配置されるビット線ＢＬＰを代表的に示す。このビット線対ＢＬＰは、列方向に連続的に延在し、交差部を持っていない。たとえば、メモリセルキャパシタが、ＣＯＢ構造の場合、ビット線対ＢＬＰに対し特に、交差部を設ける必要はない。本実施の形態２においては、このビット線対ＢＬＰが非ツイスト構造のビット線の場合においても、ワード線杭打ち構造を、接続シフトにより実現し、配線の空き領域を配線配置領域ＨＨＲとして利用し、この配線配置領域ＨＨＲにおいて、第２メタル配線を配設する。
【０１１９】
この配線配置領域ＨＨＲにおいて、メタル配線ＭＬＴを設ける。このメタル配線ＭＬＴは、たとえば第２メタル配線であり、ＤＲＡＭの内部電圧、すなわち高電圧ＶＰＰ、センス電源電圧ＶＣＣＳ、基板バイアス電圧ＶＢＢまたはセルプレート電圧ＶＣＰまたはビット線プリチャージ電圧ＶＢＬを伝達する。この配線配置領域ＨＨＲを、アレイ内部の領域に行方向に沿って配置する。メタル配線ＭＬＴを、このメモリアレイ外周部に配置される電圧伝達線と接続することにより、内部電圧伝達線の抵抗を低減でき、また負荷容量を大きくでき、内部電圧を安定に供給することができる。
【０１２０】
また、ワード線杭打ち領域ＫＵ♯において、たとえば、さらに上層の第３メタル配線を用いて電源電圧、接地電圧を伝達する電源供給線が配置される場合、この配線配置領域ＨＨＲにおいて、別の内部電圧を伝達するメタル配線ＭＬＴを配置することにより、アレイ面積を増大させることなく、内部電圧の安定化を実現することができる。この構成の場合、配線配置領域ＨＨＲにおいて、第２メタル配線がメタル配線ＭＬＴとして配置され、杭打ち領域ＫＵ♯に配置される第３メタル配線とバイアホールを介して電気的に接続されれば、内部電源／接地電圧を安定に伝達することができる。
【０１２１】
以上のように、この発明の実施の形態２に従えば、ワード線杭打ちのための低抵抗メタル配線をダミーワード線配置領域に配設し、ワード線杭打ち構造を、メタル配線とゲート電極配線の接続をシフトして実現しており、上層メタル配線を配置する領域をメモリアレイ内に確保することができ、内部電圧伝達線などを配置することができ、内部電圧を安定に供給することができる。
【０１２２】
なお、この配線配置領域ＨＨＲにおいて配置されるメタル配線ＭＬＴは、制御信号などを伝達する信号線として用いられてもよい。
【０１２３】
また、この配線配置領域ＨＨＲの数は、ビット線ツイスト構造を実現する交差領域と同様、複数個設けられてもよい。また、ダミーワード線配置領域ＤＷＬＲが、メモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂの両側に設けられ、この両側から、ワード線杭打ちの接続をシフトする構成が用いられてもよい。
【０１２４】
また、配線配置領域ＨＨＲに配置されるメタル配線の数は任意である。
［実施の形態３］
図１７は、この発明の実施の形態３に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。図１７において、メモリブロックが、サブワードドライブ帯ＳＷＤＢにより、サブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂに分割される。サブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂの所定領域に、ビット線ツイスト領域ＴＷＳが配置され、この領域において、ビット線対ＢＬＰに対して、交差配線３０および３１により、交差部が設けられる。これらの交差配線３０および３１は、それぞれ第１および第２メタル配線である。
【０１２５】
サブメモリブロックＳＭＢ♯Ａそれぞれにおいては、メモリセル行に対応してサブワード線（行選択線）ＳＷＬが配設され、これらのサブワード線ＳＷＬに、対応の行のメモリセルが接続される。サブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂに共通に、メインワード線ＭＷＬが配設される。
【０１２６】
サブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂに隣接して、ダミーワード線配置領域ＤＷＬＲが設けられ、このダミーワード線配置領域ＤＷＬＲに隣接して、センスアンプ帯ＳＡＢ♯が設けられる。このダミーワード線配置領域ＤＷＬＲにおいて、メタル配線ＭＴＳを配置し、このメタル配線ＭＴＳを、メインワード線ＭＷＬとして利用し、メインワード線とサブワード線との接続経路をシフトする。このメインワード線の接続シフトにより、ビット線ツイスト領域ＴＷＳにおいて、それぞれにメモリセルが接続されるサブワード線ＳＷＬを配設し、また対応のサブワードドライバＳＷＤを配置する。
【０１２７】
このビット線交差領域ＴＷＳに配置されるサブワードドライバに対しては、シフトされた位置のメインワード線からのメインワード線選択信号が伝達される。したがって、このビット線ツイスト領域ＴＷＳにおいて、ビット線ツイストのために交差配線３０および３１として、第１および第２メタル配線が用いられても、サブワード線ＳＷＬを、たとえば第１ポリシリコン配線であるゲート電極配線で構成することにより、サブワードドライバＳＷＤを、このビット線ツイスト領域ＴＷＳに配置することができる。
【０１２８】
このビット線交差領域ＴＷＳに配置されたサブワードドライバＳＷＤに対しては、サブメモリブロックＳＭＢ♯ＡおよびＳＭＢ♯Ｂに共通に配置されるメインワード線ＭＷＬの対応のメインワード線からのメインワード線選択信号がシフトして伝達される。
【０１２９】
図１８は、メインワード線とサブワード線の接続を概略的に示す図である。図１８に示すように、サブワード線ＳＷＬそれぞれに対応してサブワードドライバＳＷＤが配置される。サブワードドライバＳＷＤは、対応のメインワード線ＭＷＬ上の信号とサブデコード信号ＳＤとに従って、対応のサブワード線ＳＷＬを選択状態へ駆動する。サブワード線ＳＷＬに、対応の行のメモリセルＭＣが接続される。
【０１３０】
１つのメインワード線ＭＷＬに対し、複数（４本または８本等）のサブワード線ＳＷＬが、サブメモリブロックにおいて配置される。したがって、メインワード線ＭＷＬが第２メタル配線で形成され、サブワード線ＳＷＬが、たとえば第１ポリシリコン配線で構成される場合において、ビット線対ＢＬＰに交差部が設けられても、ビット線ツイスト領域においてサブワード線ＳＷＬを配置することができる。このビット線ツイスト領域ＴＷＳに、１つのメインワード線ＭＷＬに対応して配置される複数のサブワード線ＳＷＬを配置することにより、単に、メインワード線とサブワードドライバとの接続のシフトだけで、メモリアレイを効率的に利用してメモリセルを配置することができ、アレイ面積の増大を抑制することができる。
【０１３１】
このメインワード線ＭＷＬの接続をシフトする場合、ダミーワード線配置領域ＤＷＬＲに対応して配置されるダミーＸデコーダを実際に動作するデコード回路として用いてもよく。またＸデコーダとメインワード線との接続を、このサブメモリアレイＳＭＢ♯ＡおよびＳＭＢ♯Ｂにおけるシフト接続配線ＭＴＦのシフト方向と逆方向にシフトして、その接続が実現されてもよい。
【０１３２】
また、ビット線ツイスト領域に配置されるサブワード線の数は、アレイ構成に応じて、適当に定められればよい。
【０１３３】
以上のように、この発明の実施の形態３に従えば、メインワード線に対応するメタル配線をダミーワード線配置領域に配置し、メインワード線とサブワードドライバとの接続をシフトし、また、ビット線ツイスト領域においてサブワード線を配置し、このビット線ツイスト領域に配置されるサブワードドライバとメインワード線の接続もシフトしている。したがって、ビット線ツイスト領域をメモリセルの配置のために利用することができ、アレイ面積を増大させることなく記憶容量を増大させることができ、また逆に、同一記憶容量のメモリアレイを実現する場合、メモリアレイ面積を低減することができる。
【０１３４】
【発明の効果】
以上のように、この発明に従えば、多層配線構造において、ダミーワード線配置領域に上層低抵抗メタル配線を配置し、その上層配線の位置をずらせて対応の下層配線に属している。したがって、メモリセル配置領域内において上層配線を配置する領域に空領域を形成することができ、必要な配線を効率的に、このメモリアレイ内に配置することができる。
【０１３５】
特に、ビット線ツイスト領域において、ビット線ツイスト構造を上層配線を用いて形成することにより、このビット線ツイスト領域においてワード線を配置することができ、メモリアレイを効率的に利用してメモリセルを配置することができる。
【図面の簡単な説明】
【図１】この発明が適用されるＤＲＡＭを含む半導体集積回路装置の全体の構成を概略的に示す図である。
【図２】この発明に従う半導体記憶装置のメモリセルの断面構造を概略的に示す図である。
【図３】図１に示すＤＲＡＭのアレイ部の構成を概略的に示す図である。
【図４】図３に示すメモリブロックの構成を概略的に示す図である。
【図５】この発明の実施の形態１におけるビット線ツイスト領域のビット線の配置の一例を示す図である。
【図６】この発明の実施の形態１におけるビット線ツイスト領域におけるビット線交差部の配置の他の例を示す図である。
【図７】図４におけるワード線の構成を概略的に示す図である。
【図８】この発明の実施の形態１におけるワード線の配置を示す図である。
【図９】図８に示すワード線の断面構造を概略的に示す図である。
【図１０】図８に示すビット線交差領域の断面構造を概略的に示す図である。
【図１１】この発明の実施の形態１の変更例の構成を概略的に示す図である。
【図１２】この発明の実施の形態１の変更例２の構成を概略的に示す図である。
【図１３】この発明の実施の形態１におけるワード線杭打ちのスルーホールおよびコンタクトの接続を概略的に示す図である。
【図１４】この発明の実施の形態１におけるワード線杭打ちのスルーホールおよびコンタクトの接続の他の例を示す図である。
【図１５】この発明の実施の形態１におけるワード線杭打ちのスルーホールおよびコンタクトの接続のさらに他の構成を示す図である。
【図１６】この発明の実施の形態２における半導体記憶装置のアレイ部の構成を概略的に示す図である。
【図１７】この発明の実施の形態３に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。
【図１８】図１７に示すサブワードドライバ帯の１つのサブワード線に関連する部分の構成を概略的に示す図である。
【符号の説明】
１ 半導体集積回路装置、３ ＤＲＡＭ、ＭＣ，ＭＣａ，ＭＣｂ メモリセル、１６ａ，１６ｂ ストレージノード電極、１７ セルプレート電極、２０ 第１メタル配線、ＳＢ♯０−ＳＢ♯ｎ センスアンプ帯、ＭＢ♯０−ＭＢ♯ｎ メモリブロック、ＸＤＣ Ｘデコード回路、ＷＤ ワード線ドライバ、ＫＵ♯１−ＫＵ♯ｋ＋１ 杭打ち領域、ＳＢ♯ｉ，ＳＢ♯ｉ＋１ センスアンプ帯、ＴＷＳビット線交差領域、ＤＷＬＧ ダミーワード線群、ＳＭＢ♯１−ＳＭＢ♯ｋ サブメモリブロック、ＢＬＰ ビット線対、３０，３１ 交差配線、ＴＷＳ１−ＴＷＳ３ ビット線ツイスト領域、３６ メタル配線、３５ ゲート電極配線、３７ 杭打ちコンタクト、４０ スルーホール、４２ コンタクト、ＭＴＦ 接続配線（第１メタル配線）、ＭＴＳ 低抵抗メタル配線（第２メタル配線）、ＭＴＦＢ，ＭＴＳＢ 交差配線、ＭＴＦ 接続配線、ＭＴＳ 低抵抗メタル配線、ＴＧ ゲート電極配線、ＤＭＴＳ ダミーメタル配線、ＤＴＧ ダミーゲート電極配線、ＤＷＬＲ，ＤＷＬＲＡ，ＤＷＬＲＢ ダミーワード線配置領域、ＮＷＬＲＡ，ＮＷＬＲＢ ノーマルワード線配置領域、ＴＷＳＡ ビット線交差領域、ＳＢ♯Ａ，ＳＢ♯Ｂ センスアンプ帯、ＷＬ１−ＷＬ８ ワード線、ＴＧ１−ＴＧ４ ゲート電極配線、ＨＨＲ 配線配置領域、ＳＷＤＢ サブワードドライバ帯、ＳＷＤ サブワード線ドライバ。
Claims (7)
- 行列状に配列される複数のメモリセルを備え、前記複数のメモリセルは、データを記憶するノーマルメモリセルと、前記ノーマルメモリセルの形状維持のためのダミーセルとを含み、
メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数の行選択線を備え、前記行選択線は、前記ノーマルメモリセルが接続するノーマルメモリ行選択線と、前記ダミーセルが接続されるダミー行選択線とを含み、
各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対を備え、前記複数のビット線対は、それぞれ予め割当てられたツイスト領域において選択的に交差部を有し、前記ツイスト領域においては前記行選択線が配置されかつ前記交差部は前記行選択線およびビット線よりも上層の配線を用いて形成され、
前記ツイスト領域を除く領域において、それぞれ、前記行選択線に対応して行方向に延在して配置され、所定の領域において対応の行選択線と電気的に接続される複数の低抵抗導電線を備え、前記低抵抗導電線は、前記行選択線よりも上層の配線層に形成され、
前記所定領域において、前記低抵抗導電線を対応の行選択線に接続する接続配線を備え、前記接続配線は、前記ツイスト領域に配置された行選択線と対応の低抵抗導電線とを電気的に接続する接続配線と、前記ダミー行選択線に対応して配置された低抵抗導電線をノーマル行選択線に電気的に接続する接続配線とを含む、半導体記憶装置。 - 前記接続配線は、連続的に隣接する行選択線を、それぞれ連続的に隣接する低抵抗導電線に電気的に接続する、請求項１記載の半導体記憶装置。
- 前記接続配線は、列方向において連続的に隣接して配置される接続配線の対が、所定数の行離れた行に対応して配置された低抵抗導電線を対応の行選択線に電気的に接続するように配置される、請求項１記載の半導体記憶装置。
- 前記接続配線の対の間には、１本の別の行選択線に対する接続配線が配置される、請求項３記載の半導体記憶装置。
- 前記メモリセルは、データを電荷の形態で記憶するための容量素子を含み、前記容量素子は、前記ビット線下層に形成されて所定の電圧を受けるセルプレート電極と、前記セルプレート電極と対向して配置され、前記データに対応する電荷を蓄積するストレージノード電極とを備える、請求項１記載の半導体記憶装置。
- 行列状に配列され、データを記憶するノーマルセルと、所定領域に配置されるダミーセルとを含む複数のメモリセル、
各前記メモリセル行に対応して配置され、それぞれに対応の行のメモリセルが接続する複数の行選択線を備え、前記行選択線は、前記ノーマルセルが接続するノーマル行選択線と前記ダミーセルが接続するダミー行選択線とを含み、前記ダミー行選択線は、前記所定領域に集中的に配置され、
前記複数の行選択線に対応して前記行選択線上層に形成される複数の低抵抗導電線、および
前記複数の低抵抗導電線と前記ノーマル行選択線とを電気的に接続する複数の接続配線を備え、前記接続配線は、前記所定領域に配置された低抵抗導電線をノーマル行選択線と電気的に接続する接続配線を含む、半導体記憶装置。 - 行列状に配列され、各々がデータを記憶する複数のメモリセルを有するメモリアレイ、
前記メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対を備え、各前記ビット線対は第１および第２のビット線を含み、前記第１および第２のビット線は、前記メモリアレイ上の所定領域でその位置を交換する交差部を選択的に有し、前記交差部においては、第１の配線層の配線と、前記第１の配線層よりも上層の第２の配線層の配線が配置され、前記交差部を除く領域においては、前記第１および第２のビット線は前記第１の配線層の配線で形成され、
前記メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数の行選択線を備え、前記行選択線は前記第１の配線層の配線よりも下層の配線層の配線で形成され、かつ前記複数の行選択線は、前記所定領域に形成され、前記所定領域に配置されたメモリセルの行と接続されかつ外部アクセス可能な行選択線を含む、半導体記憶装置。
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