CN1499639A - 有效设计内部布线的半导体存储装置 - Google Patents

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Abstract

在空字线配置区域(DWLR)中配置第2金属布线(DMTS)，并使构成普通字线配置区域(NWLRA)中配置的字线(WL)的低电阻金属布线(MTS)与下层的栅极布线(TG)的连接错位。在位线交叉区域(TWSA)中配置存储器单元栅极布线，相互连接存储器单元的存取晶体管的栅极，并用上层的金属布线(MTFB、MTSB)来形成位线的交叉结构。改善存储器单元阵列区域的面积利用效率。

Description

有效设计内部布线的半导体存储装置
技术领域
本发明涉及一种半导体存储装置，尤其是涉及一种具有多层布线结构的字线和/或位线的半导体存储装置的布线设计。
背景技术
在DRAM(动态随机存取存储器：dynamic random access memory)中，存储器单元由存储数据的电容、和将电容的存储数据、即存储电荷读出到位线的存取晶体管构成。通过将存储在存储器单元电容中的电荷读出到位线，并用读出放大器放大呈现在位线上的电压，进行存储器单元的存储数据的内部读出。
使用将位线成对配置在读出放大器一侧上的折叠位线结构来作为位线的配置。在该折叠位线结构中，将存储器单元数据读出到位线对的一个位线上，将另一位线电压作为基准电压，由对应的读出放大器差动放大位线对的电压，读出存储器单元数据。
因为相邻并行配置位线，所以即使位线中发生噪声，该噪声在成对的位线双方中也同相产生。读出放大器差动放大对应位线对的电压，所以同相噪声抵消，可排除噪声影响来检测和放大存储器单元数据。
但是，在相邻位线对的位线中，有时电压电平由于选择存储器单元的存储数据而在读出动作时反向变化。在该电压变化经位线间的寄生电容传递到相邻位线时，位线电压变化，读出裕量下降，或向相反数据变化等，使得不能正确读出存储器单元数据。
为了降低相邻位线对间的寄生电容引起的噪声影响，在例如特开平11-87641号公报中，公开了对位线对设置交叉部，由此降低相邻位线对的位线间寄生电容的扭曲位线结构。
在该现有技术文献公开的位线扭曲结构中，用第1和第2金属布线在不同的布线层中平行配置位线对，并在规定区域中，切换该第1和第2金属布线的连接，实现扭曲结构。将存储器单元连接于下层的第1金属布线上。
在上述现有技术文献中，在配置存储器单元的有源区域中形成位线接头后交换第1和第2金属布线的位置，实现扭曲结构。通过在该有源区域内形成扭曲用位线接头，可防止在设置未配置存储器单元的位线接头专用区域的情况下产生的存储器单元阵列面积增大。
但是，在该现有技术文献中，在垂直配置字线与位线的情况下，在位线扭曲部中，为了将上层位线与下层位线相连接，使上层位线位置向字线方向错位后配置，确保位线接触区域。因此，位线间的间隔在该扭曲形成区域中变窄，位线间距由该扭曲区域的夹层接触区域中的位线间隔确定。因此，在细微化存储器单元时，在进一步降低位线间距的情况下，不能充分确保位线扭曲结构用的夹层接触区域。
在该现有技术文献中，使位线越过位线扭曲结构用接触区域后延伸，在延伸的位线部分中连接存储器单元，由此改善有源区域的利用效率。但是，同一列的下层位线间分离，在该分离区域中配置平版印刷空字线，为了存储数据，不使用连接于该平版印刷空字线上的存储器单元。因此，在位线交叉部区域中，不能有效利用有源区域。
在该现有技术文献中，由位线第1金属布线下层的布线来构成字线。但是，作为字线结构，仅使用1层的字线结构。作为字线结构，通常为了高速将字线驱动到选择状态，而使用字线分路结构或分层字线结构。因此，此时，在作为字线而配置连接存储器单元的存取晶体管栅极的栅极布线(行选择线)与上层分路用低电阻金属布线或主字线的情况下，不能将第1和第2金属布线用作位线。在专利文献1中，未考虑这种字线分路结构或分层字线结构的多层字线和扭曲位线的组合。
另外，在现有技术文献中，未考虑由同一布线层的布线来形成互补位线作为位线结构，并仅在扭曲部中使用其它布线层的布线来交换位线位置的结构。
另外，在将半导体存储装置与逻辑电路集成化在同一半导体芯片中的系统LSI等构成中，为了降低半导体存储装置与逻辑电路间的台阶，限制布线层的数量。在DRAM中，作为内部电压，存在读出放大器使用的读出电源电压、传递到选择字线上的高电压、预充电位线用的位线预充电电压、传递到存储器单元电容的单元板上的单元板电压、和施加到存储器阵列基板区域上的基板偏压等多种电压。
必需稳定地向对应的电路部分提供这些电压。在提供给读出放大器的读出电源电压中，将读出电源线以网格状配置在存储器阵列上。但是，在该网格读出电源线的配置中，在字线分路区域中，沿行方向配置副读出电源线，并在配置读出放大器的读出放大器带(band)中，与读出电源线连接。因此，不能沿列方向有效地将该读出电源线配置在存储器阵列上。
发明内容
本发明的目的在于提供一种具有能有效利用阵列面积的内部布线设计的半导体存储装置。
本发明的另一目的在于提供一种具有可降低阵列面积的位线扭曲结构的半导体存储装置。
本发明的再一目的在于提供一种具有可降低阵列面积的字线分路结构和位线扭曲结构的半导体存储装置。
本发明的又一目的在于提供一种能有效配置存储器单元的多层布线结构的半导体存储装置。
根据本发明第1方案的半导体存储装置包含：排列成矩阵状的多个存储器单元；和对应于存储器单元行配置、分别连接对应行的存储器单元的多个行选择线。存储器单元包含存储数据的普通单元；和维持普通单元形状用的空单元。行选择线包含连接被存取的存储器单元的普通行选择线；和连接空单元的空行选择线。
根据本发明第1方案的半导体存储装置还包含对应于各存储器单元列配置、分别连接对应列的存储器单元的多个位线对。这些多个位线对分别在事先分配的扭曲区域中选择地具有交叉部，并在该扭曲区域中配置行选择线，并用行选择线和位线上层的布线来形成交叉部。
本发明第1方案的半导体存储装置还包含多个低电阻导线，分别对应于行选择线沿行方向延伸并配置在除了该扭曲区域的区域中，在规定区域中与对应的行选择线电连接。该低电阻导线形成于行选择线上层的布线层中。
本发明第1方案的半导体存储装置还包含连接布线，在该规定区域，将低电阻导线连接于对应的字线上。该连接布线包含：电连接配置在扭曲区域中的行选择线及对应的低电阻导线的连接布线；和将对应于空行选择线配置的低电阻导线电连接到普通行选择线上的连接布线。
本发明第2方案的半导体存储装置包含：排列成矩阵状的多个存储器单元；和对应于各存储器单元行配置、分别连接对应行的存储器单元的多个行选择线。多个存储器单元包含存储数据的普通单元；和配置在规定区域中的空单元。这些多个行选择线包含普通行选择线和空行选择线，空行选择线集中配置在规定区域中。
本发明第2方案的半导体存储装置还包含对应于这些多个行选择线形成于行选择线上层上的多个低电阻导线；和电连接这些多个低电阻导线与普通行选择线的连接布线。该连接布线包含将配置在规定区域中的低电阻导线电连接于普通行选择线上的连接布线。
本发明第3方案的半导体存储装置包含排列成矩阵状、并分别具有存储数据的多个存储器单元的存储器阵列；和对应于存储器单元列配置、分别连接对应列存储器单元的多个位线对。各位线对包含第1和第2位线，这些第1和第2位线在规定区域中选择地具有交叉部，在该交叉部中配置第1和第2布线，在该交叉区域之外，由第1布线形成第1和第2位线。
本发明第3方案的半导体存储装置还包含多个行选择线，对应于存储器单元行配置，分别连接对应行的存储器单元。这些多个行选择线由第1布线的布线层下层的布线形成，另外，这些多个行选择线包含形成于规定区域中、与配置在该规定区域中的存储器单元的行连接且可进行外部存取的行选择线。
通过在位线扭曲区域中配置行选择线，可有效利用阵列面积，不增大阵列面积就能增大存储容量。另外，通过对应于空行选择线来配置低电阻导线，并连接该低电阻导线和普通行选择线，可将配置字线分路用布线的区域用作配置其它布线的区域。例如，即使由与字线分路用低电阻导线同层的布线来实现位线扭曲结构，也能避开该位线扭曲区域来配置字线分路用布线，进行字线的裱衬(行选择线与低电阻导线的连接)。从而，可不增大阵列面积地实现字线分路结构和位线扭曲结构。
从结合附图理解的关于本发明的如下详细说明中可了解本发明的上述和其它目的、特征、方面和优点。
附图说明
图1是示意表示包含适用本发明的DRAM的半导体集成电路装置的整体结构的图。
图2是示意表示根据本发明的半导体存储装置的存储器单元截面结构的图。
图3是示意表示图1所示DRAM阵列部结构的图。
图4是示意表示图3所示存储器块构成的图。
图5是表示本发明实施例1的位线扭曲区域的位线配置一例的图。
图6是表示本发明实施例1的位线扭曲区域中的位线交叉部的其它实例的图。
图7是示意表示图4中的字线结构的图。
图8是表示本发明实施例1的字线配置的图。
图9是示意表示图8所示字线的截面结构的图。
图10是示意表示图8所示位线交叉区域的截面结构的图。
图11是示意表示本发明实施例1的变更例结构的图。
图12是示意表示本发明实施例1的变更例2的结构图。
图13是示意表示本发明实施例1的字线分路通孔和接头的连接的图。
图14是示意表示本发明实施例1的字线分路通孔和接头连接的另一例的图。
图15是示意表示本发明实施例1的字线分路通孔和接头连接的再一例的图。
图16是示意表示本发明实施例2中的半导体存储装置的阵列部的结构图。
图17是示意表示本发明实施例3中的半导体存储装置的阵列部的结构图。
图18是示意表示涉及图17所示的副字驱动器带的1个副字线的部分结构的图。
具体实施方式
[实施例1]
图1是示意表示包含根据本发明的半导体存储装置的半导体集成电路装置的整体结构的图。图1中，半导体集成电路装置1包含进行规定处理的逻辑电路2、和存储逻辑电路2必需的数据的DRAM3。将逻辑电路2和DRAM3集成在同一半导体芯片上，经芯片上内部布线4相互连接。在半导体集成电路装置1中，因为逻辑电路2与DRAM3经芯片上内部布线4彼此连接，所以可高速传送信号/数据。另外，因为不对芯片内部布线4使用管脚端子，所以不限制管脚端子的间距条件，可增大传送数据位幅度，可增大数据传送的带宽。
在半导体集成电路装置1中，将CMOS逻辑处理器用作基本处理器，将DRAM3与逻辑电路2混载。在DRAM3中，为了尽可能以同一制造工序来形成DRAM3和逻辑电路2，省略由钨来形成位线的工序和将位线直接电连接到场区域(有源区域)用的位线直接接头形成等工序，将逻辑电路2中使用的第1金属布线用作位线BL。
为了形成从位线BL直接电连接于场区域的接头，另外，为了降低逻辑电路2与DRAM3的台阶，降低存储器单元的高度。
DRAM存储器单元具有以电荷形态存储信息的存储器单元电容，该存储器单元电容具有提供恒定电压的单元板电极、和存储对应于数据的电荷的存储节点电极。将这些单元板电极和电容电极两者形成于位线BL下层上。使用在位线之下形成该存储器单元电容结构的CUB(电容在位线下：capacitor under bit line)结构。
另外，为了高速传递行选择信号，在存储器单元行连接的字线中使用后面详细说明的字线分路(WL分路)结构，另外，为了正确检测存储器单元数据，在位线BL中使用后面详细说明的位线扭曲结构。
图2是示意表示该CUB结构存储器单元电容的截面结构的图。图2中，代表地示出阱区域10中形成的存储器单元MCa和MCb的截面结构。存储器单元晶体管在由N沟道MOS晶体管(绝缘栅极型场效应晶体管)构成的情况下，阱区域10是P型阱区域。
图2中，存储器单元MCa包含在阱区域10表面间隔形成的杂质区域11a和12、在这些杂质区域11a和12之间经栅极绝缘膜13a形成的栅极14a、电连接于杂质区域11a上的埋入插头15a、连接于埋入插头15a上的存储节点电极16a、和经未图示的电容绝缘膜与存储节点电极16a相对配置的单元板电极17。杂质区域12经埋入插头18和接头19电连接于构成位线BL的导线20上。构成位线BL的导线20例如由第1铝布线(AL1)或铜布线等金属布线形成。
存储器单元MCb包含在阱区域10表面间隔形成的杂质区域11b和12、在这些杂质区域11b和12之间的区域经栅极绝缘膜13b形成的栅极14b、电连接于杂质区域11b上的埋入插头15b、电连接于埋入插头15b上的单元板电极16b、和经未图示的电容绝缘膜与单元板电极16b相对配置的单元板电极17。
单元板电极17横跨存储器单元阵列上延伸配置，对多个存储器单元共同设置。分别对应于存储器单元来形成存储节点电极16a和16b。
栅极14a和14b构成字线WL，例如由第1多晶硅布线构成。存储器单元MCa的电容由存储节点电极16a和单元板电极17的相对区域构成，另外，存储器单元MCb的电容由存储节点电极16b和单元板电极17的相对区域形成。单元板电极17和存储节点电极16a和16b形成于位线BL的下层。将在位线BL下层形成该存储器单元电容的电容结构称为CUB结构。
在单元板电极17和存储节点电极16a均为形成于位线BL上层的COB((电容在位线上：capacitor on bit line)结构的情况下，对应于各存储器单元来配置埋入插头15a和15b，在位线间存在位线间屏蔽层，并通过该埋入插头来降低位线间的寄生电容。但是，在CUB结构的情况下，形成位线BL的导线20形成于存储器单元电容的上层，在相邻位间之间，不存在电连接存储节点电极与存储器单元杂质区域的埋入插头。因此，在该CUB结构中，因为在位线BL之间不存在用作屏蔽层的存储节点接头，所以位线间电容变大，尤其是集成度变大，一旦位线间间距变小，则位线间的耦合电容变大。另一方面，因为存储器单元的电容存储电荷量变小，读出到位线的存储器单元数据的电荷量(读出电压)变小，所以位线间电容耦合引起的位线电压的变化影响变大。为了抑制该位线间寄生电容引起的电容耦合影响，正确进行读出动作，由扭曲位线结构来形成位线BL。
字线WL也如上所述，为了高速传递字线选择信号，使用字线分路(WL分路)结构。在该字线分路结构中，与构成存储器单元晶体管的栅极的例如第1多晶硅布线(栅极)平行地在上层配置铜或铝等低电阻金属布线，并以规定间隔连接该低电阻的金属布线和下层存储器单元晶体管的栅极线。从而，降低由栅极线构成的字线的电阻。
图3是示意表示图1所示DRAM3的阵列部结构的图。图3中，存储器阵列MM分别包含具有矩阵状排列的多个存储器单元的存储器块MB#0-MB#n。对于各存储器块MB#0-MB#n，对应于存储器单元行来配置字线WL，对应于各存储器单元列来配置位线对BLP。图3中，代表地表示存储器块MB#1中的字线WL和位线对BLP。该位线对BLP具有交叉部，另外，字线WL具有分路结构。
对应于存储器单元行来配置字线WL，向各字线连接对应的1行存储器单元。对应于存储器单元列来配置位线对BLP，将各列的存储器单元连接到对应的位线对BLP上。
在存储器块MB#0-MB#n之间的区域中配置读出放大器带SB#0-B#n，在存储器块MB#0和MB#n的外侧，配置读出放大器带SB#0和SB#n。对各读出放大器带SB#0-B#n而言，对应于存储器单元列来配置读出放大器，在激活时，差动放大闩锁各自对应的位线对的电位。
对应于存储器阵列MM，配置进行存储器单元行选择动作的行类电路RRC。该行类电路RRC包含进行读出放大器带SB#0-B#n激活的读出放大器控制电路、控制选择存储器块(包含选择存储器单元的存储器块)与读出放大器带的连接的位线分离控制电路、和将指定地址的字线向选择状态驱动的字线选择电路。图3中，对该行类电路RRC，代表地表示将字线WL向选择状态驱动的字驱动器WB。
对该行类电路RRC，作为一例，以存储器块单位来控制行选择动作的活化/钝化。
图4是示意表示图3所示存储器块MB#0-MB#n构成的图。图4中，代表表示存储器块MB#i的结构。通过字线分路区域KU#1-KU#k+1，将存储器块MB#I分割成多个副存储器块SMB#1-SMB#k。对这些副存储器块SMB#1-SMB#k，分别在1行中配置从64比特的存储器单元到256比特的存储器单元。
在这些副存储器块SMB#1-SMB#k中共同配置字线WL。后面详细说明字线WL的结构，但由铝或铜等低电阻布线材料构成的低电阻导线在这些分路区域KU#1-KU#k+1中与较高电阻的存储器单元晶体管栅极布线连接。通过该栅极布线，相互连接1行的存储器单元的存取晶体管的栅极。
对副存储器块SMB#1-SMB#k，分别设置位线扭曲区域TWS，对该位线扭曲区域TWS，在位线BLP设置交叉部。对应于位线扭曲结构来适当确定该位线扭曲区域TWS的数量。图4中，代表表示对各副存储器块SMB#1-SMB#k分别配置1个位线扭曲区域TWS的结构。
在位线扭曲区域TWS中配置字线WL。后面详细说明在该位线扭曲区域TWS中配置字线WL的结构。通过在位线扭曲区域TWS中配置存储器单元，可有效利用存储器阵列区域。
在该存储器块MB#i列方向的两侧配置读出放大器带SB#i和SB#i+1。在与读出放大器带SB#i和SB#i+1的交界区域中，配置空字线群DWLG。该空字线群DWLG包含多个空字线。以与字线WL相同的间距来配置这些空字线(空单元栅极布线)。基于如下理由来设置空字线群DWLG。
在读出放大器带SB#i和SB#i+1与存储器副块SB#i的交界部，晶体管的设计图案的规律性变化。即，晶体管的精细状态不同。因此，在实际的晶片加工中，因为该图案设计的规律性变化，所以曝光的漫射等产生图案错位，与存储器副块内部配置的存储器单元晶体管图案不同来形成邻接读出放大器带的存储器单元晶体管(栅极布线)。为了维持该图案设计的规律性，在邻接读出放大器带SB#i和SB#i+1的区域中配置空字线，并维持存储器单元晶体管栅极布线之外的存储器单元的图案设计规律性。空字线DWLG中包含的空字线(空单元)不用于实际的存取中。只是在平版印刷工序时为了维持规律性而使用，为了存取数据，使用连接于字线WL上的存储器单元。
以前，在该空字线群DWLG的区域中，形成空单元，仅配置空单元晶体管栅极布线，不配置分路用的低电阻导线。在本实施例中，因为位线扭曲区域中配置的存储器单元行的字线为分路结构，所以对应于空字线(栅极布线)来配置低电阻的导线，并将对正常单元(数据存取存储器单元)配置该导线的字线设为分路结构。即，移位后连接正常存储器单元(下面称为存储器单元)的栅极布线与对应的低电阻导线。
对应于存储器块MB#i来配置X解码电路XDC。在该X解码电路XDC中，对应于各字线WL来配置字驱动器WD。在该X解码电路XDC中，为了维持字驱动器的图案设计的规律性，也可对应于空字线来配置空字驱动器。也可为了按照地址信号将配置在空字线配置区域中的低电阻导线驱动到选择状态而使用该空字驱动器，另外，也可对应于低电阻导线与对应栅极布线的偏移来偏移对应正常单元行配置的字驱动器与对应的低电阻导线的连接。
图5是示意表示图4所示副存储器块中位线结构的图。图5中，表示副存储器块SMB#j中的位线结构。图5中，成对配置位线BLa、ZBLa-BLd、ZBLd。对于位线BLa、ZBLa-BLd、ZBLd的各对，交互将读出放大器Saa-Sab配置在这些位线的两侧。在副存储器块SMB#j中，在列方向上的中央区域配置1个位线扭曲区域TWS。
在位线对BLP中，在每隔1个位线对中设置交叉部。图5中，对位线BLa、ZBLa与位线对BLc和ZBLc设置交叉部。在该交叉部中，位线ZBLa和ZBLc例如通过第2金属布线30彼此连接，位线BLa和BLc通过第1金属布线31彼此连接。这些第1和第2金属布线30和31分别以铜或铝作为主要布线材料来形成。
这些位线BLa、ZBLa-BLd、ZBLd在位线扭曲区域TWS中分别由第1金属布线构成。因为该第1金属布线31和第2金属布线30的布线层不同，所以位线间间距不变更，将上层的第2金属布线30用作[飞越布线]，在位线中形成交叉部，交换位线的位置。
在每隔1个位线对BLP中设置交叉区域，交换位线位置，从而可减半相邻位线对的位线间的耦合电容。例如，位线BLb和ZBLa的邻近区域是从读出放大器Sab到扭曲区域TWS之间的区域，与不设置交叉区域的情况相比，可降低其耦合电容。
将图5所示在每隔1个的位线对BLP中设置交叉区域的位线扭曲结构称为[单重扭曲位线结构]。
因为在该位线扭曲结构TWS中仅配置第1和第2金属布线3 0和3 1，所以在该下层区域中形成正常存储器单元，并对这些存储器单元行配置例如由第1多晶硅构成的存储器单元晶体管栅极布线，彼此连接1行存储器单元，对应配置字线WL。
图6是表示位线扭曲结构的其它结构。图6中，也代表地表示副存储器块SMB#j中的位线BLa、ZBLa-BLd、ZBLd。在图6所示的位线扭曲结构中，设置位线扭曲区域TWS1-TWS3。将这些位线扭曲区域TWS1-TWS3配置在例如沿列方向4分割位线的位置上。
在位线BLa、ZBLa和BLc和ZBLc中，在位线扭曲区域TWL1和TWL3中设置交叉部。在在BLb、ZBLb和BLd和ZBLd中，在位线扭曲区域TWL2中设置交叉部。在位线扭曲区域中，使用第2金属布线30和第1金属布线31，位线BLa、ZBLa-BLd、ZBLd在位线扭曲区域以外的区域中由第1金属布线构成。
在图6所示位线扭曲结构的情况下，在相邻位线对中，在相同位置不设置交叉部，在不同的位线扭曲区域中设置交叉部。因此，例如位线BLb与位线ZBLa邻近的区域是从读出放大器Sab到交叉区域TWS3等的区域，并且，可降低该位线BLb和ZBLa之间的耦合电容。
如图6所示，在各位线对中设置交叉区域，一般将使相邻位线对间交叉部的位置不同的结构称为[双重扭曲位线结构]。
除图5和图6所示位线扭曲结构外，为了设各位线的负荷相同，交叉部的数量相等，也可对交叉部数量少的位线，在读出放大器附近设置交叉部。另外，位线扭曲区域的数量和配置也可与图5和6不同，并且配置更多的位线扭曲区域。也可在位线对中规定区域中，形成使用不同布线层的布线来交换位线位置的扭曲结构。
在本实施例1中，在该位线扭曲结构中，使用构成位线的第1金属布线和该第1金属布线上层的第2金属布线来形成位线的交叉部，并形成基板区域存储器单元，对应于各存储器单元行来配置字线(栅极布线)。
图7是示意表示本发明实施例1的分路结构的字线构成图。字线WL包含：传递来自字驱动器WD的字线选择信号的低电阻金属布线(导线)36、构成存储器单元晶体管栅极的高电阻栅极布线(行选择线)35、和在各分路区域KU#1-KU#k+1中电连接低电阻金属布线36和高电阻栅极布线35的分路接头37。通过由分路接头37电连接低电阻金属布线36与高电阻栅极布线35，等效降低字线WL的电阻，降低字线WL中的信号传播延迟。
在实施例1中，在不同行中配置(对应于平面设计上看不同的行配置)低电阻金属布线36和对应的栅极布线35。因此，低电阻金属布线36由第2金属布线来构成，偏移该第2金属布线的位置后，通过第1金属布线与对应的栅极布线电连接。因此，分路接头37等效包含位置偏移用第1金属布线、和将该偏移用第1金属布线电连接于对应的栅极布线上的接头。
低电阻金属布线36配置在与位线扭曲区域不同的行上，使低电阻金属布线36与对应的栅极布线35的连接位置错位，从而在位线交叉区域中，配置存储器单元行、即栅极布线35。虽未特别提及，但在形成存储器单元晶体管栅极布线的情况下，形成对应的1行存储器单元。
图8是示意表示字线分路区域中的字线分路设计的图。图8中，示意表示字线分路区域KU#部分的结构。在字线分路区域KU#中，不配置位线，因此不配置存储器单元。
邻接读出放大器带SB#，配置空字线配置区域DWLR。在该空字线配置区域DWLR中，对齐相当于现有的空字线的空栅极线DTG和其上层的空栅极线DTG，配置空金属布线DMTS。该空金属布线DMTS由第2金属布线构成。在空栅极线DTG上连接1行空单元(空单元晶体管)。
邻接该空字线配置区域DWLR，设置正常字线区域区域NWLRA。在该正常字线配置区域NWLRA中，沿行方向延伸配置分别连接1行存储器单元的字线WL。该字线WL包含连接1行存储器单元(存储器单元晶体管的栅极)的存储器单元晶体管栅极布线TG、和与存储器单元晶体管栅极布线TG对齐后配置在上层的第2金属布线MTS。
在位线扭曲区域TWSA中，沿行方向延伸配置存储器单元晶体管栅极布线TG。因此，在位线扭曲区域中，对齐配置规定数量行的存储器单元，各行的存储器单元的存取晶体管连接于对应的栅极布线TG上。
在以下说明中，虽未特别提及，但在配置栅极布线TG的情况下，对应于各栅极布线来配置1行存储器单元，通过栅极布线TG来相互连接1行存储器单元的存取晶体管的栅极。
配置在空字线配置区域DWLR上的空金属布线DMTS经接头42电连接于分别经在列方向上经通孔40延伸的连接布线MTF、并且配置在正常字线配置区域NWLRA中的字线WL的存储器单元晶体管栅极布线TG上。各字线WL中形成的第2金属布线MTS还经连接布线MTF连接于经通孔40连接于其它行上的晶体管栅极布线上。该连接布线MTF由第1金属布线构成。
在位线扭曲区域TWSA中，对应于配置在正常字线区域区域NWLRA中的字线WL配置的第2金属布线MTS经通孔40和连接布线MTF及接头42分别连接于晶体管栅极布线TG上。因此，形成于位线交叉区域TWSA中的存储器单元晶体管栅极布线TG全部经连接布线MTF连接于配置在正常字线配置区域NWLRA中的第2金属布线上，等效实现字线分路结构。
低电阻的第2金属布线与对应的栅极布线的距离错开规定数量行。在各字线中，设连接布线的MTF的长度相同，且各字线中字线的信号传播延迟相等。但是，连接布线MTF是低电阻的第1金属布线，若长度不同引起的信号传播延迟为可忽视的程序，则连接布线MTF的长度也可不同(此时，限制对第2金属布线MTS与栅极布线间的连接设计的约束，可有效配置连接布线MTF)。
在空字线配置区域DWLR中配置的空金属布线DMTS的数量与位线交叉区域TWSA中配置的存储器单元晶体管栅极布线TG的数量相同的情况下，在正常字线配置区域NWLRB中各字线WL中，存储器单元晶体管栅极布线TG经通路孔44电连接于在其上层对齐配置的第2金属布线MTS。此时，在正常字线配置区域NWLRA和NWLRB中，字线分路布线的长度仅差连接布线MTF。但是，如图7所示，因为分路接头在各字线并联连接，所以若将连接布线MTF设定为相同长度，则可设定为不是连接布线MTF引起的信号传播延迟差异、而是连接布线MTF引起的分路接头中的信号传播延迟影响可充分忽视的值。也可代之以调整通路孔44的接头电阻值，以补偿连接布线MTF引起的信号传播延迟的影响。
副存储器块SMB#B和SMB#A被配置在字线分路区域KU#的两侧。在这些副存储器块SMB#B和SMB#A中，在列方向上延伸并分别成对配置位线BL和ZBL。在该位线扭曲区域TWSA中，位线BL和ZBL分别通过交叉布线MTSB和MTFB交换其位置。这里，在图8中，位线BL例如通过第1金属布线MTFB交换其位置，位经ZBL经第2金属布线MTSB来交换其位置。
在位线扭曲区域TWS以外的区域中，位线BL和ZBL分别由第1金属布线MTFB构成，分别连接对应列的存储器单元。因此，在该位线扭曲区域TWSA中，仅对位线配置第1和第2金属布线MTFB和MTSB。在位线扭曲区域TWST中，可不影响位线交叉结构地配置形成在第1金属布线MTFB下层的存储器单元晶体管栅极布线TG(存储器单元)。
由此，可使存储器副块SMB#a和SMB#b中配置的字线数量、即存储器单元行的数量增加，因此，可消除位线扭曲区域的面积损失，降低存储器阵列面积，对应降低芯片面积。
位线扭曲结构也可以是单重扭曲结构和双重扭曲结构之一。在位线交叉区域中配置存储器单元(存储器单元晶体管栅极布线TG)，另外，在空字线配置区域，由与字线分路用第2金属布线相同布线层的布线来形成空金属布线。通过将该空字线配置区域中设置的空金属布线用于字线分路，可在分路区域中电连接各字线中配置在不同行中的第2金属布线与存储器单元晶体管栅极布线，对应地，可由金属布线裱衬位线扭曲区域中配置的存储器单元栅极布线。
实际上，对应于位线扭民区域中配置的存储器单元晶体管栅极布线(存储器单元行)的数量来确定空字线配置区域中配置的空字线(空晶体管栅极线)和上层空金属布线的数量。
图9是示意表示图8所示字线分路区域KU#的分路部截面结构的图。图9中，在空字线配置区域中，设置空栅极布线DTG、和与空栅极布线DTG对齐并由例如第2金属布线形成的空金属布线(MDTS)50。在分路区域中不配置空单元。空栅极布线DTG仅在行方向上延伸。
空金属布线(DMTS)50经通孔40电连接于连接布线(MTF)53a。该连接布线(MTF)53经接头42电连接于间隔规定数量行的字线中包含的存储器单元晶体管栅极布线(TG)52a。对齐配置在存储器单元晶体管栅极布线(TG)52a上的低电阻金属布线(MTS)51a经虚线所示的通孔结合在配置在其它行上的存储器单元栅极布线上。在该分路区域以外的区域中，对应于栅极布线TG来形成存储器单元。
配置在正常字线配置区域NWLA与位线扭曲区域TWSA交界部上的存储器单元晶体管栅极布线(TG)52b电连接于配置在正常字线配置区域NWLA的其它行上的低电阻金属布线上。对齐配置在栅极布线(TG)52b上的低电阻金属布线(MTS)51b经通孔40电连接于连接布线(MTF)53b上。连接布线(MTF)53b经接头42电连接于配置在位线交叉区域中的存储器单元的晶体管栅极布线(TG)52c上。
图10是示意表示图8所示位线交叉部的截面结构的图。如图10所示，位线ZBL经通孔55a和55b结合在扭曲用金属布线MTSB上。在该扭曲用金属布线MTSB的下层配置连接位线(BL)的布线MTFB。金属布线MTFB和位线ZBL都是第1金属布线。在这些位线ZBL和连接用金属布线MTFB的下层配置存储器单元晶体管栅极布线TG。扭曲用金属布线MTSB是第2金属布线。因此，可不对位线的扭曲结构造成任何影响地配置存储器单元晶体管栅极布线TG(存储器单元)。在该位线扭曲部中，对应于栅极布线TG来形成存储器单元。
在该结构中，在位线扭曲区域中连续形成位线，另外，还在行方向上连续配置存储器单元行。在位线扭曲区域中，为了维持图案的规律性，不配置平版印刷空单元，将位线扭曲区域中配置的存储器单元用作数据存储用存储器单元，在存储器阵列内，可有效配置存储器单元。
[变更例]
图11是示意表示本发明实施例1的半导体存储装置变更例的阵列部结构图。图11中，通过分路区域KU#将存储器块分割成两个副存储器块SMB#A和SMB#B。在这些副存储器块SMB#A和SMB#B的两侧相对配置读出放大器带SB#A和SB#B。邻接读出放大器带SB#A配置空字线配置区域DWLRA，邻接读出放大器带SB#B配置空字线配置区域DWLRB。在空字线配置区域DWLRA和DWLRB中，与空字线(空晶体管栅极布线)对齐配置空金属布线DMTS。
在副存储器块SMB#A和SMB#B的列方向的中央部设置位线扭曲区域TWS。在位线扭曲区域TWS中配置存储器单元的晶体管栅极布线TG(配置存储器单元)。
在图11所示配置中，使用分别配置在两侧的空字线配置区域DWLRA和DWLRB中配置的空金属布线DMTS，在字线中偏移低电阻金属布线MTS与栅极布线TG的连接。利用空字线配置区域DWLRA和DWLRB中包含的空金属布线DMTS，第2金属布线可对位线扭曲区域TWS中配置的存储器单元晶体管栅极TG裱衬。
利用配置在副存储器块SMB#A和SMB#B两侧的空金属布线DMTS，在中央部方向上设定低电阻导线(第2金属布线)和栅极布线的连接偏移方向，可在所有字线中使裱衬的连接偏移，可使各字线中裱衬接头用的连接布线长度均匀，可使字线的信号传播特性相等。
[变更例2]
图2是示意表示本发明实施例1的变更例2的结构图。图12所示结构与图11所示结构在以下方面不同。即，在副存储器块SMB#A和SMB#B中设置3上位线扭曲区域TWS1、TWS2和TWS3。在各位线交叉区域TWS1-TWS3中，分别配置存储器单元栅极布线TG、即存储器单元。图12所示结构的其它结构与图11所示结构相同，向对应部分附加相同参照序号，省略其详细说明。
在图12所示结构中，可分别在位线交叉区域TWS1-TWS3中配置规定数量的存储器单元栅极布线TG，可更有效利用阵列面积，使字线数量增大。此时，使用来自设置在副存储器块SMB#A和SMB#B的两侧的空字线配置区域DWLRA和DWLRB的空金属布线DMTS，偏移字线的低电阻金属布线与高电阻栅极布线的连接。通过利用配置在两侧空字线配置区域中的空金属布线DMTS，可由第2金属布线来裱衬分别设置在各位线交叉区域TWS1-TWS3中的存储器单元栅极布线TG。
另外，通过使第2金属布线与栅极布线的连接偏移距离比位线扭曲区域TWS1-TWS3的宽度大，可确实偏移第2金属布线与栅极布线的连接，进行第2金属布线对所有存储器单元栅极布线的裱衬。
[连接布线的配置1]
图13是示意表示本发明实施例1中的字线裱衬移位的连接布线配置。图13中，所谓字线WL1-WL8表示配置在交叉区域中的存储器单元栅极布线TG1-TG4。在位线扭曲区域中，作为一例，配置4条栅极布线。为了实现这4条栅极布线的金属裱衬，将第2金属布线的连接偏移4条字线。
图13中，字线WL1-WL8分别由存储器单元栅极布线TG与上层的低电阻金属布线(第2金属布线)MTS构成。在各字线WL1-WL8中，平面设计上看重合配置这些低电阻金属布线MTS和存储器单元栅极布线TG。图13中，为了明确表示连接，错位配置金属布线MTS和栅极布线TG来表示。
为了实现4条字线的裱衬，具有8条字线周期地对第2金属布线MTS规律配置通孔40。各第2金属布线MTS分别经连接布线(第1金属布线)MTF连接于错位4行位置的字线的栅极布线TG上。经接头42，电连接连接布线MTF和栅极布线TG。因为第2金属布线MTS和栅极布线TG在平面图上看彼此重合，所以以8字线的图案(周期)对金属布线MTS和栅极布线TG分别依次配置连接布线MTF。
在该配置中，字线WL1-WL4的金属布线MTS经通孔40、通过接头42电连接于字线WL5-WL8的栅极布线TG上。字线WL5-WL8的金属布线MTS分别经通孔40、连接布线MTF和接头42电连接于存储器单元栅极布线TG1-TG4上。
如图13所示，通过将字线中连接金属布线和栅极布线的字线连接于对应的连接字线或传输门上，可重复配置同一图案来形成通孔和接触孔，连接布线的图案设计变容易。
[连接布线的配置2]
图14是表示字线分路的金属布线连接的第2结构图。在图1 4所示配置中，所谓字线WL1-WL8表示配置在位线扭曲区域中的存储器单元栅极布线TG1-TG4。字线WL1-WL8分别包含平面图上看对齐配置的低电阻金属布线MTS和高电阻存储器单元栅极布线TG。
在图14所示配置中，在列方向上每隔1个字线依次配置对金属布线MTS的通孔40。对应于配置在位线扭曲区域中的字线(存储器单元栅极布线)的数量，以4个连接布线MTF的周期来重复配置通孔40。分别对字线WL1、WL3、WL5和WL7依次形成通孔40，分别经第1金属布线MTF通过接头42连接于字线WL5、WL7的栅极布线TG上，另外，字线WL5和WL7的低电阻金属布线MTS分别电连接于栅极布线TG1和TG3上。
接着，依次对字线WL2、WL4、WL6和WL8形成通孔40，间隔3条字线，分别经接头42电连接于栅极布线TG。因此，将字线WL2和WL4的金属布线MTS分别电连接于字线WL6和WL8的栅极布线TG上，另外，字线WL6和WL8的金属布线经通孔后分别通过金属布线MTF和接头42电连接于栅极布线TG2和TG4。
如图14所示，以4个通孔40为单位进行重复配置，并且在单位通孔内，每隔1行配置通孔40，另外，对应地以4个接头为单位进行重复配置，且在单位接头内每隔1行形成接头42，从而可对所有字线相同配置连接布线MTF的长度，另外，可充分增大通孔40和接头42各自的间距，不增大金属布线MTF行方向的间距，就可充分形成通孔40和接头42，降低字线分路部的占有面积。
[连接布线的配置3]
图15是示意表示本发明实施例1的字线裱衬连接的其它配置图。图15中，表示字线WL1-WL8、对配置在位线扭曲区域中的栅极布线TG1-TG4的金属布线和栅极布线的连接。
在图15所示连接布线的配置中，以两个通孔40为单位，在单位通孔内设置一条字线，配置这两个通孔，并依次错位1行后配置由这两个通孔构成的通孔单位。即，交互配置对连续的偶数序号字线配置的两个通孔组和对连续的奇数序号字线配置的两个通孔组。以4个通孔为单位，重复配置通孔。
字线WL1-WL4的金属布线MTS经通孔40和金属布线MTF，分别连接于字线WL5-WL8的栅极布线TG上。通过同样的配置，字线WL5-WL8的金属布线MTS经通孔40通过金属布线MTF和接头42连接于栅极布线TG1-TG4上。
在连续的金属布线MTS对与连续的连接布线MTF对之间，配置相对与该连续的金属布线对不同对的金属布线的连接布线MTF。
对应于通孔40来配置接头42，因此，与通孔40错位4行后以相同图案来配置接头42。因此，在接头42中，在相对连续栅极布线的接头之间配置相对其它栅极布线TG的连接布线MTF。
对于由4个通孔40构成的通孔单位和由4个接头42构成的接头单位，对邻接金属布线或邻接栅极布线配置通孔或接头在该单位内对每隔1行的栅极布线或低电阻金属布线形成接头42或通孔40。因此，与连续形成通孔40或接头42的情况相比，可充分确保通孔40和接头42的配置面积，不必为了形成通孔40或接头42而增大金属布线MTF的间距，可抑制该字线分路用金属布线的偏移结构导致的分路区域的面积增大。
在图13至图15所示的连接配置中，在位线扭曲区域中配置4行存储器单元，对应地，配置4条栅极布线TG(TG1-TG4)。但是，配置在该位线扭曲区域中的栅极布线TG的数量也可对应于阵列结构来适当确定。对应于配置在各位线扭曲区域中的栅极布线数量来确定通孔和接头的配置图案(周期)。
如上所述，根据本发明的实施例1，在位线交叉区域中，使用位线上层的金属布线来实现位线的交叉结构，并在位线交叉区域中配置存储器单元(存储器单元栅极布线)，另外，在空字线区域中，配置低电阻金属布线，并将该空字线区域的低电阻金属布线用作字线裱衬用的低电阻导线。因此，在位线扭曲区域中可配置可存取的存储器单元，可不增大阵列面积来增加存储容量。另外，若存储容量相同，则可降低存储器阵列面积。
另外，分路分布偏移用金属布线配置在空字线配置区域中，尤其是不必设置配置该偏移用金属布线的区域，可抑制阵列面积增大，有效利用存储器阵列来配置存储器单元。
另外，存储器单元电容是CUB结构，可在与逻辑电路相同的芯片上集成化该DRAM，可降低系统LSI等半导体集成电路装置的芯片面积。
[实施例2]
图16是示意表示本发明实施例2的半导体存储器装置的阵列部结构图。图16中表示由分路区域KU#分割的两个副存储器块SMB#A和SMB#B。对这些副存储器块SMB#A和SMB#B配置读出放大器带SB#，邻接读出放大器带SB#，设置空字线配置区域DWLR。在该空字线配置区域DWLR中，配置构成空字线的空单位栅极布线和形成于其上层的金属布线MTS。
在副存储器块SMB#A和SMB#B中共同配置字线WL。字线WL在分路区域KU#中，通过连接布线(第1金属布线)MTS，偏移其连接，实现分路结构。
通过布线配置区域HHR，将副存储器块SMB#A和SMB#B分别分割成存储器块SMB#AL、SMB#AR和SMB#BL、SMB#RL。
在布线配置区域HHR中配置栅极布线TG，连接形成于该布线配置区域HHR中的存储器单元。在该布线配置区域HHR中，栅极布线TG与经连接布线MTS的连接偏移配置于副存储器块SMB#A和SMB#B中的字线对应配置的低电阻金属布线相连，实现字线分路结构。
在副存储器块SMB#A和SMB#B中配置位线对BLP。在图1 6中，代表表示配置在副存储器块SMB#A中的位线BLP。该位线对BLP在列方向上连续延伸，不具有交叉部。例如，在存储器单元电容为COB结构的情况下，不必对位线对BLP特意设置交叉部。在本实施例2中，在位线对BLP为非扭曲结构的位线情况下，通过连接偏移来实现字线分路结构，并将布线的空区域用作布线配置区域HHR，在该布线配置区域HHR中，配置第2金属布线。
在布线配置区域HHR中，设置金属布线MLT。金属布线MLT是例如第2金属布线，传递DRAM的内部电压、即高电压VPP、读出电源电压VCCS、基板偏压VBB或单元板电压VCP或位线充电电压VBL。沿行方向在阵列内部的区域中配置布线配置区域HHR。通过将金属布线MLT与配置在存储器阵列外周部的电压传递线相连接，可降低内部电压传递线的电阻，另外，可增大负荷电容，稳定地提供内部电压。
另外，在字线分路区域KU#中，例如还配置使用上层的第3金属布线来传递电源电压、接地电压的电源提供线的情况下，在该布线配置区域HHR中，配置传递其它内部电压的金属布线MLT，从而可不增大阵列面积来实现内部电压的稳定化。在该结构的情况下，在布线配置区域HHR中配置第2金属布线作为金属布线MLT，若经通路孔与配置在分路区域KU#中的第3金属布线电连接，则可稳定传递内部电源/接地电压。
如上所述，根据本发明的实施例2，在空字线配置区域中配置字线分路用的低电阻金属布线，偏移金属布线与栅极布线的连接来实现字线分路结构，可在存储器阵列内确保配置上层金属布线的区域，可配置内部电压传递线等，可稳定提供内部电压。
也可将该布线配置区域HHR中配置的金属布线MLT用作传递控制信号等的信号线。
另外，与实现位线扭曲结构的交叉区域一样，也可设置多个布线配置区域HHR的数量。另外，也可使用在副存储器块SMB#A和SMB#B的两侧设置空字线配置区域DWLR、从该两侧偏移字线分路连接的结构。
另外，布线配置区域HHR中配置的金属布线数量是任意的。
[实施例3]
图17是示意表示本发明实施例3的半导体存储装置阵列部的结构图。图17中，通过副字驱动器带SWDB，将存储器块分割成副存储器块SMB#A和SMB#B。在副存储器块SMB#A和SMB#B的规定区域中配置位线扭曲区域TWS，在该区域中，通过交叉布线30和31，对位线对BLP设置交叉部。这些交叉布线30和31分别是第1和第2金属布线。
在各副存储器块SMB#A中，对应于存储器单元行来配置副字线(行选择线)SWL，在这些副字线SWL上连接对应的行存储器单元。在副存储器块SMB#A和SMB#B中共同配置主字线MWL。
邻接副存储器块SMB#A和SMB#B来设置空字线配置区域DWLR，邻接空字线配置区域DWLR来设置读出放大器带SAB#。在空字线配置区域DWLR中配置金属布线MTS，并将该金属布线MTS用作主字线MWL，偏移主字线与副字线的连接路径。通过主字线的连接偏移，在位线扭曲区域TWS中，配置分别连接存储器单元的副字线SWL，另外，配置对应的副字驱动器SWD。
向该位线交叉区域TWS中配置的副字驱动器传递来自偏移位置的主字线的主字线选择信号。因此，在该位线扭曲区域TWS中，即使为了位线扭曲而使用第1和第2金属布线来作为交叉布线30和31，也可通过由例如作为第1多晶硅布线的栅极布线构成副字线SWL，将副字驱动器SWD配置在位线扭曲区域TWS中。
向配置在该位线交叉区域TWS中的副字驱动器SWD偏移传递来自副存储器块SMB#A和SMB#B中共同配置的主字线MWL的对应主字线的主字线选择信号。
图18是示意表示主字线与副字线的连接的图。如图18所示，分别对应副字线SWL来配置副字驱动器SWD。副字驱动器SWD根据对应主字线MWL上的信号和副解码器信号SD，向选择状态驱动对应的副字线SWL。将对应行的存储器单元MC连接于副字线SWL上。
在副存储器块中，对一个主字线MWL配置多条(4条或8条等)副字线WSL。因此，由第2金属布线形成主字线MWL，由例如第1多晶硅布线构成副字线SWL的情况下，即使在位线对BLP中设置交叉部，也可在位线扭曲区域中配置副字线SWL。通过在位线扭曲区域TWS中配置对应于1个主字线MWL配置的多个副字线SWL，可仅通过主字线与副字驱动器的连接偏移来有效利用存储器阵列配置存储器单元，可抑制阵列面积的增大。
在偏移主字线MWL的连接的情况下，也可将对应于空字线配置区域DWLR配置的空X解码器用作实际动作的解码器电路。另外，也可向与子存储器块SMB#A和SMB#B中的偏移连接布线MTF的偏移方向相反方向偏移X解码器与主字线的连接来实现该连接。
另外，也可对应于阵列结构来适当确定位线扭曲区域中配置的副字线数量。
如上所述，根据本发明实施例3，在空字线配置区域中配置对应于主字线的金属布线，并偏移主字线与副字驱动器的连接，另外，在位线扭曲区域中配置副字线，还偏移配置在该位线扭曲区域中的副字驱动器与主字线的连接。因此，为了配置存储器单元可利用位线扭曲区域，可不增大阵列面积来增大存储容量，相反，在实现相同存储容量的存储器阵列的情况下，可降低存储器阵列面积。
如上所述，根据本发明，在多层布线结构中，在空字线配置区域中配置上层低电阻金属布线，并使上层布线的位置错位后属于对应的下层布线。因此，在存储器单元配置区域内，可在配置上层布线的区域中形成空区域，可有效地在该存储器阵列内配置必要的布线。
尤其是通过使用上层布线在位线扭曲区域中形成位线扭曲结构，可在该位线扭曲区域中配置字线，可有效利用存储器阵列来配置存储器单元。
详细说明并表示了本发明，但这仅是示例，不作限定，显而易见，发明的精神和范围仅由附加的权利要求范围来限定。

Claims (7)

1.一种半导体存储装置，其特征在于，
具备排列成矩阵状的多个存储器单元，所述多个存储器单元包含存储数据的普通存储器单元；和维持所述普通存储器单元形状用的空单元，
具备对应于存储器单元行配置、分别连接对应行的存储器单元的多个行选择线，所述行选择线包含连接所述普通存储器单元的普通存储器行选择线；和连接所述空单元的空行选择线，
具备对应于各存储器单元列配置、分别连接对应列的存储器单元的多个位线对，所述多个位线对分别在事先分配的扭曲区域中选择地具有交叉部，并在所述扭曲区域中配置所述行选择线，并用所述行选择线和位线上层的布线来形成所述交叉部，
具备多个低电阻导线，分别对应于所述行选择线沿行方向延伸并配置在除了所述扭曲区域的区域中，在规定区域中与对应的行选择线电连接，所述低电阻导线形成于所述行选择线上层的布线层中，
具备连接布线，在所述规定区域，将所述低电阻导线连接于对应的行选择线上，所述连接布线包含：电连接配置在所述扭曲区域中的行选择线及对应的低电阻导线的连接布线；和将对应于所述空行选择线配置的低电阻导线电连接到普通行选择线上的连接布线。
2.根据权利要求1所述的半导体存储装置，其特征在于，
所述连接布线将连续相邻的行选择线分别电连接到连续相邻的低电阻导线上。
3.根据权利要求1所述的半导体存储装置，其特征在于，
配置所述连接布线，使得在列方向上连续相邻配置的连接布线对将对应于规定数量间隔行配置的低电阻导线电连接于对应的行选择线上。
4.根据权利要求3所述的半导体存储装置，其特征在于，
在所述连接布线对之间配置对另一条行选择线的连接布线。
5.根据权利要求1所述的半导体存储装置，其特征在于，
所述存储器单元包含以电荷形态来存储数据用的电容元件，所述电容元件具备：形成于所述位线下层并承受规定电压的单元板电极；和相对所述单元板电极配置、存储对应于所述数据的电荷的存储节点电极。
6.一种半导体存储装置，其特征在于，
具备多个存储器单元，排列成矩阵状，包含存储数据的普通单元、和配置在规定区域中的空单元；
对应于各所述存储器单元行配置、分别连接对应行的存储器单元的多个行选择线，所述行选择线包含所述普通单元连接的普通行选择线和所述空单元连接的空行选择线，所述空行选择线集中配置在所述规定区域中，
具备对应于所述多个行选择线形成于所述行选择线上层上的多个低电阻导线，和
电连接所述多个低电阻导线与所述普通行选择线的多个连接布线，所述连接布线包含将配置在所述规定区域中的低电阻导线电连接于普通行选择线上的连接布线。
7.一种半导体存储装置，其特征在于，
具备：排列成矩阵状、并分别具有存储数据的多个存储器单元的存储器阵列；
对应于所述存储器单元列配置、分别连接对应列存储器单元的多个位线对，各所述位线对包含第1和第2位线，所述第1和第2位线在所述存储器阵列上的规定区域中选择地具有交换其位置的交叉部，在所述交叉部中配置第1布线层的布线和所述第1布线层上层的第2布线层的布线，在除所述交叉部的区域中，由所述第1布线层的布线形成所述第1和第2位线，
具备多个行选择线，对应于所述存储器单元行配置，分别连接对应行的存储器单元，所述行选择线由所述第1布线层的布线下层布线层的布线形成，并且，所述多个行选择线包含形成于所述规定区域中、与配置在所述规定区域中的存储器单元的行连接且可进行外部存取的行选择线。
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SE01 Entry into force of request for substantive examination
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WD01 Invention patent application deemed withdrawn after publication