CN1753102A - 静态随机存取记忆体的记忆胞的结构 - Google Patents

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Abstract

一种静态随机存取记忆体的记忆胞的结构，SRAM元件，其包括位于基板的深N井区中的SRAM记忆胞。SRAM记忆胞中的P井区占据少于约65％的SRAM记忆胞的面积。SRAM记忆胞区域的较长边对SRAM记忆胞较短边的比大于约1.8。SRAM记忆胞中的多个NMOS晶体管的主动区总面积占据少于约25％的SRAM记忆胞面积。SRAM记忆胞中的拉升晶体管通道宽度对SRAM记忆胞中的下拉晶体管通道宽度的比是大于约0.8。SRAM记忆胞进一步包括无硼的层间介电层、介电常数少于约3的金属层间介电层和厚度少于约20微米的聚亚酰胺层。本发明提供的记忆胞结构的系统减少、解决或避免发生在SRAM元件或其他记忆体元件中的软错误造成储存的数据受到毁损。

Description

静态随机存取记忆体的记忆胞的结构
技术领域
本发明是有关于一种半导体元件，且特别是有关于一种静态随机存取记忆体(static random access memory；SRAM)的记忆胞结构的系统。
背景技术
互补式金属氧化物半导体(CMOS)技术是现今用于制造超大型集成(ULSI)电路的主要半导体技术。半导体结构尺寸的缩小在过去数十年间已在速度、性能、电路密度以及半导体芯片的每记忆胞功能的成本上有显著的进步，然而，当CMOS元件的尺寸持续缩小，则面临了重大的挑战。
挑战之一就是软错误(soft error)。软错误是因为过多电荷载子而造成电路的逻辑状态发生错误，典型的是由阿法粒子和宇宙射线中子所引起。当过多的电荷载子在电路中产生，逻辑值可能会被改变。举例而言，电容器或线的逻辑值可从逻辑“0”变为逻辑“1”，晶体管闸极会被关闭或开启，或类似者。发生在SRAM元件或其他记忆体元件中的软错误可造成储存的数据受到毁损。
减少过多电荷载子及软错误对集成电路的影响的尝试已在进行，其中一项尝试涉及增加错误修正电路(error-correctig circuity；ECC)。另一项尝试涉及增加记忆胞的尺寸以增加电荷节点的电容量，因而减少过多电荷载子的影响。再另一项尝试则需要增加额外的电容量(诸如MIM结构、沟槽式电容器、堆叠式电容器、或类似者)至电荷节点。再另一项尝试涉及增加电荷节点源极/汲极区域和电荷节点闸极之间的电阻。又一个其他尝试涉及减少井电阻及/或增加井束缚频率(wells trapping frequency)。
然而，这些尝试通常需要额外的电路、额外的制程、较高的电力需求及/或加大的记忆胞尺寸，因而会不利于较小与较省电的集成电路的设计和制造。因此，需要一个对软错误和过多电荷载子更具恢复力(resilient)的集成电路。
由此可见，上述现有的记忆胞的结构在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决记忆胞的结构存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型结构的记忆胞的结构，便成了当前业界极需改进的目标。
有鉴于上述现有的记忆胞的结构存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的静态随机存取记忆体的记忆胞的结构，能够改进一般现有的记忆胞的结构，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的记忆胞的结构存在的缺陷，而提供一种新型结构的静态随机存取记忆体的记忆胞的结构，所要解决的技术问题是使其提供的记忆胞结构的系统而减少、解决或避免发生在SRAM元件或其他记忆体元件中的软错误可造成储存的数据受到毁损减少过多电荷载子及软错误对集成电路的影响。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体元件，其包括：一基板；一SRAM元件在该基板中；一SRAM记忆胞在该SRAM元件中，其中该SRAM记忆胞包括：一记忆胞区域，其包括：沿着该记忆胞区域较长边排列的一第一记忆胞间距；以及该记忆胞区域较短边排列的一第二记忆胞间距，其中该第一记忆胞间距对该第二记忆胞间距的比值是大于约2；以及复数个金属层间介电层覆盖在该基板上，该些金属层间介电层中的至少一层的介电常数少于约3，且该些金属层间介电层含有金属导线于其中。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的半导体元件，更包括一深N井区，其中该深N井区围绕该SRAM元件。
前述的半导体元件，其中在介于该基板和该金属层间介电层之间更包括实质上无硼的一层间介电层。
前述的半导体元件，更包括一深N井区，其中该深N井区围绕着该SRAM元件，在介于该基板和该金属层间介电层之间更包括一实质上无硼的层间介电层。
前述的半导体元件，其中SRAM记忆胞更包括：一第一反相器和一第二反相器，该第一反相器和该第二反相器各包括：一输入端和一输出端，其中该第一反相器的输出端电性耦接到该第二反相器的该输入端，其中该第二反相器的该输出端电性耦接到该第一反相器的该输入端；一下拉晶体管，为该些N一型金属氧化物半晶体管之一；以及一拉升晶体管，为该些P-型金属氧化物半晶体管之一，其中该拉升晶体管的通道宽度对该下拉晶体管的通道宽度的比是大于约0.8。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体元件，其包括：一基板；一SRAM元件于该基板中；一SRAM记忆胞于该SRAM元件中，其中该SRAM记忆胞包括：一记忆胞区域，其包括一N井区和一P井区，其中该P井区占据少于约65％的该记忆胞区域；复数个n-型金属氧化物半晶体管于该P井区中，该n-型金属氧化物半晶体管的主动区的总面积少于约25％的该记忆胞区域；复数个p-型金属氧化物半晶体管于该N井区中；及复数个金属层间介电层覆盖在该基板上，该些金属层间介电层中至少一层的介电常数少于约3，且该些金属层间介电层含有金属导线于其中。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的半导体元件，其中所述的SRAM记忆胞更包括：一第一反相器和一第二反相器，该第一反相器和该第二反相器各包括：一输入端和一输出端，其中该第一反相器的该输出端电性耦接到该第二反相器的该输入端，其中该第二反相器的该输出端电性耦接到该第一反相器的该输入端；一下拉晶体管，为该些N-型金属氧化物半晶体管之一；以及一拉升晶体管，为该些P-型金属氧化物半晶体管之一，其中该拉升晶体管的通道宽度对该下拉晶体管的通道宽度的比是大于约0.8。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体元件，包括：一基板；一SRAM元件于该基板中；八晶体管(8T)双埠的一SRAM记忆胞在该SRAM元件中，其中该SRAM记忆胞包括：一记忆胞区域，其包括沿着该记忆胞区域较长轴排列的一第一记忆胞间距；以及沿着该记忆胞区域较短轴排列的一第二记忆胞间距，其中该第一记忆胞间距对该第二记忆胞间距的比值是大于约3；以及复数个覆盖在该基板上的金属层间介电层，该些金属层间介电层中的至少一层的介电常数少于约3，且该些金属层间介电层含有金属导线于其中。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的半导体元件，其中所述的SRAM记忆胞更包括：一第一通闸元件、一第二通闸元件、一第三通闸元件、和一第四通闸元件；一第一埠和一第二埠，该第一埠和该第二埠分别包括一位元线和一互补位元线，其中该第一埠的位元线电性连接到该第一通闸元件，其中该第一埠的互补位元线电性连接到该第二通闸元件，其中该第二埠的位元线电性连接到该第一通闸元件，及其中该第二埠的互补位元线是电性连接到该第二通闸元件；以及
一Vss导线和一Vcc导线，其中该Vss导线屏蔽了各位元线分别与该第一埠和该第二埠中的互补位元线之间的耦接，以及该第一埠中的该位元线和该第二埠中的该位元线被该Vcc导线所屏蔽。
前述的半导体元件，其中所述的SRAM记忆胞更包括：一第一通闸元件、一第二通闸元件、一第三通闸元件、和一第四通闸元件；一读取部，其包括：一读取部位元线；一第一读取晶体管；一第二读取晶体管，其中该第一读取晶体管和该第二读取晶体管形成串联晶体管；以及一读取部字元线，其中该第一读取晶体管的闸极电性连接到该读取部字元线；一写入部，其包括：一第一反相器，其中该第二读取晶体管的一闸极电性连接到该第一反相器的一输入端闸极；一写入部位元线；以及一写入部互补位元线；以及一Vss导线和一Vcc导线，其中藉由该Vcc导线来屏蔽该写入部位元线与该写入部互补位元线之间的耦接，以及藉由该Vss导线来屏蔽该读取部位元线和该写入部位元线之间的耦接。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：
根据本发明的一方面，提供一种SRAM元件。此SRAM元件包括基板、位于基板中的深N井区、位于深N井区中的SRAM元件、位在SRAM元件中的SRAM阵列、以及位在SRAM阵列中的SRAM记忆胞。SRAM阵列包括至少8行SRAM记忆胞，每一行SRAM记忆胞包括至少8列SRAM记忆胞，及SRAM记忆胞包括位在深N井区的N井区和P井区。N井区介于P井区的两部分之间。SRAM的记忆胞区域包括N井区和P井区，P井区占据少于约65％的SRAM的记忆胞区域。第一记忆胞间距(cell pitch)是沿着记忆胞区域的较长边排列，第二记忆胞间距是沿着记忆胞区域的较短边排列。P井区的纵轴是实质上与记忆胞区域的较短边排列在一起，且第一记忆胞间距对第二记忆胞间距的记忆胞高宽比(aspect ratio)大于约1.8。SRAM记忆胞进一步包括多条位元线，位元线的纵轴实质上是与记忆胞区域的较短边排列在一起。SRAM记忆胞进一步包括多个n-型金属氧化物半(NMOS)晶体管于P井区内及多个p-型金属氧化物半(PMOS)晶体管于N井区内。每一个NMOS和PMOS晶体管包括主动区，每一个主动区包括通道区，且通道区具有通道宽度。闸极结构包括覆盖在主动区上的闸介电层，以及覆盖在闸介电层上的由多个导电层组成的闸极层。多数NMOS晶体管中的主动区总面积占据了少于约25％的记忆胞区域。SRAM记忆胞也包括第一反相器和第二反相器，第一反相器和第二反相器包括输入端和输出端，第一反相器的输出端是与第二反相器的输入端电性耦接的，且第二反相器的输出端是与第一反相器的输入端耦接的。每个反相器也包括下拉晶体管和拉升晶体管，下拉晶体管是多个NMOS晶体管之一，拉升晶体管是多个PMOS晶体管之一。下拉晶体管的闸极与拉升晶体管的闸极是电性连接的，以形成反相器的输入端。下拉晶体管主动区中的汲极区是与拉升晶体管的汲极区电性连接的，以形成输出端。拉升晶体管通道宽度对下拉晶体管通道宽度的比例是在约0.8和约1.5范围之间。SRAM记忆胞再更包括第一储存节点(storage node)与第一反相器输出端电性连接，及第二储存节点与第二反相器输出端电性连接。SRAM记忆胞包括无硼的层间介电(ILD)层，无硼的ILD包括多个无硼的介电层且其覆盖在第一及第二反相器上。SRAM记忆胞包括金属层间介电(IMD)层，其包括围绕着多条金属线的多个介电层且覆盖在ILD层上。上述的介电层的介电常数少于约3。SRAM记忆胞包括覆盖在SRAM元件上的聚亚酰胺层，聚亚酰胺层的厚度少于约20微米。
根据本发明的另一方面，提供一种位在一基板上的半导体元件。此半导体元件包括位在基板中的SRAM元件及位在其中的SRAM记忆胞。SRAM记忆胞包括一记忆胞区域、沿着记忆胞区域较长边排列的第一记忆胞间距、及沿着记忆胞区域较短边排列的第二记忆胞间距。第一记忆胞间距对第二记忆胞间距的记忆胞间距比(cell pitch ratio)大于约2。SRAM记忆胞也包括覆盖在基板上的多个内金属介电(IMD)层，上述的IMD层的介电常数少于约3，而金属线位于IMD层之中。
根据本发明再另一方面，提供位于在基板上的一种半导体元件。此半导体元件包括位在基板中的SRAM元件及位在其中的SRAM记忆胞。SRAM记忆胞包括记忆胞区域，记忆胞区域包括N井区和P井区，N井区是介于P井区的两部分之间，P井区占据了少于约65％的记忆胞区域。多个n-型金属氧化物半(NMOS)晶体管在P井区内，多个p-型金属氧化物半(PMOS)晶体管在N井区内。NMOS晶体管的主动区总面积少于约25％的记忆胞区域。多个内金属介电(IMD)层覆盖在基板上，且IMD层的介电常数少于约3，IMD层也包括金属线于其中。
根据本发明的再另一方面，提供位在一基板上的一种半导体元件。此半导体元件包括位在基板中的深N井区、位在其中的SRAM元件、位在SRAM元件中的SRAM记忆胞。SRAM记忆胞包括位在深N井区中的N井区和P井区。N井区是介于P井区的两部分之间。记忆胞区域包括N井区和P井区。P井区总面积占据少于约65％的记忆胞区域。记忆胞区域包括沿着记忆胞区域较长边排列的第一记忆胞间距，及沿着记忆胞区域较短边排列的第二记忆胞间距。第一记忆胞间距对第二记忆胞间距的比值大于约2。多个n-型金属氧化物半(NMOS)晶体管是在P井区中，及多个p-型金属氧化物半(PMOS)晶体管在N井区中。晶体管包括主动区，主动区包括通道区，通道区包括通道宽度。NMOS晶体管主动区的总面积占据少于约25％的记忆胞区域。多个内金属介电(IMD)层覆盖在基板上，多个IMD层的介电常数少于约3，并包括金属线于其中。聚亚酰胺层覆盖在IMD层上，聚亚酰胺层的厚度少于约20微米。
根据本发明的再另一方面，提供位在一基板上的一种半导体元件。此半导体元件包括位在基板中的SRAM元件及位在SRAM元件中的SRAM记忆胞。SRAM记忆胞包括位于基板中的N井区和P井区。N井区介于P井区的两部分之间。记忆胞区域包括N井区和P井区。多个n-型金属氧化物半(NMOS)晶体管在P井区中，且多个p-型金属氧化物半(PMOS)晶体管在N井区中。晶体管包括通道区，其具有通道宽度。SRAM记忆胞也包括第一和第二反相器。第一反相器的输出端与第二反相器的输入端电性耦接，第二反相器的输出端与第一反相器的输入端电性耦接。第一反相器和第二反相器包括一输入端和一输出端，各反相器也包括下拉晶体管和拉升晶体管。下拉晶体管是多个NMOS晶体管之一，及拉升晶体管是多个PMOS晶体管之一。拉升晶体管的通道宽度对下拉晶体管的通道宽度的比是大于约0.8。SRAM记忆胞也包括金属层间介电(IMD)层，IMD层包括多个介电层并覆盖在基板上，多个介电层的介电常数少于约3并包括金属线于其中。
根据本发明的另一方面，提供位在一基板上的一种半导体元件。此半导体元件包括位在基板中的SRAM元件及位在SRAM元件中的SRAM记忆胞。SRAM记忆胞包括N井区和P井区，N井区是介于P井区的两部分之间。SRAM记忆胞更包括记忆胞区域、沿着记忆胞区域的较长轴排列的第一记忆胞间距及沿着记忆胞区域较短轴排列的第二记忆胞间距。第一记忆胞间距对第二记忆胞间距的比值大于约2。多个n-型金属氧化物半(NMOS)晶体管在P井区中，及多个p-型金属氧化物半(PMOS)晶体管在N井区中。晶体管包括通道区，通道区具通道宽度。SRAM记忆胞也包括第一反相器和第二反相器，第一反相器和第二反相器具有输入端和输出端，第一反相器的输出端与第二反相器的输入端电性耦接，第二反相器的输出端与第一反相器的输入端电性耦接。第一反相器和第二反相器也包括下拉晶体管和拉升晶体管，下拉晶体管是多个NMOS晶体管之一，且拉升晶体管是多个PMOS晶体管之一。拉升晶体管的通道宽度对下拉晶体管的通道宽度的比值为大于约0.8。
根据本发明的又另一方面，提供位在一基板上的一种半导体元件。此半导体元件包括位在基板中的SRAM元件及位在SRAM元件中的SRAM记忆胞。SRAM记忆胞包括N井区和P井区，N井区是介于P井区的两部分之间。记忆胞区域包括沿着记忆胞区域较长轴排列的第一记忆胞间距，及沿着记忆胞区域较短轴排列的第二记忆胞间距。第一记忆胞间距对第二记忆胞间距的比值大于约2.5。多个金属层间介电(IMD)层覆盖在基板上，多个IMD层的介电常数少于约3并包括金属线于其中。
根据本发明的又另一方面，提供位在一基板上的一种半导体元件。此半导体元件包括位在基板中的深N井区、位在其中的SRAM元件、位在SRAM元件中的SRAM记忆胞。SRAM记忆胞包括N井区和P井区，N井区介于P井区的两部分之间，SRAM记忆胞具记忆胞区域，记忆胞区域包括N井区和P井区，P井区占据少于约65％的记忆胞区域。多个n-型金属氧化物半(NMOS)晶体管在P井区中，及多个p-型金属氧化物半(PMOS)晶体管在N井区。晶体管包括主动区，且主动区具通道区，通道区具通道宽度。SRAM记忆胞也包括闸极结构，且闸极结构具覆盖在主动区上的闸介电层，闸极结构也具闸极层，闸极层具有多个覆盖在闸介电层上的导电闸极层。NMOS晶体管的主动区占据少于约25％的记忆胞区域。记忆胞区域的第一记忆胞间距是沿着记忆胞区域的较长轴排列，且第二记忆胞间距是沿着记忆胞区域的较短轴排列。第一记忆胞间距对第二记忆胞间距的记忆胞间距的比值大于约1.8。多个内金属介电(IMD)层覆盖在基板上，多个IMD层的介电常数少于约3并包括金属线于其中。
根据本发明的另一方面，提供位在一基板上的一种半导体元件。此半导体元件包括位在基板中的SRAM元件及位在SRAM元件中的记忆胞。记忆胞包括N井区和P井区，N井区介于P井区的两部分之间。SRAM元件包括记忆胞区域，记忆胞区域包括沿着记忆胞区域较长轴排列的第一记忆胞间距，SRAM元件也包括沿着记忆胞区域较短轴排列的第二记忆胞间距。第一记忆胞间距对第二记忆胞间距的记忆胞间距比大于约2。记忆胞包括多个n-型金属氧化物半(NMOS)晶体管在P井区中和多个p-型金属氧化物半(PMOS)晶体管在N井区中。晶体管包括主动区，主动区包括通道区，通道区包括通道宽度，晶体管更包括闸极结构，闸极结构包括闸介电层覆盖在主动区上。晶体管也包括具有多个导电闸层并覆盖在闸介电层上的闸极层，记忆胞也包括第一和第二反相器，第一反相器和第二反相器包括一输入端和一输出端。第一反相器的输出端与第二反相器的输入端电性耦接，第二反相器的输出端与第一反相器的输入端电性耦接。第一反相器和第二反相器包括一下拉晶体管和一拉升晶体管，下拉晶体管是多个NMOS晶体管之一，且拉升晶体管是多个PMOS晶体管之一。拉升晶体管的通道宽度对下拉晶体管的通道宽度的比为大于约0.8。
根据本发明的另一方面，提供位在一基板上的一种半导体元件。此半导体元件包括位在基板中的SRAM元件及位在SRAM元件中的记忆胞。记忆胞包括N井区和P井区，记忆胞也包括记忆胞区域，记忆胞区域包括沿着记忆胞区域横轴排列的第一记忆胞间距和沿着记忆胞区域纵轴排列的第二记忆胞间距。第一记忆胞间距对第二记忆胞间距的记忆胞间距的比大于约2.5。多个内金属介电(IMD)层覆盖在基板上，多个IMD层的介电常数少于约3，IMD层包括金属线于其中。
经由上述可知，本发明的一种静态随机存取记忆体的记忆胞的结构，SRAM元件，其包括位于基板的深N井区中的SRAM记忆胞。SRAM记忆胞中的P井区占据少于约65％的SRAM记忆胞的面积。SRAM记忆胞区域的较长边对SRAM记忆胞较短边的比大于约1.8。SRAM记忆胞中的多个NMOS晶体管的主动区总面积占据少于约25％的SRAM记忆胞面积。SRAM记忆胞中的拉升晶体管通道宽度对SRAM记忆胞中的下拉晶体管通道宽度的比是大于约0.8。SRAM记忆胞进一步包括无硼的层间介电层、介电常数少于约3的金属层间介电层和厚度少于约20微米的聚亚酰胺层。
借由上述技术方案，本发明静态随机存取记忆体的记忆胞的结构至少具有下列优点：
本发明的记忆胞结构的系统从而减少、解决或避免发生在SRAM元件或其他记忆体元件中的软错误可造成储存的数据受到毁损减少过多电荷载子及软错误对集成电路的影响。
综上所述，本发明特殊结构的静态随机存取记忆体的记忆胞的结构，其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在产品结构或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的记忆胞的结构具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是6T-SRAM记忆胞的概图，其是依照本发明第一实施例；
图2是6T-SRAM晶体管结构和M1层的平面图，其是依照本发明第一实施例；
图3是依照本发明第一实施例的M1、M2和M3层的平面图；
图4是依照本发明第二实施例的M1、M2和M3层的平面图；
图5a是本发明第三实施例的截面图；
图5b是依照第三实施例的晶体管平面图；
图6是SRAM记忆胞阵列的一部分平面图，其是依照本发明的一实施例；
图7是依照第四实施例的平面图；
图8是依照第五实施例的概图；
图9是依照第五实施例的平面图；
图10是依照第六实施例的第一平面图；
图11是依照第六实施例的第二平面图。
210：接触线                 214：插塞
220：记忆胞内连线           222：插塞
224：记忆胞内连线           226：插塞
228：接触线                 230：Vss接触线
232：位元线接触线           234：字元线接触线
236：互补位元线接触线       238：字元线接触线
260：记忆胞、单位记忆胞     310：第一Vss线
314：接触线                 320：位元线
324：接触线                 326：中介窗
330：Vcc接触线              340：补位元线
344：接触线                 350：第二Vss线
354：接触线                 360：字元线
364、412、416、422、426、432、436、453、462：中介窗
434：接触线                 440：位元线
450：Vcc线                  502：基板
506：P井区                  510：N井区
514：浅沟槽隔离结构         518：NMOS晶体管主动区
522：源极区                 526：闸极结构
530：闸极层                 534：金属层间介电层
540：聚亚酰胺层             542：SRAM阵列
546：扩散区                 550：单位记忆胞区域
554：第二间距               558：P井区
572：主动区                 576：P井区
580：多晶硅层               584：X轴
610：电压源Vcc接触线        614：插塞
620：记忆胞内连线           630：Vss接触线
624、626、628、622、632、634：插塞
636：BLA接触线              638：WL-A接触线
640：BLAB接触线             642：BLBB接触线
644：WL-B接触线             646：BLB接触线
650：N井                    660：双埠8T-SRAM记忆胞
700：双埠8T-SRAM记忆胞      704：P井区
708：n-型主动区             711：闸极
713：接触                   716：写入部
720：NMOS晶体管             730：闸极
802：闸极                   212：接触线
216、221、223、225、227、229、231、233、235、237、239：插塞
270：N井                    325：接触线
312、316、322、327、333、342、346、352、356、362：中介窗
410：第一Vss线                414：接触线
420：第二Vss线                424：接触线
430：字元线                   433：第二中介窗
435：接触线                   460：互补位元线
437、442、452：中介窗
500：6T-SRAM记忆胞            504：下拉晶体管
508：拉升晶体管               512：深N井区
516：基板表面                 520：通道区
524：汲极区                   528：闸介电层
532：层间介电层               536：金属导线
541：细实线                   544：扩散区
548：闸极                     552：第一间距
556：N井区                    570：SRAM记忆胞
574：N井区                    578：单位记忆胞边界
582：插塞层                   586：Y轴
612：电压源Vcc接触线          616：插塞
625：记忆胞内连线             633：Vss接触线
621、623、627、629、631、635、637、639、641、643、645、647：插塞
651：基板                     661：单位记忆胞边界
702：N井区                    706：p-型主动区
710：闸极                     712：接触
714：单位记忆胞边界           718：读取部
722：PMOS晶体管               800：主动区
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的静态随机存取记忆体的记忆胞的结构其具体实施方式、结构、特征及其功效，详细说明如后。
特定而言，本发明的方法在形成六晶体管静态随机存取记忆体(6T-SRAM)和八晶体管(8T-SRAM)的下文中描述。然而，熟习此项技艺者会了解本文所描述的本发明特征可以用来形成其他形式的元件，诸如其他的SRAM结构和SRAM以外的记忆体元件。因此，本文所讨论的特定实施例只是制作及使用本发明的特定方式的描述，并非用以限制本发明的范畴。
本发明的一个实施例较佳为提供具有低SER的一个高速SRAM元件，六个实施例详述如下，其描述高速、低软错误率(SER)SRAM的各种观察角度和结构。图1至图3是绘示根据本发明第一实施例的高速、低SER的6T-SRAM记忆胞的各种观察角度。
请参阅图1，其显示了第一实施例的6T-SRAM记忆胞的概图。通常，6T-SRAM记忆胞包括第一通闸(pass-gate)晶体管PG-1、第二通闸晶体管PG-2、第一拉升晶体管PU-1、第二拉升晶体管PU-2、第一下拉晶体管PD-1和第二下拉晶体管PD-2。
实施时，第一实施例的记忆胞形成两个互补的节点(complementarynode)，如图1的NODE-1和NODE-2。因为NODE-1连结在第二拉升晶体管PU-2的闸极，且NODE-2连结在第一拉升晶体管PU-1的闸极，所以储存在各节点的值会维持互补。例如，当NODE-1高时，第二拉升晶体管PU-2的PMOS会防止来自电流源的Vcc的电流流到NODE-2。相同的，NMOS第二下拉晶体管PD-2的闸极被活化，使得任何可能在NODE-2中的电荷接地。此外，当NODE-2低时，PMOS第一拉升晶体管PU-1允许电流从Vcc流到NODE-1，且NMOS第一下拉晶体管PD-1的闸极是去活化的，防止了NODE-1中的电荷接地。第一通闸晶体管PG-1和第二通闸晶体管PG-2的闸极是与字元线WL电性耦接的，以控制从记忆胞读取数据和写入数据至记忆胞中。以位元线BL和互补位元线BLB分别读取储存在NODE-1和NODE-2的值，位元线BL和互补位元线BLB是与感应放大器(未显示)电性耦接。
请参阅图2和图3是根据本发明一实施例的6T-SRAM记忆胞的配置平面图。特定地，图2显示第一实施例的经选择的半导体层以及第一金属层(M1)。然后，会转移到讨论覆盖在第一个实施例的半导体层上的金属层。覆盖在半导体层上的金属层显示在图3。
现在请参阅显示于图2的第一实施例的6T-SRAM记忆胞，熟习此项技艺者可识别出由覆盖在主动区800的通道区上的闸极802所形成的晶体管。晶体管的源极和汲极区也在主动区800内，在通道区的相对相邻侧边上。图2中的晶体管包括形成在基板上的第一通闸晶体管PG-1、第二通闸晶体管PG-2、第一拉升晶体管PU-1、第二拉升晶体管PU-2、第一下拉晶体管PD-1、和第二下拉晶体管PD-2。基板例如可由主体Si、SiGe、应变-Si、SOI、非主体Si或类似物形成。第一实施例的闸极包括多种导电材料。闸极层的厚度少于约2000，较佳为少于约1000。闸介电层是介于闸极和主动区之间，闸介电层的厚度少于约50，较佳为少于约20。闸介电层可以是单层结构或是包括多种介电材料的多层结构。闸介电层中至少一层的材料较佳为SiO2、氮化氧化物、含氮氧化物、SiON、金属氧化物、高介电常数的介电材料或上述材料的组合。
请参阅如图2所示，第一拉升晶体管PU-1和第二拉升晶体管PU-2各自为形成在N井270的PMOS晶体管。PMOS晶体管PU-1和PU-2也可以在其他N井中形成，诸如深N井。
熟习此项技艺者可辨识出图2所示的电性连接。图2中的第一实施例显示了第一拉升晶体管PU-1和第二拉升晶体管PU-2的源极分别经由位于M1的接触线210和212，再藉由插塞214和216与电压源Vcc电性耦接。第一拉升晶体管PU-1的汲极、第一下拉晶体管PD-1的汲极、第一通闸晶体管PG-1的汲极、和第二拉升晶体管PU-2及第二下拉晶体管PD-2的闸极是藉由位于M1的记忆胞内连线220和插塞221、222及223电性耦接的。相似的，第二拉升晶体管PU-2的汲极、下拉晶体管PD-2的汲极、第二通闸晶体管PG-2的汲极、和第一拉升晶体管PU-1和第一下拉晶体管PD-1的闸极是藉由位于M1的记忆胞内连线224和插塞225、226及227电性耦接的。
请继续参阅图2所示的第一实施例的电性连接，第一下拉晶体管PD-1的源极是藉由Vss接触线228和插塞229与地线Vss电性耦接。第二下拉晶体管PD-2的源极是藉由Vss接触线230和插塞231与地线Vss电性耦接。第一通闸晶体管PG-1的源极是藉由位元线接触线232和插塞233与位元线BL电性耦接。第一通闸晶体管PG-1将位元线BL电性耦接至第一拉升晶体管PU-1汲极和第一下拉晶体管PD-1汲极。第一通闸晶体管PG-1的闸极是藉由M1上的WL接触线234和插塞235与字元线电性耦接。
进一步参阅显示于图2的第一实施例的电性连接，第二通闸晶体管PG-2的源极是藉由互补位元线BLB接触线236和插塞237与互补位元线BLB电性耦接。相似的，第二通闸晶体管PG-2将位元线BLB电性耦接至第二拉升晶体管PU-2的汲极和第二下拉晶体管PD-2的汲极。第二通闸晶体管PG-2的闸极是藉由M1上的WL接触线238和插塞239与字元线电性耦接。
请参阅图2的点线代表记忆胞260表面区域的边界，记忆胞260也可以称为单位记忆胞260(unit cell 260)。应了解边界在完成的成品中可能并不明显。单位记忆胞260定义了用于设计记忆体阵列的基本建构区块。记忆体元件典型地具或更多个记忆体阵列。单位记忆胞260可以被重复任何次数(例如数千次、数百万次、数十亿、或数兆次)以产生能够储存多量数据的记忆体。
请参阅如图2所示，第一实施例的单位记忆胞260的边界具有矩形形状，边界具有两个成比例等长的较长边和两个成比例等长的较短边。较佳的，单位记忆胞260的较长边长度大于单位记忆胞260较短边长度约1.8倍。单位记忆胞260的较长边长度也可以是单位记忆胞260较短边长度约2倍或更大。较长边对较短边的长度比也可以称为记忆胞间距比(cell pitchratio)或记忆胞高宽比(cell aspect ratio)。应注意第一实施例中的闸极是沿着边界较长边轴排列的，也注意第一实施例中的主动区是沿着单位记忆胞260的较短边轴排列。
在第一实施例中，N井270是在单位记忆胞260中形成的，如图2所示。N井270例如可以是深N井。基板较佳是p-型基板，因而提供实质上环绕N井270的大型p-井，在p-型基板上可以形成NMOS元件。N井270是藉由在基板上进行习知的n-型离子植入而形成的，使得PMOS元件可以在N井270中形成，诸如第一拉升晶体管PU-1和第二拉升晶体管PU-2。
请参阅如图2所示，第一实施例中的NMOS主动区包括第一通闸晶体管PG-1、第一下拉晶体管PD-1、第二通闸晶体管PG-2、和第二下拉晶体管PD-2的源极/汲极区域。在第一实施例中，NMOS主动区包括少于约25％的单位记忆胞260的面积，且p-井区域包括少于约65％的单位记忆胞260的面积。
请参阅图3是第一实施例的金属层M1、M2、和M3的平面图，第一实施例的金属层覆盖在图2所示的各层上。M3层包括第一Vss线310、位元线BL 320、Vcc线330、互补位元线BLB 340和第二Vss线350。在这实施例中，M3金属层所包括的导线的纵轴较佳为平行于单位记忆胞260的较短边。关于第一Vss线310，中介窗312将M3上的Vss线310电性耦接到M2上的接触线314，接触线314藉由中介窗316电性耦接到M1上的接触线228(如图2所示)。M1上的接触线228是电性耦接到第一下拉晶体管PD-1源极的，如上述关于图2的描述。
关于位元线BL 320，中介窗322将M3上的位元线BL 320电性耦接到M2上的接触线324，其再藉由中介窗326电性耦接到M1上的接触线232(如图2所示)。M1上的接触线232是电性耦接到第一通闸晶体管PG-1源极的，如上述关于图2的描述。
关于Vcc线330，中介窗332将M3上的Vcc线330电性耦接到M2上的接触线324，其再藉由中介窗326电性耦接到M1上的接触线210(如图2所示)。M1上的接触线210是电性耦接到第一拉升晶体管PU-1源极，如图2所示。此外，中介窗333将M3上的Vcc接触线330电性耦接到M2上的接触线325，其再藉由中介窗327电性耦接到M1上的接触线212。M1上的接触线212是电性耦接到第二拉升晶体管PU-2的源极，如上述关于图2的描述。
关于互补位元线BLB 340，中介窗342将M3上的互补位元线BLB 340电性耦接到M2上的接触线344，其再藉由中介窗346电性耦接到M1上的接触线236。M1上的接触线236是电性耦接到第二通闸晶体管PG-2的源极，如上述关于图2的描述。
关于第二Vss线350，中介窗352将M3上的第二Vss线350电性耦接到M2上的接触线354，其再藉由中介窗356电性耦接到M1上的接触线230，M1上的接触线230是电性耦接到第二下拉晶体管PD-2的源极，如上述关于图2的描述。
字元线360位于M2上，且较佳的方向为字元线纵轴平行于单位记忆胞260的较长边。中介窗362将字元线360电性耦接到M1上的接触线234。接触线234是电性耦接到第一通闸晶体管PG-1的闸极，如上述关于图2的描述。第二中介窗364将字元线360电性耦接到M1上的接触线238。M1上的接触线238是电性耦接到第二通闸晶体管PG-2的闸极，如上述关于图2的描述。
请参阅图2，应注意记忆胞内连线220和224是显示在M1上，但是从M2或M3上的任何其他组成或结构没有连结是接到记忆胞内连线220和224的。承上所述，记忆胞内连线220和224是用以电性耦接各种半导体元件的。
在所描述的第二实施例中，图2和图4所示的平面俯视图可以组合起来形成具有低SER的高速SRAM记忆胞。图2显示第一实施例的经选择的半导体层和第一金属层(M1)。图4是根据本发明的第二实施例结合M1、M2和M3的平面图，可与图2的记忆胞配置相关联。请参阅图4，M3层包括第一Vss线410、第二Vss线420、和字元线WL 430。在这个实施例中，位于M3上导线的纵轴较佳为平行于单位记忆胞260的较长边。关于第一Vss线410，中介窗412将M3上的Vss线410电性耦接到M2上的接触线414，其再藉由中介窗416电性耦接到M1上的接触线230，如上述关于图2的描述。M1上的接触线230是电性耦接到第二下拉晶体管PD-2的源极，如上述关于图2的描述。应注意，在图4的平面图中，中介窗412和中介窗416实质上是重迭的，因此只显示出一个中介窗。
关于第二Vss线420，中介窗422将M3上的Vss线420电性耦接到M2上的接触线424，其再藉由中介窗426电性耦接到M1上的接触线228(如图2所示)。M1上的接触线228电性连接到第一下拉晶体管PD-1的源极，如上述关于图2的描述。应注意在这个平面图上，中介窗422和中介窗426是实质上重迭的，所以只显示出一个中介窗。
关于字元线WL 430，中介窗432将字元线430电性耦接到M2的接触线434，其再藉由中介窗436电性耦接到M1上的接触线234。接触线234是电性耦接到第一通闸晶体管PG-1闸极，如上述关于图2的描述。第二中介窗433将字元线430电性耦接到M2上的接触线435，其再藉由中介窗437电性耦接到M1上的接触线238。接触线238是电性耦接到第二通闸晶体管PG-2的闸极，如上述关于图2的描述。
M2层包括位元线BL 440、Vcc线450和互补位元线BLB 460。在这个实施例中，M2上的导线较佳的方向是其纵轴平行于单位记忆胞260较短边。关于位元线BL 440，中介窗442将M2上的位元线BL 440电性耦接到M1上的接触线232，其再电性耦接到第一通闸晶体管PG-1的源极，如上述关于图2的描述。
关于Vcc线450，中介窗452将M2上的Vcc线450电性耦接到M1上的接触线210，其再电性耦接到第一拉升晶体管PU-1的源极。此外，中介窗453将Vcc线450电性耦接到M1上的接触线212，其电性耦接到第二拉升晶体管PU-2的源极，如上述关于图2的描述。
关于互补位元线BLB 460，中介窗462将M2上的互补位元线BLB 460电性耦接到M1上的接触线236。M1上的接触线236电性耦接到第二通闸晶体管PG-2的源极，如上述关于图2的描述。
请参阅图2，应注意记忆胞内连线220和224是显示在M1上，但是M2或M3上的任何其他元件或结构没有连接到记忆胞内连线220和224的。承上所述，记忆胞内连线220和224是用以电性耦接各种半导体元件的。
请参阅图5a和图5b显示一根据本发明第三实施例的6T-SRAM记忆胞。图5a显示第三实施例的6T-SRAM记忆胞500的截面图。第三实施例的讨论也包括图5b，其显示了第三实施例的下拉晶体管508的平面图。
请参阅图5a，显示了第三实施例的SRAM记忆胞500。基板502较佳为主体硅基板，也可以使用其他基板，包括绝缘硅(SOI)基板以及米勒指数为<100>或<110>的单晶硅基板。
第三实施例的n-型金属氧化物半(NMOS)晶体管504显示在图5a，在P井区506中。NMOS晶体管504位在N井区510的p-型金属氧化物半(PMOS)晶体管508旁边。P井区506占据少于约65％的SRAM记忆胞500的记忆胞面积。NMOS晶体管504是下拉晶体管，而PMOS晶体管508是拉升晶体管，下拉晶体管504和拉升晶体管508是SRAM记忆胞中交叉耦接反相器的一部分。N井区510和P井区506是在基板502的深N井区512中，深N井区512包围着位在各自的P井区506和N井区510中的拉升晶体管508和下拉晶体管504。位在邻近基板表面516的区隔的浅沟槽隔离结构514隔离了晶体管508和504。在各晶体管508和504中的主动区518包括通道区520(位于源极区522和汲极区524之间)。在SRAM记忆胞500中，NMOS晶体管的主动区518占据少于约25％的记忆胞区域。
请参阅图5b，显示了图5a中PMOS晶体管508的平面图，其是根据第三实施例。如图5b所示，PMOS晶体管508(也称做拉升晶体管508)具有通道长度LPU和通道宽度WPU。NMOS晶体管504(也在本文称为下拉晶体管504)也具有相似的通道长度LPD和通道宽度WPD。拉升晶体管508的通道宽度WPU对下拉晶体管504的通道宽度WPD的比较佳的是在介于约0.8和约1.5之间的范围，通道宽度比例如也可以大于约1.5。
请参阅图5a，第三实施例的晶体管504和508各自具有闸极结构526，各闸极结构526具有覆盖在主动区518的通道区520部分上的闸介电层528，在拉升晶体管508和下拉晶体管504中的闸介电层528的厚度Td少于约20埃(angstrom)。闸极结构526也具有包括多层导电闸极层的闸极层530，闸极层530是覆盖在闸介电层528上。
请参阅在图5a中，实质上无硼的层间介电层(ILD)532覆盖在拉升晶体管508和下拉晶体管504上，实质上无硼的ILD层532例如可具有多层实质上无硼的介电层。多层内金属介电(IMD)层534覆盖在基板上，多层IMD层534中的至少一层，其介电常数少于约3。IMD层534中的介电层包围住金属导线536，金属导线536和闸极530中的导电层可具有金属材料，其包括但不限于(例如)W、Al、AlCu、Cu、Cu含量、硅化物、Ti、TiSi2、Co、CoSi2、Ni、NiSi、TiN、TiW、TaN和上述材料的组合。在其他实施例中，金属导线536和闸极530的导电层可包括硅。
聚亚酰胺层540覆盖在整个SRAM记忆胞500所在的SRAM芯片上。或者，聚亚酰胺层540可覆盖至少一部分的SRAM芯片或大部分的SRAM芯片。聚亚酰胺层540的厚度Tp少于约20微米。
闸介电层528中的介电物质例如包括但不限于SiON、Si3N4、Ta2O5、Al2O3、PEOX、TEOS、含氮的氧化物、氮化氧化物、含铪的氧化物、含钽的氧化物、含铝的氧化物、介电常数大于约5的介电物质及上述材料的组合。
SRAM记忆胞500是在90奈米半导体技术世代制造的SRAM芯片中。或者，SRAM芯片可以是90奈米世代之前或之后世代所制造的，例如包括65奈米世代和45奈米世代。
请参阅图6显示根据本发明一实施例的SRAM元件一部分的平面图。特定而言，图6显示SRAM元件中SRAM阵列542一部分平面图。SRAM阵列542包括复数个在行和列中重复且实质上相似的SRAM记忆胞550。细实线541显示SRAM阵列542中其他SRAM记忆胞550的单位记忆胞边界。图6显示由八个SRAM记忆胞550所组成的阵列(四列和两行)。可以重复阵列542以产生具有任何数目的列和行的阵列。实施例较佳包括具有至少8行和至少8列SRAM记忆胞的SRAM阵列。作为说明的目的，图6右上角的SRAM记忆胞550具有以虚线表示的单位记忆胞边界，单位记忆胞边界内的区域是SRAM记忆胞550的记忆胞区域。单位记忆胞边界具有第一间距552和第二间距554，第一间距552比第二间距554具有较大的长度。SRAM记忆胞550的高宽比是较长间距552对较短间距554的比，SRAM记忆胞550的高宽比是约1.8。在一描述的实施例中，SRAM阵列中的SRAM记忆胞可具有高宽比(例如)2、2.5、和3。
请参阅图6中的SRAM阵列542包括N井区556内的p-扩散区546和P井区558内的n-扩散区544。闸极548覆盖在扩散区544和546上。在SRAM记忆胞550的单位记忆胞边界内，n-扩散区544占据少于约25％的记忆胞区域，此外，P井区558在单位记忆胞区域550内占据少于约65％的区域。
请参阅图7，其显示根据本发明第四实施例的SRAM记忆胞570的平面图。图7是第四实施例的平面图，其包括高速6T-SRAM记忆胞570。运作时，高速6T-SRAM记忆胞570实质上与上述6T-SRAM记忆胞一样运作。图7显示了主动区572、介于N井区574两部分之间的P井区576、单位记忆胞边界578、多晶硅层580、插塞层582和第一金属层M1。单位记忆胞边界578是沿着X轴584和Y轴586绘制的，单位记忆胞边界578沿着X轴584的长度比沿着Y轴586的长度长，单位记忆胞边界578沿着X轴584的长度对记忆胞边界578沿着Y轴586的长度的记忆胞高宽比至少是约2.5。
一些实施例可以藉由结合图7平面图和其他上述的图来描述。图3所显示的平面图(如上述结合了M1、M2、和M3)可依据本发明的一实施例用来与图7所述的记忆胞配置相关联。上述图4所显示的平面图也依据本发明一实施例用来与图7所述的记忆胞配置相关联。
请参阅图8和图9显示依据本发明第五实施例的6T-SRAM记忆胞。图8是第五实施例的双埠8T-SRAM记忆胞660的概图。图9是第五实施例的双埠8T-SRAM记忆胞660的记忆胞配置图。
根据第五实施例，双埠八晶体管(8T)SRAM记忆胞660显示在图8。运作时，8T-SRAM 660实质上与6T-SRAM一样运作。然而，相较于6T-SRAM，第五实施例的双埠8T SRAM记忆胞660包括两个埠，PORT-A和PORT-B。PORT-A包括NMOS通闸晶体管PG-1、NMOS通闸晶体管PG-2、位元线BLA、互补位元线BLB和字元线WL-A。PORT-B包括NMOS通闸晶体管PG-3、NMOS通闸晶体管PG-4、位元线BLB、互补位元线BLBB和字元线WL-B。两位元线(即位元线A(BLA)和位元线B(BLB))和两互补位元线(即互补位元线A(BLAB)和互补位元线B(BLBB))作为资料线从8T-SRAM 660读取数据和写入数据到8T-SRAM 660。两字元线(即字元线A(WL-A)和字元线B(WL-B))控制通闸晶体管以控制读取和写入。
请参阅如图8所示，位元线BLA是电性连接到通闸元件PG-1的源极，以及位元线BLAB是电性连接到通闸元件PG-2的源极。在B埠，位元线BLB是电性连接到通闸元件PG-3的源极，且位元线BLBB的源极是电性连接到通闸元件PG-4的源极。数据位元线BLA、BLAB、BLB、和BLBB是用于数据输入端和输出端，在本文总称为8T双埠位元线。
请参阅图9描述根据本发明第五实施例的双埠8T-SRAM记忆胞660的记忆胞配置。双埠8T-SRAM记忆胞660包括形成在基板上的第一通闸晶体管PG-1、第二通闸晶体管PG-2、第三通闸晶体管PG-3、第四通闸晶体管PG-4、第一拉升晶体管PU-1、第二拉升晶体管PU-2、第一下拉晶体管PD-1和第二下拉晶体管PD-2。基板例如可以是主体Si、SiGe、应变Si、SOI、非主体Si或类似物所形成者。闸极层的厚度少于约2000，较佳是少于约1000且可以是各种宽度。晶体管的闸介电层可以是单层或多层，其中至少一层较佳为包括SiO2、氮化氧化物、含氮氧化物、SiON、金属氧化物、高介电常数的介电材料或上述材料的组合。
请参阅图9中的第一拉升晶体管PU-1和第二拉升晶体管PU-2较佳是形成在N井650或深N井中的PMOS晶体管，且其他晶体管是NMOS晶体管。第一拉升晶体管PU-1和第二拉升晶体管PU-2的源极藉由插塞614和616分别电性耦接到位于M1上的电压源Vcc接触线610和612。
请参阅图9，其中第一拉升晶体管PU-1的汲极、第一下拉晶体管PD-1的汲极、第一通闸晶体管PG-1的汲极、第三通闸晶体管PG-3的汲极、第二拉升晶体管PU-2和第二下拉晶体管PD-2的闸极是藉由位于M1上的记忆胞内连线620(也称为NODE-1)和插塞621、622、623和624电性耦接。相似的，第二拉升晶体管PU-2的汲极、第二下拉晶体管PD-2的汲极、第二通闸晶体管PG-2的汲极、第四通闸晶体管PG-4的汲极、第一拉升晶体管PU-1以及第一下拉晶体管PD-1的闸极是藉由位于M1的记忆胞内连线625和插塞626、627、628和629电性耦接。
第一下拉晶体管PD-1的源极是藉由Vss接触线630和插塞631和632电性耦接到地线Vss；以及第二下拉晶体管PD-2的源极是藉由Vss接触线633和插塞634和635电性耦接到地线Vss。第一通闸晶体管PG-1的源极是藉由BLA接触线636和插塞637电性耦接到位元线BLA。第一通闸晶体管PG-1将位元线BLA电性耦接到第一拉升晶体管PU-1的汲极和第一下拉晶体管PD-1的汲极。第一通闸晶体管PG-1和第二通闸晶体管PG-2的闸极是藉由M1上的WL-A接触线638和插塞639电性耦接到字元线WL-A。第二通闸晶体管PG-2的源极是藉由BLAB接触线640和插塞641电性耦接到互补位元线BLAB。
请参阅如图9所示，第五实施例的第四通闸晶体管PG-4的源极是藉由BLBB接触线642和插塞643电性耦接到互补位元线BLBB。第四通闸晶体管PG-4将位元线BLBB电性耦接到第二拉升晶体管PU-2的汲极和第二下拉晶体管PD-2的汲极。第四通闸晶体管PG-4和第三通闸晶体管PG-3的闸极是藉由M1上的WL-B接触线644和插塞645电性耦接到字元线WL-B。第三通闸晶体管PG-3的源极是藉由BLB接触线646和插塞647电性耦接到位元线BLB。如上所述，第三通闸晶体管PG-3的汲极是电性耦接到第二拉升晶体管PU-2和第二下拉晶体管PD-2的闸极、第一拉升晶体管PU-1的汲极、第一下拉晶体管PD-1的汲极、第一通闸晶体管PG-1的汲极。
拉升晶体管PU-2闸极宽度对下拉晶体管PD-2闸极宽度的闸极宽度比是介于约0.8和约1.5的范围之间。拉升晶体管PU-1闸极宽度对下拉晶体管PD-1闸极宽度的闸极宽度比也是介于约0.8和约1.5之间的范围。
请参阅图9所显示的8T SRAM记忆胞660是在实质上无硼的层间介电层下。实质上无硼的ILD层较佳为包括具有一种或多种实质上无硼介电材料的一层或多层实质上无硼的介电层。实质上无硼的ILD层中的底层较佳是包括PSG材料。
在第五实施例中，IMD层覆盖在ILD层上。多层内金属介电(IMD)层534覆盖在基板上，多层IMD层中至少一层含有多种介电材料，且其中至少一种介电材料的介电常数低于约3。IMD层也包括8T双埠位元线、Vss线、和Vcc线。8T双埠位元线、Vss线和Vcc线较佳是在同一个金属层(例如M1、M2)上，且覆盖在8T双埠SRAM单位记忆胞边界上。8T双埠位元线被Vss线及/或Vcc线屏蔽。更特定而言，介于位元线BLA和互补位元线BLAB之间的第一Vss线屏蔽了位元线BLA与互补位元线BLAB之间的耦接。一介于位元线BLB和互补位元线BLBB之间的第二Vss线屏蔽了位元线BLB与互补位元线BLBB之间的耦接。介于BLB线和BLA线之间的Vcc线对BLB和BLA线提供了电性屏蔽。聚亚酰胺层覆盖在整个8T SRAM记忆胞660所在的SRAM芯片上，或者聚亚酰胺层可覆盖至少一部份SRAM芯片或大部分SRAM芯片，聚亚酰胺层的厚度少于约20微米。
单位记忆胞边界661围住了图9所示的第五实施例的8T双埠SRAM记忆胞660。单位记忆胞660具有被单位记忆胞边界661所围住的记忆胞区域。单位记忆胞边界定义了用于设计具有双埠SRAM记忆胞660的记忆胞阵列的基本建构区块，可以重复双埠SRAM记忆胞660(例如数千次、数百万次和数十亿次)以产生更大的记忆体。图9中的单位记忆胞边界661具有两个较长边和两个较短边的矩形形状，较佳为单位记忆胞边界661的较长边长度是单位记忆胞边界661较短边长度的约3倍或更大。在第五实施例中，晶体管的排列是使N井650的纵轴和8T双埠位元线平行于单位记忆胞边界661的较短边。
请参阅图9中的N井650也可以是深N井，且是形成在单位记忆胞边界661内。基板651较佳为p-型基板，因此可提供实质上围绕N并650的大p-井，NMOS元件可以形成于p-井中。N井650是在基板650中藉由进行习知的n-型离子植入而形成的，因此使PMOS元件于其中形成，诸如第一拉升晶体管PU-1和第二拉升晶体管PU-2。
NMOS主动区(例如第一通闸晶体管PG-1、第一下拉晶体管PD-1、第二通闸晶体管PG-2、和第二下拉晶体管PD-2的源极/汲极区域)较佳为包括少于约25％的单位记忆胞边界660之中的区域，且单位记忆胞边界660内的p-井区域(例如围绕N井650的p-型基板651)包括少于单位记忆胞边界660内总区域的约65％。
请参阅图10和图11显示根据本发明第六实施例的6T-SRAM记忆胞。图10是第六个实施例的双埠8T-SRAM记忆胞700的平面图，图11是第五实施例的双埠8T-SRAM记忆胞700中金属层M1、M2、和M3的平面图。
请参阅图10，显示第六实施例的平面图，其包括8T双埠SRAM记忆胞700。图10显示N井区702、P井区704、p-型主动区706、n-型主动区708、闸极710、接触712、和M1金属线的平面图，也显示了单位记忆胞边界714。对8T双埠SRAM记忆胞700而言，单位记忆胞边界714的记忆胞高宽比大于约3。特定而言，单位记忆胞边界714的较长边比单位记忆胞边界714的较短边长约3倍。
为了描述的目的，显示于图10的第六实施例被分为写入部716和读取部718。写入部716中的元件主要是负责将数据写入8T双埠SRAM记忆胞700，而读取部718中的元件则主要是负责从8T双埠SRAM记忆胞700读取数据。
第六实施例的8T双埠SRAM记忆胞700包括在写入部716的两个NMOS通闸晶体管PG-1和PG-2，和在读取部718的两个NMOS读取晶体管RT1和RT2。晶体管RT1和RT2是以串联电性连接的。写入部716也包括两个NMOS晶体管720和两个PMOS晶体管722，其互相连接以形成两个交叉耦接反相器INV1和INV2。各反相器包括拉升PMOS晶体管和下拉NMOS晶体管，其是以习知的方法相连。读取晶体管RT2的闸极730也是反相器INV2的闸极。读取晶体管RT2的闸极711是藉由接触713电性连接到读取部字元线RWL。
请参阅图11是显示第六实施例的8T双埠SRAM记忆胞700中的金属线的平面图。图11显示M1金属层、M2金属层、和M3金属层和中介层712。读取部718包括读取部位元线RBL和一读取部字元线RWL，两线都是在M2金属层中。M2金属层中的两条位元线是读取部位元线WBL和写入部互补位元线WBLB。地线Vss和电源供应导线Vcc是用来屏蔽位元线RBL、WBL和WBLB。写入部位元线WBL是藉由电源供应导线Vcc的屏蔽而与写入部互补位元线WBLB线隔开。读取部位元线RBL是藉由地线Vss的屏蔽而与互补位元线WBLB隔开。
虽然本发明的特定实施例已参阅明确的实施例而详细的被描述，应了解本发明的范围并不因此受限，但包括本文所附的申请专利范围的精神和用语的所有改变、修饰、和均等物，举例而言，可以使用不同排列的金属层。因此，应了解本发明可以延伸至其他结构和材料，所以，说明书和图式是被视为用于描述的目的而非用于限制的目的。
此外，本中请案的范围并不意欲被限制到说明书中所描述的制程、机构、制造、物质组成、方式、方法、和步骤的特定实施例。熟习此项技艺者可以从本发明的揭露中容易的理解现今存在的或的后发展出的制程、机构、制造、物质组成、方式、方法、或步骤，与本文所述的相应实施例产生实质上相同功能或得到实质上相同结果者可以根据本发明而被使用，因此，所附的申请专利范围意欲包括这些制程、机构、制造、物质组成、方式、方法、或步骤。

Claims (10)

1、一种半导体元件，其特征在于其包括：
一基板；
一SRAM元件在该基板中；
一SRAM记忆胞在该SRAM元件中，其中该SRAM记忆胞包括：
一记忆胞区域，其包括：
沿着该记忆胞区域较长边排列的一第一记忆胞间距；以及
该记忆胞区域较短边排列的一第二记忆胞间距，其中该第一记忆胞间距对该第二记忆胞间距的比值是大于约2；以及
复数个金属层间介电层覆盖在该基板上，该些金属层间介电层中的至少一层的介电常数少于约3，且该些金属层间介电层含有金属导线于其中。
2、根据权利要求1所述的半导体元件，其特征在于其更包括一深N井区，其中该深N井区围绕该SRAM元件。
3、根据权利要求1所述的半导体元件，其特征在于其中在介于该基板和该金属层间介电层之间更包括实质上无硼的一层间介电层。
4、根据权利要求1所述的半导体元件，其特征在于其中更包括一深N井区，其中该深N井区围绕着该SRAM元件，在介于该基板和该金属层间介电层之间更包括一实质上无硼的层间介电层。
5、根据权利要求1所述的半导体元件，其特征在于其中所述的SRAM记忆胞更包括：
一第一反相器和一第二反相器，该第一反相器和该第二反相器各包括：
一输入端和一输出端，其中该第一反相器的输出端电性耦接到该第二反相器的该输入端，其中该第二反相器的该输出端电性耦接到该第一反相器的该输入端；
一下拉晶体管，为该些N-型金属氧化物半晶体管之一；以及
一拉升晶体管，为该些P-型金属氧化物半晶体管之一，其中该拉升晶体管的通道宽度对该下拉晶体管的通道宽度的比是大于约0.8。
6、一种半导体元件，其特征在于其包括：
一基板；
一SRAM元件于该基板中；
一SRAM记忆胞于该SRAM元件中，其中该SRAM记忆胞包括：
一记忆胞区域，其包括一N井区和一P井区，其中该P井区占据少于约65％的该记忆胞区域；
复数个n-型金属氧化物半晶体管于该P井区中，该n-型金属氧化物半晶体管的主动区的总面积少于约25％的该记忆胞区域；
复数个p-型金属氧化物半晶体管于该N井区中；及
复数个金属层间介电层覆盖在该基板上，该些金属层间介电层中至少一层的介电常数少于约3，且该些金属层间介电层含有金属导线于其中。
7、根据权利要求6所述的半导体元件，其特征在于其中所述的SRAM记忆胞更包括：
一第一反相器和一第二反相器，该第一反相器和该第二反相器各包括：
一输入端和一输出端，其中该第一反相器的该输出端电性耦接到该第二反相器的该输入端，其中该第二反相器的该输出端电性耦接到该第一反相器的该输入端；
一下拉晶体管，为该些N-型金属氧化物半晶体管之一；以及
一拉升晶体管，为该些P-型金属氧化物半晶体管之一，其中该拉升晶体管的通道宽度对该下拉晶体管的通道宽度的比是大于约0.8。
8、一种半导体元件，其特征在于其包括：
一基板；
一SRAM元件于该基板中；
八晶体管(8T)双埠的一SRAM记忆胞在该SRAM元件中，其中该SRAM记忆胞包括：
一记忆胞区域，其包括
沿着该记忆胞区域较长轴排列的一第一记忆胞间距；以及
沿着该记忆胞区域较短轴排列的一第二记忆胞间距，其中该第一记忆胞间距对该第二记忆胞间距的比值是大于约3；以及
复数个覆盖在该基板上的金属层间介电层，该些金属层间介电层中的至少一层的介电常数少于约3，且该些金属层间介电层含有金属导线于其中。
9、根据权利要求8所述的半导体元件，其特征在于其中所述的SRAM记忆胞更包括：
一第一通闸元件、一第二通闸元件、一第三通闸元件、和一第四通闸元件；
一第一埠和一第二埠，该第一埠和该第二埠分别包括一位元线和一互补位元线，其中该第一埠的位元线电性连接到该第一通闸元件，其中该第一埠的互补位元线电性连接到该第二通闸元件，其中该第二埠的位元线电性连接到该第一通闸元件，及其中该第二埠的互补位元线是电性连接到该第二通闸元件；以及
一Vss导线和一Vcc导线，其中该Vss导线屏蔽了各位元线分别与该第一埠和该第二埠中的互补位元线之间的耦接，以及该第一埠中的该位元线和该第二埠中的该位元线被该Vcc导线所屏蔽。
10、根据权利要求8所述的半导体元件，其特征在于其中所述的SRAM记忆胞更包括：
一第一通闸元件、一第二通闸元件、一第三通闸元件、和一第四通闸元件；
一读取部，其包括：
一读取部位元线；
一第一读取晶体管；
一第二读取晶体管，其中该第一读取晶体管和该第二读取晶体管形成串联晶体管；以及
一读取部字元线，其中该第一读取晶体管的闸极电性连接到该读取部字元线；
一写入部，其包括：
一第一反相器，其中该第二读取晶体管的一闸极电性连接到该第一反相器的一输入端闸极；
一写入部位元线；以及
一写入部互补位元线；以及
一Vss导线和一Vcc导线，其中藉由该Vcc导线来屏蔽该写入部位元线与该写入部互补位元线之间的耦接，以及藉由该Vss导线来屏蔽该读取部位元线和该写入部位元线之间的耦接。
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