CN1269224C - 半导体装置 - Google Patents

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Abstract

提供一种作为形成于半导体基片上的半导体装置，可有效利用半导体基片特长的半导体装置及其制造方法。在使支持基片(1)的晶向<110>与SOI层(3)的晶向<100>相一致而形成的SOI基片上，形成包含P型本体层(3a)的N沟道MOS晶体管和与P型本体层(3a)接触的本体电压施加用P型有源层(6)。连接P型本体层(3a)与本体电压施加用P型有源层(6)的通路与SOI层(3)的晶向<100>平行配置。由于在晶向<100>空穴的移动度较大，因而可减小上述通路中的寄生电阻Ra、Rb。这样，对P型本体层(3a)的电压传输可较快进行，P型本体层(3a)中电压的固定能力得到提高。

Description

半导体装置
技术领域
本发明涉及形成于半导体基片上的半导体装置及其制造方法。
背景技术
作为以往的半导体装置一例，有在SOI(Silicon On Insulator或Semiconductor On Insulator)上形成的P沟道MOS(Metal OxideSemiconductor)晶体管。
在SOI基片上，硅基片等支持基片、氧化膜层及SOI层被依次层积。此外P沟道MOS晶体管具备栅极电极、栅极绝缘膜及P型源极/漏极有源层。
在SOI基片上形成P沟道MOS晶体管的场合下，栅极电极及栅极绝缘膜的层积结构是：在SOI层的表面上形成，源极/漏极有源层在SOI层内的裹夹栅极电极的位置上形成。
在以往的半导体装置中，一般按照MOS晶体管的源极/漏极之间的沟道方向与半导体晶片的晶向<110>平行的原则来配置。
不过，通过按照使沟道方向并非与晶向<110>而是与晶向<100>平行的原则来配置，可以使晶体管特性变化。具体地说，人们已知通过将沟道方向配置为与晶向<100>平行，P沟道MOS晶体管的电流驱动力可提高15％，此外，短沟道效果也减小(参照专利文献1)。
据认为，电流驱动力提高的理由在于晶向<100>的空穴的移动度比晶向<110>的大，短沟道效果减小的理由在于晶向<100>的硼的扩散系数值比晶向<110>的小。
这样，在SOI基片上形成P沟道MOS晶体管的场合下同样，可以按照该沟道方向与SOI层的晶向<100>达到平行的原则进行配置。因此可以采用比如使支持基片的晶向<110>与表面侧的SOI层的晶向<100>相一致所形成的SOI基片，在其表面上形成P沟道MOS晶体管等装置。
在(100)晶片的场合下，结晶面{110}成为劈开面。这样，如果使SOI层用晶片的晶向<100>与支持基片晶片的晶向<110>相一致而贴合，则在用于试验研究时的劈开时，可以沿着占据所完成晶片厚度的大部分的支持基片的晶片劈开面对所完成的晶片整体进行分割。如果这样，则具有在支持基片中使晶向<110>的断面露出的同时，可在SOI层中使晶向<100>的断面露出的优点。
这种使SOI层的晶向<100>与支持基片的晶向<110>相一致的技术在比如专利文献1或专利文献2中有记载。
此外，作为与本申请的发明相关的以往技术文献信息，有非专利文献1～3。
【专利文献1】
特开2002-134374号公报
【专利文献2】
特开平7-335511号公报
【非专利文献1】
Y.Hirano et al.，「Bulk-Layout-Compatible 0.18μm SOI-CMOSTechnology Using Body-Fixed Partial Trench Isolation(PTI)」，(美国)，IEEE 1999 SOI conf.，p.131-132
【非专利文献2】
S.Maeda et al.，「Suppression of Delay Time Instability onFrequency using Field Shield Isolation Technology for DeepSub-Micron SOI Circuits」，(美国)，IEDM，1996，p.129-132
【非专利文献3】
L.-J.Huang et al.，「Carrier Mobility Enhancement inStrained Si-On-Insulator Fabricated by Wafer Bonding」，(美国)，2001Symposium on VLSI Technology，p.57-58
于是，虽然使支持基片的晶向<110>与SOI层的晶向<100>相一致所形成的SOI基片从提高电流驱动力等理由出发适于P沟道MOS晶体管的形成，但P沟道MOS晶体管不应是唯一能有效利用该基片特长的半导体装置。
发明内容
因此本发明的课题是提供一种作为形成于半导体基片上的半导体装置，可有效利用半导体基片特长的半导体装置及其制造方法。
权利要求1中记载的发明是一种半导体装置，其具备SOI基片，其中支持基片、氧化膜层及SOI(Semiconductor On Insulator)层被依次层积，在上述支持基片及上述SOI层其相互的晶向错开；N沟道MIS(Metal Insulator Semiconductor)晶体管，其包含在上述SOI层上形成的栅极绝缘膜、在上述栅极绝缘膜上形成的栅极电极、在上述SOI层内在与上述栅极电极邻接的位置形成的N型源极/漏极有源层、在上述SOI层内至少在上述栅极电极的下方位置形成的P型本体层；本体电压施加用P型有源层，其形成于上述SOI层内，与上述P型本体层接触，连接上述P型本体层与上述本体电压施加用P型有源层的通路被与上述SOI层的晶向<100>平行配置。
权利要求6中记载的发明是一种半导体装置，其具备SOI基片，其中，支持基片、氧化膜层及SOI(Semiconductor On Insulator)层被依次层积，在上述支持基片与上述SOI层其相互的晶向错开；MIS(Metal Insulator Semiconductor)型电容器，其包含在上述SOI层上形成的栅极绝缘膜、在上述栅极绝缘膜上形成的栅极电极、在上述SOI层内至少在上述栅极电极的下方位置形成的P型本体层；P型有源层，其形成于上述SOI层内，与上述P型本体层电连接，连接上述P型本体层与上述P型有源层的通路被与上述SOI层的晶向<100>平行配置。
权利要求7中记载的发明是一种半导体装置，其具备SOI基片，其中，支持基片、氧化膜层及SOI(Semiconductor On Insulator)层被依次层积，在上述支持基片与上述SOI层其相互的晶向错开；MIS(Metal Insulator Semiconductor)晶体管，其包含在上述SOI层上形成的栅极绝缘膜、在上述栅极绝缘膜上形成的栅极电极、以及在上述SOI层内在与上述栅极电极邻接的位置形成的源极/漏极有源层；在上述SOI基片上形成的其它元件，上述MIS晶体管的源极与栅极短路，上述MIS晶体管的漏极与上述其它元件的信号输入部或信号输出部连接，上述MIS晶体管的沟道方向被配置为与上述SOI层的晶向<100>平行。
权利要求8中记载的发明是一种半导体装置，其具备SOI基片，其中，支持基片、氧化膜层及SOI(Semiconductor On Insulator)层被依次层积，在上述支持基片与上述SOI层其相互的晶向错开；MIS(Metal Insulator Semiconductor)晶体管，其包含在上述SOI层上形成的栅极绝缘膜、在上述栅极绝缘膜上形成的栅极电极、在上述SOI层内在与上述栅极电极邻接的位置形成的源极/漏极有源层，通过在上述SOI层中形成沟道的沟道形成区设置第1半导体层，在上述SOI层中的上述沟道形成区的邻接区域设置第2半导体层，上述第1半导体层中的晶格常数值与上述第2半导体层中的晶格常数值大致相等，上述MIS晶体管的沟道方向被配置为与上述SOI层的晶向<100>平行。
权利要求9中记载的发明是一种半导体装置，其具备SOI基片，其中，支持基片、氧化膜层及SOI(Semiconductor On Insulator)层被依次层积，在上述支持基片及上述SOI层其相互的晶向错开；第1及第2P沟道MIS(Metal Insulator Semiconductor)晶体管，其包含在上述SOI层上形成的栅极绝缘膜、在上述栅极绝缘膜上形成的栅极电极、在上述SOI层内在与上述栅极电极邻接的位置形成的P型源极/漏极有源层；第1及第2N沟道MIS晶体管，其包含在上述SOI层上形成的栅极绝缘膜、在上述栅极绝缘膜上形成的栅极电极、在上述SOI层内在与上述栅极电极邻接的位置形成的N型源极/漏极有源层，上述第1N沟道MIS晶体管的漏极与上述第2N沟道MIS晶体管的栅极连接，上述第2N沟道MIS晶体管的漏极与上述第1N沟道MIS晶体管的栅极连接，在上述第1及第2N沟道MIS晶体管的源极施加规定的电位，上述第1N沟道MIS晶体管的漏极还与上述第1P沟道MIS晶体管的漏极连接，上述第2N沟道MIS晶体管的漏极还与上述第2P沟道MIS晶体管的漏极连接，上述第1及第2N沟道MIS晶体管的任意一个中，沟道方向也被配置为与上述SOI层的晶向<100>平行，上述第1及第2P沟道MIS晶体管的任意一个中，沟道方向也被配置为与上述SOI层的晶向<110>平行。
附图说明
图1是表示实施方式1涉及的半导体装置的俯视图。
图2是表示实施方式1涉及的半导体装置的断面图。
图3是表示实施方式1涉及的半导体装置的断面图。
图4是表示在支持基片侧与SOI层侧其晶向错开了的SOI基片的制造工序的附图。
图5是表示实施方式1涉及的半导体装置的变形例的俯视图。
图6是表示实施方式1涉及的半导体装置的变形例的断面图。
图7是表示实施方式1涉及的半导体装置的变形例的俯视图。
图8是表示实施方式1涉及的半导体装置的变形例的断面图。
图9是表示实施方式1涉及的半导体装置的变形例的断面图。
图10是表示实施方式1涉及的半导体装置的变形例的制造方法的断面图。
图11是表示实施方式1涉及的半导体装置的变形例的制造方法的断面图。
图12是表示实施方式1涉及的半导体装置的变形例的制造方法的断面图。
图13是表示实施方式1涉及的半导体装置的变形例的制造方法的断面图。
图14是表示实施方式1涉及的半导体装置的变形例的制造方法的断面图。
图15是表示实施方式2涉及的半导体装置的俯视图。
图16是表示实施方式3涉及的半导体装置的俯视图。
图17是表示实施方式4涉及的半导体装置的俯视图。
图18是表示实施方式4涉及的半导体装置的断面图。
图19是表示实施方式5涉及的半导体装置的电路图。
图20是表示实施方式5涉及的半导体装置的电路图。
图21是表示MOS晶体管内的寄生双极晶体管的附图。
图22是表示实施方式6涉及的半导体装置的断面图。
图23是表示实施方式6涉及的半导体装置制造方法的断面图。
图24是表示实施方式6涉及的半导体装置制造方法的断面图。
图25是表示实施方式6涉及的半导体装置制造方法的断面图。
图26是表示实施方式6涉及的半导体装置制造方法的断面图。
图27是表示实施方式6涉及的半导体装置制造方法的断面图。
图28是表示实施方式7涉及的半导体装置的电路图。
图29是表示实施方式7涉及的半导体装置的俯视图。
具体实施方式
<实施方式1>
本实施方式涉及一种半导体装置及其制造方法，其中，在使支持基片的晶向<110>与SOI层的晶向<100>相一致而形成的SOI基片上，形成包含P型本体层的N沟道MOS晶体管和与P型本体层接触的本体电压施加用P型有源层，使连接P型本体层与本体电压施加用P型有源层的通路与SOI层的晶向<100>平行来配置。
图1～图3表示本实施方式涉及的半导体装置。图2是表示图1中的切断线II-II的断面的附图，图3是表示图1中的切断线III-III的断面的附图。
该半导体装置是一种N沟道MOS晶体管，在硅基片等支持基片1、氧化膜层2以及硅层等SOI层3被依次层积了的SOI基片的表面，更具体地说是在SOI层3形成。此外该N沟道MOS晶体管具备栅极电极12、栅极绝缘膜11及N型源极/漏极有源层5。
栅极电极12及栅极绝缘膜11的层积结构在SOI层3的表面上形成，N型源极/漏极有源层5在SOI层3内，在平面视线上与栅极电极12邻接的位置形成。此外源极/漏极有源层5的外缘由部分分离型元件分离区4规定。这里的所谓「部分分离」系指在SOI层3的膜厚方向，元件分离区4不到达氧化膜层2，保留了部分与其它区域导通的SOI层3的部分的元件分离方式(有关「部分分离」，参照非专利文献1)。
在栅极电极12及栅极绝缘膜11的侧面形成侧壁绝缘膜13，在栅极电极12及源极/漏极有源层5的表面分别形成硅化区12b、5a。此外栅极电极12中与源极/漏极有源层5邻接的部分为缩短栅极长度而较细地形成，但用于与接触插头(未图示)连接的引出部分12a按宽幅形成。此外SOI层3中栅极电极12的下方部分成为较低浓度(P-)的P型本体层3a。在与P型本体层3a中的至少栅极绝缘膜11接触的部分形成沟道。
在SOI层3内，形成与P型本体层3a接触的较高浓度(P+)的本体电压施加用P型有源层6。连接P型本体层3a与本体电压施加用P型有源层6的通路被与SOI层3的晶向<100>平行配置。在本体电压施加用P型有源层6的表面形成硅化区6a。在硅化区6a上连接接触插头(未图示)，通过它们来进行P型本体层3a的电位固定。通过进行P型本体层3a的电位固定，可实现高速动作时稳定性的增加及热载流子耐性劣化的抑制(参照非专利文献2)。
此外该SOI基片中支持基片1与SOI层3中，其相互的晶向错开。更具体地说，SOI层3的晶向<100>的方向与支持基片1的晶向<110>的方向相一致(图2及图3中的内包点的圆表示与纸面垂直的方向。以下相同)。
图4表示该SOI基片的制造工序。在支持基片1的晶片上按晶向<110>形成定向平面OF1，在作为SOI层3及氧化膜层2的形成母体的SOI层用晶片300中，按晶向<100>形成定向平面OF2。这样，在将定向平面OF1，OF2用于位置对合的同时，进行两晶片的贴合BD。由此可形成图2及图3所示的包含支持基片1、氧化膜层2及SOI层3的SOI基片。
根据本实施方式涉及的半导体装置，在SOI基片的支持基片1与SOI层3中，其相互的晶向错开来进行贴合，SOI层3的晶向<100>的方向与支持基片1的晶向<110>的方向相一致。这样，在按旨在提高特性的晶向进行调整，配置N沟道MOS晶体管的同时，在为进行试验研究而劈开时，可获得与该晶向平行的断面。
此外根据本实施方式涉及的半导体装置，连接P型本体层3a与本体电压施加用P型有源层6的通路被与SOI层3的晶向<100>平行配置。由于在晶向<100>其空穴的移动度较大，因而可降低上述通路中在栅极绝缘膜11下方的SOI层3寄生的寄生电阻Ra以及上述通路中在元件分离区4下方的8OI层3寄生的寄生电阻Rb。尤其是部分分离型元件分离区4下的寄生电阻Rb只是狭小区域的电阻，因而该降低效果较大。
因此，如果通过本体电压施加用P型有源层6将电压施加到P型本体层3a，对P型本体层3a的电压传送可加快进行，P型本体层3a中电压的固定能力可提高。通过该电压固定能力的提高，可增加电路稳定性，降低低频噪声。其结果是，半导体装置的线性特性得到提高。热载流子耐性也提高。
通过劈开可以容易地获得沿着该电压固定能力提高了的N沟道MOS晶体管的沟道宽度方向或沟道长度方向的断面。
此外，N沟道MOS晶体管通过部分分离型元件分离区4被元件分离。这样，与通过在SOI层3的膜厚方向到达氧化膜层2的完全分离型元件分离区来进行元件分离的场合相比，可以降低从元件分离区4施加到连接上述P型本体层3a与本体电压施加用P型有源层6的通路的应力量。这样在上述通路中便难以产生空穴移动度的降低。
此外栅极电极12的形状及本体电压施加用P型有源层6的形状不应限于图1～图3所示的形状。比如也可以是图5及图6所示的形状。图6是表示图5中切断线VI-VI的断面的附图。
在该形状下，在栅极电极12H的栅极宽度方向的两端设置有用于连接接触插头(未图示)的引出部分12c。本体电压施加用P型有源层6被从源极/漏极有源层5引出，比引出部分12c更延伸到离开栅极电极12H的位置而形成。
这样，可以取代部分分离型元件分离区4，采用完全分离型元件分离区4a。
除了图5及图6的形状以外，还可以采用图7及图8所示的形状。图8是表示图7中切断线VIII-VIII的断面的附图。
在该形状下，并非在图1～图3的场合所示从源极/漏极有源层5看去栅极电极12的引出部分12a的相反侧位置设置本体电压施加用P型有源层6，而是比引出部分12a更延伸到离开栅极电极12的位置，从源极/漏极有源层5引出，形成本体电压施加用P型有源层6。这样，在图8中同样可以取代部分分离型元件分离区4，采用完全分离型元件分离区4a。
此外也可以取代图8，而采用图9所示的形状。即，也可以是一种使栅极绝缘膜11中位于接触插头连接位置之下的厚膜部分110的膜厚大于其它部分的膜厚的形状。栅极绝缘膜11的厚度比如可采用1～5nm，厚膜部分110的厚度比如可采用5～15nm。如果这样，由于紧靠与栅极电极12连接的接触插头(未图示)的下方成为厚膜部分110，因而可降低接触插头与SOI层3之间的寄生电容。
此外在图7中将用于厚膜部分110的形成的掩膜数据表示为RX1，根据掩膜数据RX1，厚膜部分110不仅延伸到栅极电极12的引出部分12a的下部，还延伸到本体电压施加用P型有源层6之上及其周围。这里，掩膜数据RX1形成平视矩形，其一边并非与栅极电极12的引出部分12a的源极·漏极区侧的一边完全重合，而是按照向本体电压施加用P型有源层6侧偏移若干的原则来配置。这是因为要考虑到实际掩膜对齐时的偏差。
以下利用图10～图14，对图9所示形状的半导体装置的制造方法作以说明。
首先，准备图10所示的由支持基片1、氧化膜层2及SOI层3构成，支持基片1与SOI层3中其相互的晶向产生偏差的SOI基片。这样形成贯通SOI层3，到达氧化膜层2的完全分离型元件分离区4a，对SOI层3进行划分。在SOI层3内注入杂质，形成较低浓度(P-)的P型本体层3a。
接下来，在图11所示的工序中，在SOI层3上全面形成厚度为5～15nm的栅极绝缘膜11的厚膜部分110。
接下来，在图12所示的工序中，基于掩膜数据RX1形成抗蚀掩膜RM1图案，规定保留栅极绝缘膜11的厚膜部分110的区域。然后，通过比如湿式腐刻来除去未由抗蚀掩膜RM1覆盖的栅极绝缘膜部分。
接下来，在除去了抗蚀掩膜RM1后，在图13所示的工序中，在露出的SOI层3上，通过比如热氧化法在厚膜部分110形成连续的厚度为1～5nm的栅极绝缘膜，由此完成栅极绝缘膜11。此外栅极绝缘膜11也可以通过比如CVD(Chemical Vapor Deposition)法等来形成。
接下来，在图14所示的工序中，在包含膜厚部分110的栅极绝缘膜11上形成多晶硅膜等，通过光刻技术及蚀刻技术使其形成图案，形成栅极电极12。此外也可以在栅极电极12的侧面形成侧壁绝缘膜13。
然后，进行用于形成源极/漏极有源层5(参照图7)的杂质注入及用于形成本体电压施加用P型有源层6的杂质注入。由于此时元件分离区4a、栅极电极12成为该注入的掩膜，因而通过适当选择它们被形成的位置，可以使本体电压施加用P型有源层6与P型本体层3a接触，使连接P型本体层3a与本体电压施加用P型有源层6的通路与SOI层3的晶向<100>平行。
这样，图7及图9所示形状的N沟道MOS晶体管便完成。
根据该制造方法，由于在SOI层3上形成包含膜厚部分110的栅极绝缘膜11，因而可形成图9形状的N沟道MOS晶体管。此外，如果通过热氧化法及CVD法等将包含膜厚部分110的栅极绝缘膜11作为氧化膜予以形成，则可高精度进行膜厚控制。这样，即使在极薄地形成了SOI层3的场合下，也可按所希望的厚度来形成栅极绝缘膜。
<实施方式2>
图15表示本实施方式涉及的半导体装置。本实施方式是实施方式1涉及的半导体装置的变型例，是一种将本体电压施加用P型有源层6配置到了平视上的N型源极/漏极有源层5内的一部的结构的半导体装置。
本体电压施加用P型有源层6与P型本体层3a通过作为栅极电极12下方的SOI层(参照图2)的通路PT来进行电连接。此外，通路PT虽然在途中有曲折，但曲折部分的前后均与SOI层3的晶向<100>平行。由于其它结构与图1～图3所示的半导体装置相同，因而省略说明。
根据本实施方式涉及的半导体装置，本体电压施加用P型有源层6被配置到N型源极/漏极有源层5内的一部。因此，与将本体电压施加用P型有源层6如图1～图3所示设置到N沟道MOS晶体管的外部的场合相比，可节省空间。
此外，由于在平视上，与栅极电极12邻接来设置本体电压施加用P型有源层6，因而连接P型本体层3a与本体电压施加用P型有源层6的通路PT较短即可，对P型本体层3a的电压传送可加快进行，本体电压的固定能力进一步提高。这样，通过劈开可容易地获得沿着连接电压固定能力提高了的N沟道MOS晶体管的P型本体层3a与P型本体电压施加用有源层6的通路方向的断面。
<实施方式3>
本实施方式也是实施方式1涉及的半导体装置的变型例，是一种使本体电压施加用P型有源层6与栅极电极12短路了的结构的半导体装置。
图16表示本实施方式涉及的半导体装置。在该半导体装置中，栅极电极12的引出部分12a与本体电压施加用P型有源层6通过接触插头CT被短路。由于其它结构与图7～图9所示的半导体装置同样，因而省略说明。
即，该N沟道MOS晶体管是一种动态阈值(Dynamic Threshold)MOS晶体管。在动态阈值MOS晶体管中，通过将向栅极电极施加的电压也传送到本体层，使该阈值电压发生变化。
在实施方式1涉及的半导体装置中，由于对P型本体层3a的电压传送可加快进行，因而可使阈值电压更快地变化。这样，通过劈开可容易地获得沿着连接电压固定能力提高了的N沟道MOS晶体管的P型本体层3a与P型本体电压施加用有源层6的通路方向的断面。
N型源极/漏极有源层5与P型本体层3a构成寄生双极晶体管(N型源极/漏极有源层5相当于发射极/集电极，P型本体层3a相当于基极)。一般来说，由于基极的电阻值与发射极注入效率具有折衷的关系，因而如果降低发射极注入效率，则基极的电阻值将上升。不过，在本实施方式中，由于空穴的移动度较大，因而可降低P型本体层3a中的电阻值(基极电阻值)。
这样，也可以降低发射极注入效率与基极的电阻值的任意一方。如果两者可降低，可提高寄生双极晶体管的电流放大率hFE，可提高动态阈值MOS晶体管的性能。
<实施方式4>
本实施方式涉及一种半导体装置，其中，在使支持基片的晶向<110>与SOI层的晶向<100>相一致而形成的SOI基片上，形成包含P型本体层及P型有源层的MOS型电容器，使连接P型本体层与P型有源层的通路与SOI层的晶向<100>平行来配置。
图17及图18表示本实施方式涉及的半导体装置。图18是表示图17中的切断线XVIII-XVIII的断面的附图。
该半导体装置是一种MOS型电容器，在硅基片等支持基片1、氧化膜层2以及硅层等SOI层3被依次层积了的SOI基片的表面形成。此外该MOS型电容器具备注入了P型杂质的栅极电极121、栅极绝缘膜11及P型源极/漏极有源层51。
栅极电极121及栅极绝缘膜11的层积结构在SOI层3的表面上形成，P型源极/漏极有源层51在SOI层3内，在平面视线上的与栅极电极121邻接的位置形成。此外源极/漏极有源层51的外缘由部分分离型元件分离区4规定。
在栅极电极121及栅极绝缘膜11的侧面形成侧壁绝缘膜13，在栅极电极121及源极/漏极有源层51的表面分别形成硅化区121b、51a。此外栅极电极121中与源极/漏极有源层51邻接的部分为缩短栅极长度而较细地形成，但用于与接触插头(未图示)连接的引出部分121a按宽幅形成。此外SOI层3中栅极电极121的下方部分成为较低浓度(P-)的P型本体层3a。P型源极/漏极有源层51与P型本体层3a电连接。连接P型本体层3a与P型源极/漏极有源层51的通路被配置为与SOI层3的晶向<100>平行。
在该SOI基片上同样，支持基片1与SOI层3中其相互的晶向错开。更具体地说，SOI层3的晶向<100>的方向与支持基片1的晶向<110>的方向相一致。
根据本实施方式涉及的半导体装置，连接P型本体层3a与P型源极/漏极有源层51的通路被配置为与SOI层3的晶向<100>平行。由于在晶向<100>空穴的移动度较大，因而如果通过P型源极/漏极有源层51将电压施加到P型本体层3a，则对P型本体层3a的电压传送可快速低电阻地进行。这样，在将该MOS型电容器作为可变电容使用的场合下，可变电容的效率(Q值)得到改善。这是因为可变电容的效率(Q值)与P型本体层3a中的电阻值成反比例。这样，在将该MOS型电容器用于振荡器时，可减少所发生的抖动量。
此外，根据本实施方式涉及的半导体装置，在SOI基片的支持基片1与SOI层3中其相互的晶向错开来进行贴合，SOI层3的晶向<100>的方向与支持基片1的晶向<110>的方向相一致。这样，在按旨在提高特性的晶向进行调整，配置MOS型电容器的同时，在为进行试验研究而劈开时，可获得与该晶向平行的断面。
这样，通过劈开可容易地获得沿着连接电压固定能力提高了的MOS型电容器的P型本体层3a与P型源极/漏极有源层51的通路方向的断面。
<实施方式5>
本实施方式涉及一种半导体装置，是一种图1～图3所示的在支持基片1及SOI层3中其相互的晶向错开的SOI基片上形成的P沟道MOS晶体管及N沟道MOS晶体管，作为针对浪涌电流的保护元件来起作用。
图19是表示将本实施方式涉及的半导体装置用于CMOS晶体管CM1的输入侧保护元件的场合的电路图，图20是表示将本实施方式涉及的半导体装置用于CMOS晶体管CM2的输出侧保护元件的场合的电路图。
图19中，在P沟道MOS晶体管PM1中，其源极与栅极短路，其漏极与电压信号输入端Vin及CMOS晶体管CM1的信号输入部N1连接。此外电源电位Vdd被共同提供到源极与栅极。因此，在N沟道MOS晶体管NM1中，其源极与栅极短路，其漏极与电压信号输入端Vin及CMOS晶体管CM1的信号输入部N1连接。此外接地电位GND被共同提供到源极与栅极。
P沟道MOS晶体管PM1与N沟道MOS晶体管NM1均与图1～图3所示的N沟道MOS晶体管同样，在硅基片等支持基片、氧化膜层及硅层等SOI层被依次层积了的SOI基片的表面形成。这样分别与图1～图3所示的N沟道MOS晶体管同样，具备栅极电极、栅极绝缘膜及源极/漏极有源层。当然，在N沟道MOS晶体管NM1中，源极/漏极有源层是注入了N型杂质的N型源极/漏极有源层，在P沟道MOS晶体管PM1中，源极/漏极有源层是注入了P型杂质的P型源极/漏极有源层。
此外在SOI基片中，SOI层的晶向<100>的方向与支持基片的晶向<110>的方向相一致。此外P沟道MOS晶体管PM1及N沟道MOS晶体管NM1中，其栅极电极及栅极绝缘膜的层积结构均在SOI层的表面上形成，源极/漏极有源层在与SOI层内的栅极电极邻接的位置形成。这样，在P沟道MOS晶体管PM1及N沟道MOS晶体管NM1的任意一个中，沟道方向均被配置为与SOI层的晶向<100>平行。
此外实施方式1的图1～图3所示的N沟道MOS晶体管中，表示了本体电压施加用P型有源层6，但本实施方式中的P沟道MOS晶体管PM1及N沟道MOS晶体管NM1中，这种本体电压施加用有源层的形成是任意的。
图20中，在P沟道MOS晶体管PM2中，其源极与栅极短路，其漏极与电压信号输出端Vout及CMOS晶体管CM2的信号输出部N2连接。此外电源电位Vdd被共同提供到源极与栅极。因此，在N沟道MOS晶体管NM2中，其源极与栅极短路，其漏极与电压信号输出端Vout及CMOS晶体管CM2的信号输出部N2连接。此外接地电位GND被共同提供到源极与栅极。
P沟道MOS晶体管PM2及N沟道MOS晶体管NM2也与P沟道MOS晶体管PM1及N沟道MOS晶体管NM1的场合同样，在SOI基片的表面形成。该场合下同样，两晶体管的沟道方向也被配置为与SOI层的晶向<100>平行。
P沟道MOS晶体管PM1、PM2及N沟道MOS晶体管NM1、NM2均为针对浪涌电流的保护元件。即，这些晶体管在通常动作时处于断路状态，当浪涌电流被施加到了漏极时转入通路状态。这样，可防止浪涌电流流动到CMOS晶体管CM1、CM2等与作为保护元件的各MOS晶体管漏极连接了的其它元件。
图21是表示MOS晶体管MT内的寄生双极晶体管BP的模式图。在寄生双极晶体管BP中，MOS晶体管MT的源极S、漏极D分别相当于发射极、集电极，MOS晶体管MT的本体B相当于基极。
浪涌电流施加到漏极后，冲击离子化电流Iimp从漏极向本体流动。此时由基极电阻(即本体层中的电阻)Rbase产生电压降。
此外根据本实施方式，P沟道MOS晶体管PM1、PM2及N沟道MOS晶体管NM1、NM2的沟道方向均与SOI层的晶向<100>平行配置。
在晶向<100>空穴的移动度较大。这样，在MOS晶体管是N沟道型的场合下，即使在N沟道MOS晶体管中包含的P型本体层产生冲击离子化，发生空穴-电子对，电流流动的场合下，在P型本体层内电流也可迅速扩散。这样可实现均匀的电流分布，不发生电流局部流动，可减小该P型本体层中的电阻。这意味着可实现图21的基极电阻Rbase的降低。
这样，当浪涌电流流经N沟道MOS晶体管NM1、NM2时，可以抑制基于由其源极、漏极、本体形成的寄生双极晶体管中流动的冲击离子化电流的电压降，可提高ESD(Electro Static Discharge)耐性。
此外在MOS晶体管是P沟道型的场合下，当浪涌电流流经MOS晶体管时，可在P沟道中使电流在低电阻下流动。
通过劈开可容易获取沿着提高了ESD耐性的N沟道MOS晶体管及可使电流在低电阻下流动的P沟道MOS晶体管的沟道宽度方向或沟道长度方向的断面。
<实施方式6>
本实施方式涉及在使支持基片的晶向<110>与SOI层的晶向<100>相一致而形成的SOI基片上设置所谓应变沟道结构的MOS晶体管的半导体装置。
通过在SOI层中，在形成沟道的沟道形成区设置第1半导体层，在沟道形成区的邻接区域设置第2半导体层，可产生一种使第1半导体层中的晶格常数值与第2半导体层中的晶格常数值大致相等结构的MOS晶体管。具体地说，是一种其结构为将SOI层中表面侧(沟道形成区)作为其晶格常数大于普通硅的硅应变沟道层，将SOI层的剩余部分(沟道形成区的邻接区)作为其晶格常数大于硅的硅锗层的MOS晶体管(参照非专利文献3)。
在其晶格常数大于硅的邻接区外延生长了的表面侧硅层的晶格常数值受到邻接区域的晶格配置的影响，与邻接区域的晶格常数值大致相等，具有大于普通硅的晶格常数。这样，表面侧的硅层便达到受到了拉伸应力(tensile/stress)的状态。这样，可得到沟道中的载流子移动度上升，使特性提高了的MOS晶体管。这便是所谓应变沟道结构的MOS晶体管。
在本实施方式中，在支持基片与SOI层中其相互的晶向错开的SOI基片上形成应变沟道结构的MOS晶体管，配置为使该沟道方向与SOI层的晶向<100>平行。此外SOI层的晶向<100>的方向与支持基片的晶向<110>的方向相一致。
图22表示本实施方式涉及的半导体装置。该半导体装置是N沟道MOS晶体管，在硅基片等支持基片1、氧化膜层2及SOI层3b被依次层积了的SOI基片的表面形成。此外该N沟道MOS晶体管具备栅极电极12、栅极绝缘膜11及N型源极/漏极有源层5。此外SOI层3b具有硅应变沟道层32及硅锗层31的层积结构。N沟道MOS晶体管的沟道方向与SOI层3b的晶向<100>平行配置。
栅极电极12及栅极绝缘膜11的层积结构在SOI层3b的表面上形成，N型源极/漏极有源层5在SOI层3b内，在平面视线上与栅极电极12邻接的位置形成。此外源极/漏极有源层5的外缘由部分分离型元件分离区4规定。
在栅极电极12及栅极绝缘膜11的侧面形成侧壁绝缘膜13，在栅极电极12及源极/漏极有源层5的表面分别形成硅化区12b、5a。此外s0I层3b中栅极电极12的下方部分(MOS晶体管的沟道形成区)成为较低浓度(P-)的P型本体层3a。
根据本实施方式涉及的半导体装置，SOI层3b按硅应变沟道层32及硅锗层31的层积结构来构成。这样，拉伸应力可从作为邻接区的硅锗层31施加到作为沟道形成区的硅应变沟道层32，提高沟道中的载流子移动度。
此外，MOS晶体管的沟道方向被配置为与SOI层3b的晶向<100>平行。由于在晶向<100>空穴的移动度较大，因而在MOS晶体管是N沟道型的场合下，如实施方式5中所述，即使在N沟道MOS晶体管中包含的P型本体层3a中产生冲击离子化，发生空穴-电子对，电流流动的场合下，在P型本体层3a内电流也可迅速扩散。这样可实现均匀的电流分布，不发生电流局部流动，可减小该P型本体层3a中的电阻。
这样，可以抑制基于由N沟道MOS晶体管的源极、漏极、本体形成的寄生双极中流动的冲击离子化电流的电压降，可提高ESD耐性。
在MOS晶体管是P沟道型的场合下，可在P沟道中使电流在低电阻下流动。
此外在SOI基片中，在支持基片1与SOI层3b中使相互的晶向错开，这样，可使支持基片1的劈开面与SOI层3b的劈开面相异，可难以割裂SOI基片。这意味着SOI基片强度提高。由于SOI基片的强度提高，因而可减小在各制造工序中产生的应力。由于晶体管的特性因应力而变，所以应力控制是重要的。尤其在本实施方式中，由于从硅锗层31施加拉伸应力来形成硅应变沟道层32，因而更高精度的应力控制是必要的。通过采用本SOI基片，除了可提高ESD耐性，提高P沟道MOS晶体管中的电流驱动能力，还可减小在各制造工序中产生的不确定应力，使应力控制得到提高。
通过劈开可容易获取沿着提高了ESD耐性的N沟道MOS晶体管及可使电流在低电阻下流动的P沟道MOS晶体管的沟道宽度方向或沟道长度方向的断面。
此外由于在支持基片1与SOI层3b中其相互的晶向错开，因而可有效利用难以发生割裂等上述SOI基片的特长。
图23～图26表示本实施方式涉及的应变沟道结构的SOI基片的制造方法。这里，对比如采用周知的SMART CUT法(注册商标)来贴合支持基片1与SOI层3b作以说明。
在贴合前的阶段，在SOI层用晶片320的表面利用比如UHV-CVD(Ultra High Vacuum CVD)法来形成硅锗层31(图23)。接着，进行达到硅锗层31的厚度DP1的深度的氢离子注入IP，形成结晶缺陷层DF(图24)。
接下来，如图25所示，将SOI层用晶片320的硅锗层31贴合到其氧化膜层2在表面上形成了的支持基片1侧晶片的主表面。图25中用符号BD来表示贴合面的位置。此时，使支持基片1与SOI层用晶片320的晶向<100>互相错开45°来贴合。
接下来进行热处理，使结晶缺陷层DF脆弱化，如图26所示，在结晶缺陷层DF中对SOI层用晶片320进行分割。此时，SOI层用晶片320中粘结强度低的周边部也被除去。此外图26中，用记号DT表示分割面。
在该状态下追加热处理，提高硅锗层31与支持基片1的贴合强度，对硅锗层31的表面进行轻研磨，除去残存的结晶缺陷层DF。
其后，在硅锗层31的表面使硅比如外延生长，形成硅应变沟道层32(图27)。此后，通过进行N沟道MOS晶体管的一般制造工序，获得图22所示的结构。
<实施方式7>
本实施方式涉及一种由使支持基片的晶向<110>与SOI层的晶向<100>相一致而形成的SOI基片上的4个MOS晶体管来构成SRAM(Static Random Access Memory)的半导体装置。
图28是本实施方式涉及的半导体装置的电路图。如图28所示，在该半导体装置中，2个N沟道MOS晶体管NMd1、NMd2与2个P沟道MOS晶体管PMa1、PMa2构成SRAM。
即，N沟道MOS晶体管NMd1的漏极与N沟道MOS晶体管NMd2的栅极连接，N沟道MOS晶体管NMd2的漏极与N沟道MOS晶体管NMd1的栅极连接。
此外接地电位GND被提供到N沟道MOS晶体管NMd1、NMd2的源极。N沟道MOS晶体管NMd1的漏极还与P沟道MOS晶体管PMa1的漏极连接，N沟道MOS晶体管NMd2的漏极还与P沟道MOS晶体管PMa2的漏极连接。P沟道MOS晶体管PMa1、PMa2的源极分别与位线BL1、BL2连接。
MOS晶体管NMd1、NMd2、PMa1、PMa2均与图1～图3所示的N沟道MOS晶体管同样，在硅基片等支持基片、氧化膜层及硅层等SOI层被依次层积了的SOI基片的表面形成。分别与图1～图3所示的N沟道MOS晶体管同样，具备栅极电极、栅极绝缘膜及源极/漏极有源层。当然，对于上述晶体管中的P沟道MOS晶体管，源极/漏极有源层是注入了P型杂质的P型源极/漏极有源层。
此外在SOI基片中，SOI层的晶向<100>的方向与支持基片的晶向<110>的方向相一致。此外MOS晶体管NMd1、NMd2、PMa1、PMa2中，其栅极电极及栅极绝缘膜的层积结构均在SOI层的表面上形成，源极/漏极有源层在与SOI层内的栅极电极邻接的位置形成。
如图29所示，在N沟道MOS晶体管NMd1，NMd2中，它们的沟道方向被配置为与SOI层的晶向<100>平行。即，与沟道方向垂直的栅极电极12的栅极宽度方向被配置为与SOI层的晶向<100>平行。
另一方面，在P沟道MOS晶体管PMa1、PMa2中，它们的沟道方向被配置为与SOI层的晶向<110>平行。即，与沟道方向垂直的栅极电极12s的栅极宽度方向被配置为与SOI层的晶向<110>平行。
实施方式1的图1～图3所示的N沟道MOS晶体管中，表示了本体电压施加用P型有源层6，但本实施方式中的MOS晶体管NMd1、NMd2、PMa1、PMa2中，这种本体电压施加用有源层的形成是任意的。
根据本实施方式涉及的半导体装置，MOS晶体管NMd1、NMd2、PMa1、PMa2按照构成SRAM的原则来连接。这样，相当于存储SRAM中的信息的驱动晶体管的N沟道MOS晶体管NMd1、NMd2的沟道方向被配置为与SOI层的晶向<100>平行。此外相当于控制SRAM中信息的交换的存取晶体管的P沟道MOS晶体管PMa1、PMa2的沟道方向被配置为与SOI层的晶向<110>平行。
即，由于使P沟道MOS晶体管PMa1、PMa2的沟道方向与SOI层的晶向<110>平行，因而与使这些沟道方向与SOI层的晶向<100>平行的场合相比，P沟道MOS晶体管PMa1、PMa2的载流子移动度变小。
这里，表示一个作为表示SRAM的存储器单元中的信息保持稳定度的指标，驱动晶体管的传导度与存取晶体管的传导度之比Rcell。
【算式1】
Rcell = Wdr Ldr &CenterDot; &mu;dr &CenterDot; Pdr Wac Lac &CenterDot; &mu;ac &CenterDot; Pac
在算式1中，Wdr表示驱动晶体管的栅极宽度，Ldr表示驱动晶体管的栅极长，μdr表示驱动晶体管的载流子移动度，Pdr表示有关驱动晶体管上述之外的传导度的参数，Wac表示存取晶体管的栅极宽度，Lac表示存取晶体管的栅极长，μac表示存取晶体管的载流子移动度，Pac表示有关存取晶体管上述之外的传导度的参数。
为提高SRAM存储器单元中的信息保持的稳定性，必须使传导度之比Rcell值达到某种程度以上。如果与使4个MOS晶体管的沟道方向与所有SOI层的晶向<100>平行的场合相比，在本实施方式涉及的半导体装置中，可减小存取晶体管的载流子移动度μac。这意味着在算式1中可增大传导度之比Rcell的值，可实现SRAM动作稳定性的提高。
此外对在本实施方式的半导体装置中，置换为使SOI层旋转了45°或135°的结构，采用使支持基片的晶向<110>与SOI层的晶向<110>相一致的以往的SOI基片结构的场合作以探讨。在该场合下，作为驱动晶体管的N沟道MOS晶体管NMd1、NMd2的沟道方向与SOI层的晶向<110>平行，作为存取晶体管的P沟道MOS晶体管PMa1、PMa2的沟道方向与SOI层的晶向<100>平行。在该场合下同样，与本实施方式的场合相比，存取晶体管的载流子移动度μac增大，不能增加传导度之比Rcell的值。
通过以上记述，如果在比如本实施方式涉及的半导体装置中配置SRAM存储器单元的各晶体管，可以使SRAM动作稳定化。
或者，如果将传导度之比Rcell的值只保持到规定值即可，则可减小存取晶体管的载流子移动度μac，由此也可减小驱动晶体管的栅极宽度Wdr，可实现节省空间化。
这样，通过劈开可容易地获得沿着可使SRAM动作稳定化的MOS晶体管的沟道宽度方向或沟道长度方向的断面。
发明效果
根据权利要求1中记载的发明，在SOI基片的支持基片与SOI层其相互的晶向错开。这样，按照旨在提高形成于SOI基片上的半导体装置的特性的原则来调整SOI层的晶向，配置该半导体装置，同时在为进行试验研究而劈开时，可容易地获得与该晶向平行的面。此外根据本权利要求中记载的发明，连接P型本体层与本体电压施加用P型有源层的通路被与SOI层的晶向<100>平行配置。由于在晶向<100>空穴的移动度较大，因而如果通过本体电压施加用P型有源层将电压施加到P型本体层，则对P型本体层的电压传送可加快进行，P型本体层中电压的固定能力可提高。通过该电压固定能力的提高，可增加电路稳定性，降低低频噪声。其结果是，半导体装置的线性特性得到提高。热载流子耐性也提高。这样，通过劈开可容易地获得沿着电压固定能力提高了的N沟道MOS晶体管的沟道宽度方向或沟道长度方向的断面。
根据权利要求6中记载的发明，在SOI基片的支持基片与SOI层其相互的晶向错开。这样，按照旨在提高形成于SOI基片上的半导体装置的特性的原则来配置SOI层的晶向，同时在为进行试验研究而劈开时，可沿着支持基片的劈开面对SOI基片整体进行分割。此外根据本权利要求中记载的发明，连接P型本体层与P型有源层的通路被与SOI层的晶向<100>平行配置。由于在晶向<100>空穴的移动度较大，因而如果通过P型有源层将电压施加到P型本体层，对P型本体层的电压传送可加快进行，P型本体层中电压的固定能力可提高。这样，通过劈开可容易地获得沿着连接电压固定能力提高了的MIS型电容器的P型本体层与P型有源层的通路方向的断面。
根据权利要求7中记载的发明，在SOI基片的支持基片与SOI层其相互的晶向错开。这样，按照旨在提高形成于SOI基片上的半导体装置的特性的原则来配置SOI层的晶向，同时在为进行试验研究而劈开时，可沿着支持基片的劈开面对SOI基片整体进行分割。此外根据本权利要求中记载的发明，MIS晶体管的源极与栅极被短路，其它漏极与其它元件的信号输入部或信号输出部连接。这样，可使MIS晶体管作为防止其它元件由于浪涌电流被破坏的保护元件而起作用。此外根据本权利要求中记载的发明，MIS晶体管的沟道方向被与SOI层的晶向<100>平行配置。由于在晶向<100>空穴的移动度较大，因而在MIS晶体管是N沟道型的场合下，即使在N沟道MIS晶体管中包含的P型本体层产生冲击离子化，发生空穴-电子对，电流流动的场合下，在P型本体层内电流也可迅速扩散。这样可实现均匀的电流分布，不发生电流局部流动，可减小该P型本体层中的电阻。这样，当浪涌电流流经N沟道MIS晶体管时，可以抑制基于由N沟道MIS晶体管的源极、漏极、本体形成的寄生双极中流动的冲击离子化电流的电压降，可提高ESD(Electro Staticdischarge)耐性。此外由于在晶向<100>空穴的移动度较大，因而在MIS晶体管是P沟道型的场合下，当浪涌电流流经MIS晶体管时，可在P沟道中使电流在低电阻下流动。这样，通过劈开可容易获取沿着提高了ESD耐性的N沟道MOS晶体管及可使电流在低电阻下流动的P沟道MOS晶体管的沟道宽度方向或沟道长度方向的断面。
根据权利要求8中记载的发明，第1半导体层中的晶格常数值与第2半导体层中的晶格常数值大致相等。这样，如果使第1半导体层中的晶格常数值大于通常状态，则可从邻接区向沟道形成区施加拉伸应力，提高沟道中的载流子的移动度。此外MIS晶体管的沟道方向被与SOI层的晶向<100>平行配置。由于在晶向<100>空穴的移动度较大，因而在MIS晶体管是N沟道型的场合下，即使在N沟道MIS晶体管中包含的P型本体层产生冲击离子化，发生空穴-电子对，电流流动的场合下，在P型本体层内电流也可迅速扩散。这样可实现均匀的电流分布，不发生电流局部流动，可减小该P型本体层中的电阻。这样，可以抑制基于由N沟道MIS晶体管的源极、漏极、本体形成的寄生双极中流动的冲击离子化电流的电压降，可提高ESD(Electro Static discharge)耐性。此外由于在晶向<100>空穴的移动度较大，因而在MIS晶体管是P沟道型的场合下，可在P沟道中使电流在低电阻下流动。此外在SOI基片中，在支持基片与SOI层使相互的晶向错开，这样，可使支持基片的劈开面与SOI层的劈开面相异，可难以割裂SOI基片。这意味着SOI基片强度提高，可提高MIS晶体管的制造工序中的应力控制。这样，通过劈开可容易获取沿着提高了ESD耐性的N沟道MOS晶体管及可使电流在低电阻下流动的P沟道MOS晶体管的沟道宽度方向或沟道长度方向的断面。此外可有效利用由于在晶向<100>空穴的移动度较大，而且在支持基片与SOI层其相互的晶向错开，因而难以割裂等上述SOI基片的特长。
根据权利要求9中记载的发明，第1及第2P沟道MIS晶体管与第1及第2N沟道MIS晶体管按照构成SRAM的原则来连接。这样，相当于存储SRAM中的信息的驱动晶体管的第1及第2N沟道MIS晶体管的沟道方向被配置为与SOI层的晶向<100>平行。此外相当于控制SRAM中信息的交换的存取晶体管的第1及第2P沟道MIS晶体管的沟道方向被配置为与SOI层的晶向<110>平行。由于与晶向<100>相比，在晶向<110>空穴的移动度较小，因而可减小作为存取晶体管的第1及第2P沟道MIS晶体管的载流子移动度。这样，可提高驱动晶体管的传导度与存取晶体管的传导度之比，可使SRAM动作稳定化。这样，通过劈开可容易获取沿着可使SRAM动作稳定化的MIS晶体管的沟道宽度方向或沟道长度方向的断面。

Claims (8)

1.一种半导体装置，
其具备：
SOI基片，支持基片、氧化膜层及SOI层被依次层积，上述支持基片的第1晶向的方向和与上述SOI层的上述第1晶向不同的第2晶向的方向一致；
N沟道MIS晶体管，其包含有在上述SOI层上形成的栅极绝缘膜、在上述栅极绝缘膜上形成的栅极电极、上述SOI层内在与上述栅极电极邻接的位置形成的N型源极/漏极有源层、上述SOI层内至少在上述栅极电极的下方位置形成的P型本体层；以及
本体电压施加用P型有源层，其形成于上述SOI层内，与上述P型本体层接触，
其中，连接上述P型本体层与上述本体电压施加用P型有源层的通路被配置为与上述SOI层的晶向<100>平行。
2.权利要求1中记载的半导体装置，其还具备
部分分离元件分离区，其是一种形成在上述SOI层的表面上，并通过规定上述源极/漏极有源层的外缘，分离上述N沟道MIS晶体管的元件分离区，在上述SOI层的膜厚方向，元件分离区不到达氧化膜层。
3.权利要求1中记载的半导体装置，其中，
在上述栅极电极，包含有接触插头连接位置，
在上述栅极绝缘膜中，位于上述接触插头连接位置之下的部分的膜厚大于其它部分的膜厚。
4.权利要求1中记载的半导体装置，其中，
上述本体电压施加用P型有源层在平视上被配置在上述N型源极/漏极有源层内的一部分。
5.权利要求1中记载的半导体装置，其中，
上述本体电压施加用P型有源层与上述栅极电极被短路。
6.一种半导体装置，
其具备：
SOI基片，支持基片、氧化膜层及SOI层被依次层积，上述支持基片的第1晶向的方向和与上述SOI层的上述第1晶向不同的第2晶向的方向一致；
MIS型电容器，其包含有在上述SOI层上形成的栅极绝缘膜、在上述栅极绝缘膜上形成的栅极电极、上述SOI层内至少在上述栅极电极的下方位置形成的P型本体层；
P型有源层，其形成于上述SOI层内，与上述P型本体层电连接，
其中，连接上述P型本体层与上述P型有源层的通路被配置为与上述SOI层的晶向<100>平行。
7.一种半导体装置，
其具备
SOI基片，支持基片、氧化膜层及SOI层被依次层积，上述支持基片的第1晶向的方向和与上述SOI层的上述第1晶向不同的第2晶向的方向一致；
MIS晶体管，其包含有在上述SOI层上形成的栅极绝缘膜、在上述栅极绝缘膜上形成的栅极电极、以及上述SOI层内在与上述栅极电极邻接的位置形成的源极/漏极有源层；
在上述SOI基片上形成的其它元件，
其中
上述MIS晶体管的源极与栅极被短路，
上述MIS晶体管的漏极与上述其它元件的信号输入部或信号输出部连接，
上述MIS晶体管的沟道方向被配置为与上述SOI层的晶向<100>平行。
8.一种半导体装置，
其具备
SOI基片，支持基片、氧化膜层及SOI层被依次层积，上述支持基片的第1晶向的方向和与上述SOI层的上述第1晶向不同的第2晶向的方向一致；
MIS晶体管，其包含有在上述SOI层上形成的栅极绝缘膜、在上述栅极绝缘膜上形成的栅极电极、上述SOI层内在与上述栅极电极邻接的位置形成的源极/漏极有源层，
其中
通过在上述SOI层中形成沟道的沟道形成区设置第1半导体层，在上述SOI层中的上述沟道形成区的邻接区域设置第2半导体层，上述第1半导体层中的晶格常数值与上述第2半导体层中的晶格常数值相等，
上述MIS晶体管的沟道方向被配置为与上述SOI层的晶向<100>平行。
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Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08125034A (ja) * 1993-12-03 1996-05-17 Mitsubishi Electric Corp 半導体記憶装置
JP4294935B2 (ja) * 2002-10-17 2009-07-15 株式会社ルネサステクノロジ 半導体装置
JP2004311903A (ja) * 2003-04-10 2004-11-04 Oki Electric Ind Co Ltd 半導体装置及び製造方法
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
CN100361302C (zh) * 2003-10-29 2008-01-09 国际商业机器公司 混合衬底、集成半导体结构以及它们的制备方法
US7023055B2 (en) * 2003-10-29 2006-04-04 International Business Machines Corporation CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding
US7319258B2 (en) * 2003-10-31 2008-01-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip with<100>-oriented transistors
TWI228293B (en) * 2003-12-02 2005-02-21 Univ Nat Taiwan A CMOS utilizing a special layout direction
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
KR100641365B1 (ko) * 2005-09-12 2006-11-01 삼성전자주식회사 최적화된 채널 면 방위를 갖는 모스 트랜지스터들, 이를구비하는 반도체 소자들 및 그 제조방법들
US6949420B1 (en) * 2004-03-12 2005-09-27 Sony Corporation Silicon-on-insulator (SOI) substrate having dual surface crystallographic orientations and method of forming same
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7432558B1 (en) * 2004-06-09 2008-10-07 Advanced Micro Devices, Inc. Formation of semiconductor devices to achieve <100> channel orientation
US7291886B2 (en) 2004-06-21 2007-11-06 International Business Machines Corporation Hybrid substrate technology for high-mobility planar and multiple-gate MOSFETs
US7042009B2 (en) * 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
DE102004031708B4 (de) * 2004-06-30 2008-02-07 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen eines Substrats mit kristallinen Halbleitergebieten unterschiedlicher Eigenschaften
WO2006007188A1 (en) * 2004-06-30 2006-01-19 Advanced Micro Devices, Inc. Technique for forming a substrate having crystalline semiconductor regions of different characteristics
US7217949B2 (en) * 2004-07-01 2007-05-15 International Business Machines Corporation Strained Si MOSFET on tensile-strained SiGe-on-insulator (SGOI)
SG119256A1 (en) * 2004-07-28 2006-02-28 Taiwan Semiconductor Mfg Semiconductor-on-insulator chip with <100> oriented transistors
US7253034B2 (en) * 2004-07-29 2007-08-07 International Business Machines Corporation Dual SIMOX hybrid orientation technology (HOT) substrates
KR100541656B1 (ko) * 2004-08-03 2006-01-11 삼성전자주식회사 성능이 향상된 ｃｍｏｓ 소자 및 그 제조 방법
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
JP5172083B2 (ja) * 2004-10-18 2013-03-27 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法、並びにメモリ回路
US20060086977A1 (en) * 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7238589B2 (en) * 2004-11-01 2007-07-03 International Business Machines Corporation In-place bonding of microstructures
DE102004057764B4 (de) * 2004-11-30 2013-05-16 Advanced Micro Devices, Inc. Verfahren zur Herstellung eines Substrats mit kristallinen Halbleitergebieten mit unterschiedlichen Eigenschaften, die über einem kristallinen Vollsubstrat angeordnet sind und damit hergestelltes Halbleiterbauelement
JP4965072B2 (ja) * 2004-12-01 2012-07-04 ラピスセミコンダクタ株式会社 Ｓｏｉ半導体装置の製造方法
US7422956B2 (en) * 2004-12-08 2008-09-09 Advanced Micro Devices, Inc. Semiconductor device and method of making semiconductor device comprising multiple stacked hybrid orientation layers
KR100674935B1 (ko) * 2005-01-06 2007-01-26 삼성전자주식회사 반도체 소자의 게이트 레이아웃
US7271043B2 (en) 2005-01-18 2007-09-18 International Business Machines Corporation Method for manufacturing strained silicon directly-on-insulator substrate with hybrid crystalline orientation and different stress levels
US7217978B2 (en) * 2005-01-19 2007-05-15 International Business Machines Corporation SRAM memories and microprocessors having logic portions implemented in high-performance silicon substrates and SRAM array portions having field effect transistors with linked bodies and method for making same
JP4987309B2 (ja) * 2005-02-04 2012-07-25 セイコーインスツル株式会社 半導体集積回路装置とその製造方法
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7268377B2 (en) * 2005-02-25 2007-09-11 International Business Machines Corporation Structure and method of fabricating a hybrid substrate for high-performance hybrid-orientation silicon-on-insulator CMOS devices
US20060202266A1 (en) * 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7846164B2 (en) * 2005-06-18 2010-12-07 Ortho Impact Corporation Pedicle punch with cannula
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
JP2007035957A (ja) * 2005-07-27 2007-02-08 Toshiba Corp 半導体装置とその製造方法
US7402875B2 (en) * 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7605447B2 (en) 2005-09-22 2009-10-20 International Business Machines Corporation Highly manufacturable SRAM cells in substrates with hybrid crystal orientation
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090408A1 (en) * 2005-09-29 2007-04-26 Amlan Majumdar Narrow-body multiple-gate FET with dominant body transistor for high performance
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7531392B2 (en) * 2006-02-27 2009-05-12 International Business Machines Corporation Multi-orientation semiconductor-on-insulator (SOI) substrate, and method of fabricating same
US20070228425A1 (en) * 2006-04-04 2007-10-04 Miller Gayle W Method and manufacturing low leakage MOSFETs and FinFETs
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US7820501B2 (en) * 2006-10-11 2010-10-26 International Business Machines Corporation Decoder for a stationary switch machine
JP5010310B2 (ja) * 2007-02-28 2012-08-29 株式会社東芝 半導体装置の製造方法および半導体装置
KR20080079894A (ko) * 2007-02-28 2008-09-02 삼성에스디아이 주식회사 염료감응 태양전지 및 이의 제조방법
JP2009054705A (ja) * 2007-08-24 2009-03-12 Toshiba Corp 半導体基板、半導体装置およびその製造方法
JP2009277963A (ja) 2008-05-16 2009-11-26 Toshiba Corp 半導体装置
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
FR2935539B1 (fr) * 2008-08-26 2010-12-10 Commissariat Energie Atomique Circuit cmos tridimensionnel sur deux substrats desalignes et procede de realisation
JP4794656B2 (ja) * 2009-06-11 2011-10-19 シャープ株式会社 半導体装置
US8120074B2 (en) * 2009-10-29 2012-02-21 Infineon Technologies Austria Ag Bipolar semiconductor device and manufacturing method
CN101710585B (zh) * 2009-12-01 2011-04-27 中国科学院上海微系统与信息技术研究所 混合晶向积累型全包围栅cmos场效应晶体管
CN103295951A (zh) * 2012-02-27 2013-09-11 中国科学院上海微系统与信息技术研究所 基于混合晶向soi的器件系统结构及制备方法
US9006798B2 (en) * 2013-05-03 2015-04-14 Infineon Technologies Ag Semiconductor device including trench transistor cell array and manufacturing method
US9059123B2 (en) * 2013-07-24 2015-06-16 International Business Machines Corporation Active matrix using hybrid integrated circuit and bipolar transistor
US20170358691A1 (en) * 2016-06-14 2017-12-14 Globalfoundries Inc. Reconfigurable MOS Varactor
FR3076398B1 (fr) * 2017-12-29 2019-12-27 X-Fab France Transistor et son procede de fabrication
US10714433B2 (en) * 2018-05-16 2020-07-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for manufacturing the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US675355A (en) * 1898-05-16 1901-05-28 William S Macharg Tunneling device.
JPH07335511A (ja) 1994-06-13 1995-12-22 Nippon Telegr & Teleph Corp <Ntt> 張り合わせウエハ
JP3075930B2 (ja) 1994-09-28 2000-08-14 三洋電機株式会社 半導体メモリ装置
JPH09223667A (ja) 1996-02-16 1997-08-26 Hitachi Ltd 積層基板およびその製造方法
JP4540146B2 (ja) 1998-12-24 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2001077368A (ja) 1999-09-03 2001-03-23 Mitsubishi Electric Corp 半導体装置及びその製造方法
EP1102327B1 (en) * 1999-11-15 2007-10-03 Matsushita Electric Industrial Co., Ltd. Field effect semiconductor device
JP2002134374A (ja) 2000-10-25 2002-05-10 Mitsubishi Electric Corp 半導体ウェハ、その製造方法およびその製造装置
JP2002164520A (ja) 2000-11-27 2002-06-07 Shin Etsu Handotai Co Ltd 半導体ウェーハの製造方法
KR100363555B1 (ko) 2001-02-07 2002-12-05 삼성전자 주식회사 에스오아이 트랜지스터의 플로팅 바디효과를 제거하기위한 에스오아이 반도체 집적회로 및 그 제조방법
JP4294935B2 (ja) * 2002-10-17 2009-07-15 株式会社ルネサステクノロジ 半導体装置

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Publication number Publication date
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