CN1734783A - 逻辑开关及利用其的电路 - Google Patents

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Abstract

本发明是有关于一种逻辑开关及利用其的电路。该逻辑开关是利用GIDL电流做为其原始操作机构。电压可提供至位于pn接面上并和其隔离的掺杂闸极中。第一电压起始GIDL电流，逻辑开关是双向传导的。第二电压停止GIDL电流，但逻辑开关是单向传导的。第三电压使逻辑开关双向都无法传导。同时提出包括逻辑开关的电路。这些电路包括反相器、SRAMs记忆单元、电压参考源及类神经逻辑开关。逻辑开关主要是依照SOI规则来实行，但同时提出依照主体规则的其他实施例。

Description

逻辑开关及利用其的电路
技术领域
本发明涉及一种逻辑开关及利用此一开关的各式电路，特别是涉及一种逻辑开关，用做为利用GIDL效应的单与多闸式二极管，以及有关于包括GIDL闸式二极管的电路，例如反相器、电压参考电路、SRAMs和类神经(neuron)电路。
背景技术
由于电池式可携式装置例如行动电话的成长需求，故低耗电的集成电路(“ICs”)例如MOSFETs越来越重要。在MOSFETs为“关闭”的时候，长电池寿命要求最小的电流(理想上是无电流)以减小或消除不必要的电源消耗。FETs遭受各种类型不需要的“关闭”电流，包括次临界电流、穿透电流、闸极氧化层漏电流及由闸极引发汲极漏电流( Gate- Induced  DrainLeakage(“GIDL”))效应造成的电流，这些电流都会在MOSFETs“关闭”时造成不需要的电流。GIDL效应也会严重影响到由MOSFETs组成的DRAM阵列的资料保存时间。
GIDL的各种研究论文及其起因已被发表出。举例来说，请参考Lindert等人的“Comparison of GIDL in p+-poly PMOS and n+-poly PMOS Devices”，于 IEEE Electron Device Letters，Vol.17，No.6，June 1996，pages285-287；Wolf的 Silicon Processing for the VLSI Era，于Vol.3(“TheSubmicron MOSFET”)，Lattice Press，1995，pages 198-200；2000年11月7日公开的本文件发明人的美国专利第6,144,075号(“075”专利)；以及在上述中引证的物件。
‘075专利揭露一种在主体基材中及在主体基材上执行的CMOS反相器。虽然过去的努力是朝着消除GIDL的方向，与其避开GIDL，‘075专利的反相器利用GIDL。虽然此专利的反相器具有一整合式、具小电路布置的像MOS的结构，其的操作并不是根据典型的“MOS动作”，亦即，包括表面反转与通道电流的动作。
GIDL的一个主要原因是带到带隧穿效应，其发生在基材接合表面—源极/基材接面或汲极/基材接面—其被一闸极或其的一部分重叠或覆盖。在传统的MOSFET中，GIDL通常归属于结合汲极/基材接面的不需要的“关闭”电流。
MOSFET的闸极是由形成于一薄闸极介电层(通常是氧化层)上的导电闸电极所组成，其使电极与各接面和介于中间的通道隔离。闸极电极与汲极间的一足够大电位差，闸极电极与汲极的多数载子具相同极性，则可产生一垂直场域—亦即，横越闸极氧化层的场域且通常垂直闸极—基材与闸极—汲极介面—其影响在介面的接面中及附近弯曲的能带。在汲极弯曲的能带会造成汲极中少数载子由价带穿隧至导带。缺乏区立即形成于闸极氧化层下方的汲极中，而反转层试图形成于邻接闸极氧化层的汲极表面中。然而，若少数载子到达汲极表面而形成反转层，则这些载子会立即移动或“扫过”基材，其对这些载子来说是一低电位区。若少数载子流入基材，则最后的过多载子流量会造成漏电流，亦即GIDL。
习知中，电压参考电路是利用MOSFETs，举例来说，如 Analysis and Design of Analog Integrated Circuits，by Gray and Meyer，publishedby John Wiley and Sons(1984)，pages 730-737(“Gray and Meyer”)。特别的是，Gray与Meyer揭露一种5-FET threshold-voltage-referenced(Vt-referenced)，self-biased reference circuit(第732页上第12.25a图)，提到实际遭受多数MOSFETs的临界电压的电路不是特别好控制，而输出具有一大的负温度系数。这个电路的一种选择是，Gray与Meyer揭露一种2-MOSFETΔVt-referenced circuit(第732页上第12.25b图)。
此2-MOSFET电路使用具相同极性的两个传统FETs的Vt间的差异，但是具有不同的通道植进(例如，增进型与缺乏型，或非植进式增进型与植进式增进型)极不同的Vt’s。
Neuron-MOSFETs(或ν-MOSFETs)为习知。请参照以下的美国专利：Babcock等人的第6,407,425号，Bergemont等人的第5,806,054号，以及Roth等人的第5,480,820号。并请参照Shibata与Ohmi的“An IntelligentMOS Transistor Featuring Gate-Level Weighted and ThresholdOperations，”，在1991 International Electron Devices Meeting的会议记录中第36.1.1页至第36.1.4页。除了上述之外，尚有发明人通常指定的美国专利第6,133,780号，其指出一种使用neuron-MOSFET的数位可调式电压参考(“’780专利”)。
Neuron-MOSFET包括一典型MOSFET，而MOSFET具有一源极与一汲极，在源极与汲极中间具有一通道。传统的闸极是经由覆盖闸极氧化层于具导电电极层的通道上面，而形成在通道上。电极层由MOSFET横向扩大延伸出来。
两个或数个(1，2...N)分开的、一侧接一侧的导电输入层位于扩大电极层延伸部上，并被绝缘层分开，使得提供至输入层的电压(V)电容偶合扩大电极层。各输入层的区域A1，A2...AN可彼此不同，或一些或全部可具有相同区域。各输入层的偶合区(AC1，AC2...ACN)为电容偶合扩大电极层的各输入层的区域。扩大延伸部的整个区域远大于位在FET的通道上闸极电极的区域，而电容偶合输入层的扩大电极层的整个区域为ACT＝AC1+AC2+...ACN。
偶合率定义为R＝AC/ACT，换言之，R1＝AC1/ACT，R2＝AC2/ACT，...RN＝ACN/ACT，以及R1+R2+...RN＝1。闸极电极的电位Vg为提供至输入层的输入电压的加权总和，亦即，Vg＝V1R1+V2R2+...VNRN。当Vg够高时，neuron-MOSFET转变成“开启(on)”，其可称为“激起(fired)”。因此，neuron-MOSFET操作在“若是足量加权总和，则激起”模式中，以传统静态逻辑电路而相对难以达到目的的功能，其在人脑中称为模仿类神经的“激起”。
‘780专利揭露一种电压参考电路，在Gray与Meyer之后，neuron-MOSFET取代传统MOSFETs其中之一。假如neuron-MOSFET的临界电压与传统MOSFET的临界电压是实质上相同时，则电路的输出Vo等于Vg，如上所定义，如同输入电压的加权总和。因此，可调整Vo至一个或数个选择数值，并且可由输入电压V1，V2...VN的不同组合中获得不同数值的Vo。
传统的MOSFETs特别是依据SOI规则来制造的会有许多的缺点。第一，由于“浮置主体效应”，不能电性连接基材导线，而电荷变成陷入于闸极介电层与BOX(“埋式氧化层”)之间，氧化层埋入及附着于半导体层的一区域，以定义基材。浮置主体效应会在MOSFET中产生瞬间干扰。
第二，由于顺向偏压pnp/npn接面与寄生MOSFET通道的存在，MOSFETs可能出现“寄生双载子效应”与“寄生MOS效应”。第三，MOSFETs的临界电压可能出现一个不可预料的温度。第四，如上所述，当MOSFET在其的“关闭(off)”状态时，可能会在MOSFET中发生各种不想要的漏电流情况。第五，制造传统的FET时要求跟随确信的程序，例如在经扩散或离子植入过程以形成源极与汲极期间使用间隙壁；在深汲极形成之前，进行植入轻掺杂汲极形成步骤；以及形成符合高度准确关键尺寸的闸极电极。第六，传统MOSFET的电路布置要求提供一个相对大的布置区，以同时容纳源极与汲极和介于中间的闸极。
发明内容
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种逻辑开关，其至少包括：一第一导电型的一第一半导体区；一第二导电型的一第二半导体区，相邻于该第一半导体区，以定义一pn接面于该些区域之间；以及一闸极，位于该pn接面与该些区域的接面相邻表面上，该闸极包括：一薄氧化层，位于该些区域的该表面上；以及一导电闸极电极，位于该薄氧化层上，该电极被该第一导电型的一杂质充分掺杂，以安置该第二区的该表面于多数载子缺乏中的该闸极下方，以及安置该第一区的该表面于多数载子累积中的该闸极下方，在热均衡及在该闸极电极与该些区域之间无电位差的情况下，于该些区域间传导闸极引发汲极漏电流(以下简称GIDL)。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的逻辑开关，其中所述的闸极电极与该些区域间的一第一极性的一第一电位差的应用能够影响(i)使多数载子缺乏变深，(ii)使多数载子累积增加，以及(iii)在该些区域间的GIDL电流所造成的结合电流。
前述的逻辑开关，其中所述的闸极电极与该些区域间的一第二极性的一第二电位差的应用能够(i)影响该第二区的该表面中的多数载子累积及该第一区的该表面中的多数载子缺乏，以停止GIDL电流流动，以及(ii)顺向偏压该接面，以使电流可从一区流至另一区。
前述的逻辑开关，其中所述的闸极电极与该些区域间的该第二极性的一第三电位差的应用能够影响该第二区的该表面中的全多数载子缺乏，藉以使电流无法在该些区域之间流动。
前述的逻辑开关，其更包括：一埋式氧化层(以下简称BOX层)，位于一半导体基材上；一半导体层，位于该BOX层上；以及一二极管场所，定义于其的一自由表面与该BOX层间的该半导体层的一隔离容积中，该隔离容积电性隔离该半导体层的剩余部分，其中该第二半导体区形成于该隔离容积的一部份中，而其的剩余部分为该第一半导体区。
前述的逻辑开关，其中：该半导体层与该第一半导体区为p型；以及该第二半导体区与该闸极电极杂质为n型。
前述的逻辑开关，其中：该半导体层与该第一半导体区为n型；以及该第二半导体区与该闸极电极杂质为p型。
前述的逻辑开关，其中所述的闸极下该区域的该表面中的该载子缺乏为高能带且将近是一反转，而该闸极下该井区的该表面中的该载子累积为低能带。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种逻辑开关，其包括：一第一导电型的一第一区与一第二导电型的一相邻第二区，该些区域于其之间定义一pn接面；一闸极电极，位于该pn接面与该些区域的接面邻近区上，该闸极电极经一绝缘媒体而和该pn接面隔离；以及一连接部，连接各区，以允许选择的输入电压应用至该闸极电极；该些区域、该闸极电极及该绝缘媒体构成：一第一输入电压，可起始该些区域间的GIDL电流，而电流可在该些连接部之间双向流动；一第二电压，用以停止GIDL电流但顺向偏压该pn接面，使得该电流可在在该些连接部之间单向流动；以及一第三电压，双向防止电流在该些连接部之间流动。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的逻辑开关，其中所述的闸极电极经充分掺杂，该绝缘媒体是极薄，以安置该些区域其中之一的该闸极下方表面于多数载子缺乏，以及安置该另一区的该闸极下方表面于多数载子累积，藉以在热均衡及在该闸极电极与该些区域之间无电位差的情况下，于该些区域之间传导闸极引发汲极漏电流(GIDL)。
如上所述，本发明提出一种逻辑开关，其利用而不是避开GIDL效应，且不根据MOS动作，并且其是依据传统的MOSFET处理规则来制造，由于没有源极，因此只需要较小的电路布置面积。本发明同时提出一种包括逻辑开关的利用电路，包括各式电路例如反相器(基础IC建置区块)、SRAM记忆单元、neuron-MOSFETs、电压参考电路，以及neuron-MOSFET电压参考电路。
经由上述可知，本发明是有关于一种逻辑开关及利用其的电路。该逻辑开关是利用GIDL电流做为其原始操作机构。电压可提供至位于pn接面上并和其隔离的掺杂闸极中。第一电压起始GIDL电流，逻辑开关是双向传导的。第二电压停止GIDL电流，但逻辑开关是单向传导的。第三电压使逻辑开关双向都无法传导。同时提出包括逻辑开关的电路。这些电路包括反相器、SRAMs记忆单元、电压参考源及类神经逻辑开关。逻辑开关主要是依照SOI规则来实行，但同时提出依照主体规则的其他实施例。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1A与图1B为说明GIDL效应于其中之一部分MOSFET的剖面图。
图2包括图2A，其为传统MOSFET反相器的示意图；图2B为图2A的MOSFET反相器的输入/输出特性的波形图；以及，图2C为依照传统CMOS FETSOI规则执行与制造的图2A的反相器的剖面图。
图3为依照’075专利的反相器一实施例的剖面图，此反相器被较多或较少配置如使用传统MOSFETs的反相器，但其操作是依据由GIDL效应运作的闸式二极管。
图4包括图4A，其为一种逻辑开关的剖面图及其电图标志，逻辑开关包括依照GIDL效应而运作的一n+/p-主体SOI闸式二极管；以及，图4B为一种逻辑开关的剖面图及其电图标志，逻辑开关包括依照GIDL效应而运作的一p+/n-主体SOI闸式二极管。
图5包括图5A，其为一种反相器的剖面图，反相器包括图4A与图4B所示的GIDL闸式二极管；图5B为表示图5A反相器的电路标志的图像；以及，图5C表示图5A与图5B的反相器的电路布置。
图6为图5中反相器的另一种型式的剖面图。
图7包括图7A，其为一种6-GIDL闸式二极管SRAM记忆单元的示意图，其的4个闸式二极管为图4A与图4B所示的闸式二极管，而其的通闸为图4B的闸式二极管；以及，图7B为一种6-GIDL闸式二极管SRAM记忆单元的示意图，其的4个闸式二极管为图4A与图4B所示的闸式二极管，而其的通闸为图4A的闸式二极管。
图8为依照Gray与Meyer，以传统n-MOSFETs实行的习知2-MOSFET电压参考电路的示意图。
图9为图8的电压参考电路的改良图，图9包括图9A，其为一种包括图4A所示型式的2个GIDL闸式二极管的电压参考电路；以及，图9B为一种包括图4B所示型式的2个GIDL闸式二极管的电压参考电路。在图9A与图9B中，两二极管的闸极电极是相对性掺杂多晶硅，而输出参考电压是由接地、正向或负向电压，由硅中的带沟，或由1.12伏特补偿。
图10包括图10A，其为用在图9A的电压参考电路中闸式二极管的电压对GIDL电流的曲线图；以及，图10B为图9B所示型式的闸式二极管的类似曲线图。
图11包括图11A，其显示一种以SOI实行的电压参考电路，为结合(a)图4B所示型式的两GIDL闸式二极管的剖面图，GIDL闸式二极管具有相对掺杂的多晶硅闸极电极，且是依照SOI规则来制造，以及(b)连接GIDL闸式二极管的其他电路元件的电图，以完成电压参考电路；以及，图11B类似图11A，但是其中GIDL闸式二极管是在主体半导体中制造。
图12为习知neuron-FET的广义电路布置的俯视图。
图13为依照’780专利的2-MOSFET电压参考电路的示意图，其中以图12所示型式的neuron-MOSFET取代第8图所示的习知反相器的传统MOSFET。
图14包括图14A，其为根据图4B的闸式二极管而以SOI实行的neuron-MOSFET的剖面图；图14B为图14A的neuron-FET的示意图，包括其的标志；以及，图14C表示图14A的neuron-FET的电路布置。
图15为一种电压参考电路的示意图，其类似于图8，但是其中以图14的neuron-MOSFET取代传统的MOSFETs。
图16为表示本发明的闸式二极管在各种实施例中的能量状态，如A1至C3的一连串的能带图，将于下不时提及。
20，52，54，202，204：MOSFET               22，58，312：汲极
24，70，82，114，162，240，260：基材       26，56，94，130，150：闸极
28，314：闸极电极
30，98，134，154：闸极介电层               32，268，270：接面
34，100，102，126，146，250，252：边界     36：缺乏区
38：边缘                                  40：穿隧促进载子对
42：少数载子                              44：多数载子
46：GIDL电流
50，80，160，160-1，160-2，180：反相器    60，310：源极
72：氧化层
74，76，128，148，248：主体               78，120，254：STI
84，262：n井                              86：p井
88：n-基部                                90：p+结构
92：n+结构                                96，132，152：闸极电极层
110，112：逻辑开关                        116，242，164：BOX层
118，138：硅层                            122，142：二极管场所
123，143：容积                            124：n+区
144，244，246，264，266：p+区             166，168，174：金属层
170，172，176，178：金属接触窗            182：边界接触窗
190，192：SRAM记忆单元
110-1，110-2，110N，110P，112-1，112-2，112N，110P：二极管
200，302，350：电压参考源                 204，330：场效晶体管
206，224，228：电流源
208，226，230：运算放大器                 220，222：电压源
300，330：neuron-MOSFET                   304：延伸部分
306：闸极结构                             308：通道
316，318，320，332，334，342，344：输入电极
340，352：类神经二极管
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的逻辑开关及利用其的电路其具体实施方式、结构、特征及其功效，详细说明如后。
                         GIDL
请先参照图1所示，简短描述GIDL效应。在具有源极(未显示)与汲极22与闸极26型式的传统MOSFETs 20中会先观察到GIDL效应，源极与汲极22是以掺杂区形成于硅或其他半导体基材24中。闸极26包括一闸极电极28，闸极电极28位于基材24与一部分汲极22上方。闸极电极经一薄闸极介电层或闸极氧化层30而和基材24与汲极22隔离。在图1中，汲极22是位于硅p型基材24中的n+区，而闸极电极28是多晶硅。
特别的是，可先在(a)汲极22与基材24间的边界34与(b)闸极介电层30的接面32中或附近的汲极22中观察到GIDL，换言之，汲极22和边界34与闸极26部分重叠。图1A为当闸极电极28的电位Vg是稍微逆向于汲极22的电位Vd(Vd＞0及/或Vg＜0)而基材24是接地状态时，n-MOSFET 20的内部情况示意图。横越闸极介电层30的结果电场(亦即，“垂直地”介于汲极22与闸极电极28的表面之间)必须由汲极22中的电荷维持。此电荷是由汲极22表面附近的缺乏区36提供，其具有一边缘38位在汲极22中，并且邻近n+汲极22与p型基材24间的缺乏区36。
假如电极28是足以逆向于汲极22，如图1B所示(Vd＞＞0及/或Vg＜＜0)，反转层将会试图但将不会形成于缺乏区36中的汲极22的表面。将会但不会形成的反转层称为“起始反转层”。在缺乏区36中产生穿隧促进载子对40(少数与多数，p与n，或电洞与电子)，假定架构如图1B所示。若少数(p或电洞)载子到达汲极22表面，以试图形成反转层，其会立即从汲极22掠过至基材24，而使少数载子42处于低电位。未成对的多数载子(电子)44会通过汲极22流动。少数载子40的电流会由汲极22移动至基材24，而通过汲极22移动的多数载子44为GIDL电流46。GIDL电流46是高度独立于温度。
可想而知，位于闸极26下的汲极22表面附近的缺乏区会造成电场聚集，以及在本地场区中增加以提高该区附近的高场效应。当缺乏区36假定架构如图1B所示，极高场效应会造成各种各样的陷入促进载子产生情况。这些情况包括崩塌增加、带对带穿隧现象、由价带至陷入场所的电子热放射现象随后电子穿隧至导带、及/或由价带至导带的陷入促进穿隧现象。假如电场够大，无陷入、带对带穿隧现象会和陷入促进载子产生情况同时发生。
GIDL效应也会发生在MOSFETs中，其中汲极22是p+而基材24是n型主体。在这个情况中，电洞42与电子44的角色是相反的，后者移动至基材24，而前者通过汲极22移动。一个类似的GIDL效应也可能发生在MOSFET源极与其基材24的接面中。简而言之，此处所述是集中在GIDL效应，其会伴随分别位于闸极下的n型主体或p型主体的p+或n+汲极区间的接面而发生。
                       习知反相器
反相器是数位集成电路的基础元件。反相器是一种单一输入、单一输出的数位元件，若输入是“1”则其具有“0”逻辑状态输出，若输入是“0”则其具有“1”逻辑状态输出。可结合多种反相器以形成逻辑运算元，例如AND，OR，NAND与NOR运算元，和其他逻辑功能运算元。
图2为依照SOI规则执行的习知MOSFET反相器50。请先参照图2A所示，反相器50是依照传统CMOS规则来执行，包括一p-MOSFET 52与一n-MOSFET 54。MOSFETs 52与54的闸极56相互连接，并接收一输入讯号Vi。MOSFETs 52与54的汲极58相互连接，以产生一输出讯号Vo。晶体管54的源极60接地(Vss)，而晶体管52的源极60经Vcc正向偏压。
在操作中，并请参照图2B所示，当Vi是高准位(＝“1”)时，n-MOSFET54开启(on)而p-MOSFET 52关闭(off)；输出讯号Vo会被下拉至接地(Vss)而为低准位(＝“0”)。当输入讯号Vi是低准位(＝“0”)时，p-FET开启而n-FET关闭；输出讯号Vo为Vcc或高准位(＝“1”)。
图2C为依照SOI规则执行的图2A与图2B的CMOS反相器50的剖面图。反相器50包括一硅基材或层70，其上具有一埋式氧化层或BOX 72。MOSFETs52与54的源极60与汲极58是以传统方法形成，例如使用离子植入法。n-MOSFET 54的源极60与汲极58为n+植入并形成于硅的p型主体74或其他适合的半导体中，而主体74是形成于氧化层72上。p-MOSFET 52的源极60与汲极58为p+植入并形成于硅的n型主体76或其他适合的半导体中，而主体76是位于氧化层72上。MOSFETs 52与54经由氧化硅或其他绝缘体的STI 78而相互彼此并和形成于BOX 72上的其他元件分离且隔开。如图所示，源极与汲极60与58延伸通过半导体主体74与76的全部深度(例如在主体74与76是相对薄的硅层的情况下)，源极与汲极60与58可仅延伸通过主体74与76的一部分深度(例如在较厚的SOI层的情况下)。此适用于其他型态和其他实施例中。
                习知GIDL反相器：’075专利
’075专利揭露一种反相器80，其的操作是根据GIDL效应。如上所述，GIDL被视为有害于传统MOSFETs的传统操作，并且被少量抑制或避开。在’075专利中，故意利用GIDL于反相器中，上述反相器为制造成如位于主体晶圆上的像MOSFET的元件。反相器80的操作不是根据包括表面反转与通道电流的所谓的MOS动作或FET动作。确切的说为其的操作是根据GIDL效应。
如图3所示，反相器80包括具一深n井84形成于其中之一p型基材82。p井86形成于n井84中。n-基部88形成于一部分p井86中，而p+结构90形成于n-基部88内。n+结构92形成于和p+结构90与n-基部88隔离的另一部分p井86中。
闸极94包括一闸极电极层96，闸极电极层96位于闸极介电层98上，且闸极94是形成于p井86的自由表面上。闸极94的一侧位于n-基部及介于n-基部与p+结构间的边界100上。闸极94的相对侧位于p井86与n+结构92间的边界102上。
传统上用以制造反相器80的过程与步骤是用以制造CMOS元件，特别是如’075专利所述
闸极电极96接收输入讯号Vi；由连接p井86的一位置获得输出讯号Vo。p+结构90连接地线(Vss)，而n+结构92连接一正电压Vcc。
在操作中，当Vi为高准位或“1”(大约Vcc)时，因GIDL效应，故电子e-会从p+结构90移动至n-基部88，如先前所述。这些电子下拉n-基部88与p井86至接近接地或“0”，其会在Vo输出。当输入讯号Vi为低准位(大约接地)或“0”时，电洞p+会从n+结构92移动至p井86，将p井上拉至Vcc或“1”，其会在Vo输出。Vi与Vo的波形类似于图2B。
经由反转传导型式与偏压的极性，可实现使反相器的Vo以n井取代p井86。
                    闸式GIDL二极管的结构
请参照图4A与图4B所示，本发明的第一观点是有关于两种逻辑开关110与112。逻辑开关110与112都是以闸式二极管来实现，其的操作原理为GIDL效应及由此产生的电流。在较佳实施例中，闸式GIDL二极管110与112是依照SOI规则来制造：各个闸式GIDL二极管110，112完全被STI氧化物与BOX隔离。经由使用井做为各个闸式GIDL二极管的隔离，也可实现主体规则样式。
在图4A与图4B中，依照SOI规则，闸式GIDL二极管110与112包括以一埋式氧化层、或BOX、层116覆盖的一硅或其他适合的半导体基材114。
在图4A中，BOX层116被一p型硅层118覆盖。氧化硅STI 120经由隔离或围住硅层118的一容积123，以定义二极管场所122。STI 120由硅层118的自由表面延伸至BOX层116。因此，STI 120使二极管场所122与围住的硅容积123电性隔离硅层118的剩余部分。
n+区124形成于被STI 120围住的硅层118的一部分容积123中的二极管场所122内。n+区形成较佳是以传统的离子植入法来达成。上述会产生一边界或接面126于围住的硅容积123的未植入部分或p型主体128(不包括n+区124的部分容积)与n+区124之间。
p型主体128与n+区124间的边界上面是一闸极130。闸极130包括一闸极电极层132，闸极电极层132经一闸极介电层134而和边界126隔离，并且和n+区/p型主体124/128隔离。闸极电极132包括p型掺杂多晶硅。
在图4A中，为方便起见，Vn代表二极管110的n+区124的电位。Vp代表二极管110的p型主体128的电位。Vg代表闸极电极132的电位，其是根据提供至其(如下所述)的负电压量(对应Vp与Vn)而定：(a)允许二极管110在p型主体128与n+区124之间双向传导电流，或(b)使得二极管110从p型主体128单向传导电流至n+区124(如传统的p-n接面二极管)，或(c)在p型主体128与n+区124之间流动双向阻断电流。操作模式(c)只有在p型主体128够薄及/或轻掺杂Vg造成其中全缺乏时才可能发生。
在图4B中，BOX层116被一n型硅层138覆盖。氧化硅STI 120经由围住n型硅层138的一容积143，以定义二极管场所142。STI 120由n型硅层138的自由表面延伸至BOX层116。因此，STI 120使二极管场所142与围住的硅容积143电性隔离硅层138的剩余部分。
p+区144形成于被STI 120围住的硅层138的一部分容积143中的二极管场所142内。p+区形成较佳是以传统的离子植入法来达成。上述会产生一边界146于围住的硅容积143的未植入部分或n型主体148(不包括p-区124的部分容积)与p+区144之间。
n型主体148与p+区144间的边界146上面是一闸极150。闸极150包括一闸极电极层152，闸极电极层152经一闸极介电层154而和边界146隔离，并且和p+区/n型主体144/148隔离。闸极电极152包括n型掺杂多晶硅。
在图4B中，Vn代表n型主体148的电位，而Vp代表p+区144的电位。Vg代表闸极电极152的电位，如下所述，其是根据提供至其的正电压量(对应Vp与Vn)而定：(a)允许二极管112在p+区144与n型主体148之间双向传导，(b)允许二极管112从p+区144单向传导电流至n型主体148(如传统的p-n接面二极管)，或(c)在p+区144与n型主体148之间流动双向阻断电流。关于操作模式(c)，中止程序类似于以上所述，上述p型主体128的厚度及/或轻掺杂也适用于n型主体148的厚度及/或掺杂。
较佳的是，采用CMOS制程相容的规则于制造本发明的二极管110与112中。在这种方式中，GIDL相关元件110与112和IC中位于别处的传统CMOS元件可以同时制造在相同晶片上。较佳是使用传统的CMOS规则来制造闸式二极管110与112，采用与传统MOSFET制造过程相反的实际步骤，以增强GIDL效应。当然，原因在于二极管110与112是故意设计及操作成利于及利用GIDL效应，而不是去抑制它。
如上所述，较佳是采用实际相反的MOSFET步骤。在以下讨论的目的中，需注意的是，二极管110与112的植入区124与144看起来如MOSFET的“汲极”，甚至二极管110，112是“无源极”。
第一个相反的MOSFET步骤包括形成尽可能薄的闸极介电层134与154。MOSFETs或像MOSFET结构中的较薄闸极介电层会助长GIDL，而较厚的闸极介电层会抑制GDIL。第二，相反于传统的MOSFET制造过程，掺杂多晶硅闸极电极132与152成相同极性如p型主体与n型主体128与148。此掺杂步骤的目的在于经由闸极介电层134，154中的“内建”电场以助长GIDL。第三，由于相对短的穿隧长度，掺杂植入区124与144(“汲极”)至够高，以确保明显的带对带隧穿效应发生；不使用分级的、或轻掺杂汲极(“LDD”)的结构。极轻汲极掺杂将会抑制GIDL。LDD的回避及LDD相关间隙壁的附随排除都可简化CMOS制程相容的制造。
在图4A中，闸式二极管110的闸极电极132的n型掺杂过程会在闸极氧化层134中造成或导致一个“自然的”或“内建式”负电场。甚至当Vn＝Vp＝Vg时，这个负电场是存在的，并在边界126的附近地区行动，以部分地减少或几乎反转n+区124的表面(请参照图16-A1)，以及在p型主体128的表面造成轻微的累积(请参照图16-B1)。在图4B中，闸式二极管112的闸极电极152的n型掺杂过程会在闸极氧化层154中造成内建式或自然的正电场。当Vn＝Vp＝Vg时，这个正电场是存在的，并在边界146的附近地区行动，以部分地减少或几乎反转p+区144的表面，以及在n型主体144的表面造成轻微的累积。
闸式二极管110与112的电图标志显示在图4A与图4B的右边。指标“---”与“+++”表示有关Vp与Vn的闸极电极132，152的电压的极性，其被提供至闸式二极管110与112的各闸极130与150，以进行其三种操作模式的其中一种。
如上所提及，当图4A的逻辑开关或二极管110中Vn＝Vp＝Vg时，p型掺杂多晶硅闸极电极132会在闸极氧化层134中产生一负电场，使得n+区124的表面处于缺乏或接近反转状态中(图16-A1)，而p型主体124的表面处于轻微累积状态中(图16-B1)。
转变二极管110为“全开”，使其可双向传导--即为二极管110的操作模式“(a)”--Vg小于Vp(图16-B2)与Vn(图16-A2)，亦即Vg＜Vp与Vg＜Vn。在这个情况下，闸极130下方n+区124的表面变成深度缺乏或反转(图16-A2)，如上所述，致使GIDL效应会造成电洞(图4A与图16A2的h+)会由带对带隧穿效应及其他前述现象而产生。电洞h+会流至p型主体128以产生GIDL电流。同时，闸极130下方p型主体128的表面会变成深度累积(图16-B2)，而降低了p型主体的电阻。多数阴电Vg是按Vp或Vn而定，而较大者为累积准位与GIDL电流量。
在上述的情况中，亦即，在操作模式(a)中，二极管110可根据供应至Vp与Vn的相关电压而传导双向电流。当Vn正对于Vp时，电流将会从n+区124流至p型主体128，换言之，从Vn至Vp。由于GIDL效应的出现及p型主体128的低电阻，此电流可能发生。假如Vp是正对于Vn，电流将会从p型主体128流至n+区124，换言之，从Vp至Vn。由于p型主体128的低电阻及pn接面的正向偏压，此后面电流会发生，即p型主体128与n+区124间的边界126。在这个例子中，并没有GIDL电流；典型的pn接面为传导的主电流。
转变二极管110为“部分关闭”，即在操作模式(b)，使得电流无法从n+区124流至p型主体128(Vn至Vp)，但是电流可从p型主体128流至n+区124(Vp至Vn)，Vg大于Vn(图16-A3)与Vp(图16-B3)，但还不够大到能完全耗尽p型主体128。在这个情况中，n+区的表面是处于累积状态；GIDL电流是不存在的。p型主体128的表面是处于缺乏状态，p型主体128的电阻是增大的。因为pn接面126被反向偏压且没有GIDL电流，故二极管110将不会从n+区124传导电流至p型主体128。然而，假如接面126足以被正对于Vn的Vp正向偏压，则电流可从p型主体与Vp流至n+区与Vn，如同在传统的正向偏压pn接面中。
假如p型主体128够薄及/或极轻掺杂，二极管110的操作模式“(c)”可经由足以正对于Vp与Vn的Vg而达到，以完全耗尽p型主体，使得无电流从Vp流至Vn可发生，甚至pn接面被正向偏压。
如图4B的二极管112，当Vp＝Vn＝Vg时，n型掺杂多晶硅闸极电极152会在闸极氧化层154中产生一正电场，使得p+区144的表面处于缺乏或接近反转状态中，而n型主体148的表面处于轻微累积状态中。
转变二极管112为“全开”，使其可双向传导--即为二极管112的操作模式“(a)”--Vg大于Vp与Vn，亦即Vg＞Vp与Vg＞Vn。在这个情况下，闸极150下方p+区144的表面变成深度缺乏或反转，如上所述，致使GIDL效应会造成电子(图4B的n-)会由带对带隧穿效应及其他现象而产生。电子会流至n型主体148以产生GIDL电流。同时，闸极150下方n型主体148的表面会变成深度累积，而降低了n型主体的电阻。多数阴电Vg是按Vp或Vn而定，而较大者为累积准位与GIDL电流量。
在上述的情况中，在操作模式(a)中，二极管112可根据供应至Vp与Vn的相关电压而传导双向电流。当Vn正对于Vp时，电流将会从n型主体148流至p+区144，换言之，从Vn至Vp。由于GIDL效应的出现及n型主体128的低电阻，此电流可能发生。假如Vp是正对于Vn，电流将会从p+区144流至n型主体148，换言之，从Vp至Vn。由于n型主体148的低电阻及pn接面的正向偏压，此后面电流会发生，即p+区144与n型主体148间的边界146。
转变二极管110为“部分关闭”，使得电流无法从n+型主体148流至p+区144(Vn至Vp)，但是电流可从p+区144流至n型主体148(Vp至Vn)，Vg小于Vn与Vp，但还不够小到能完全耗尽n型主体148。这是二极管112的操作模式(b)。在这个情况中，p+区144的表面是处于累积状态；GIDL电流是不存在的。n型主体148的表面是处于缺乏状态，n型主体148的电阻是增大的。因为pn接面146被反向偏压且没有GIDL电流，故二极管112将不会从p+区144传导电流至n型主体148。然而，假如接面146足以被正对于Vn的Vp正向偏压，则电流可经由pn接面的正向偏压而从p+区144与Vp流至n型主体148与Vn。
假如n型主体148够薄及/或极轻掺杂，二极管112的操作模式“(c)”可经由足以负向对于Vn与Vp的Vg而达到，以完全耗尽n型主体148，使得无电流从Vp流至Vn可发生。
                  GIDL反相器
图5为经由CMOS制程相容规则制造的反相器160。反相器包括图4A所示型式的一闸式二极管110与图4B所示型式的一闸式二极管112。二极管110与112都形成于以一BOX层164覆盖的一平常基材162上，但在其他方面和图4所示的完成样式相同(虽然闸式二极管112是显示被旋转180°而成图4B的平面图)。二极管110与112是相互彼此分开及隔离，并经由STI120与BOX层164而和其他元间隔开。Vss为低准位或是0伏特，并被提供至二极管112的p+区144。Vcc是提供至二极管110的n+区的一正电压。输入讯号Vi是连接闸极电极132与152。输出端Vo连接p型主体128与n型主体148。
当Vi是低准位(＝Vss)时，电洞h+会经由GIDL效应而在闸极130下方n+区124的表面产生，而这个“电洞GIDL”电流会流至p型主体128。这会导致连接p型主体128的输出端Vo被迫使升高至Vcc。当Vi是低准位时，不会有GIDL效应的电子从p+区144流至n型主体148的情况发生。
当Vi为高准位(＝Vcc)时，因GIDL效应，电子e-会在闸极152下方p+区144的表面上产生，而这个“电子GIDL”电流会流至n型主体148。这会导致连接n型主体148的输出端Vo被迫使下降至Vss。当Vi是高准位时，不会有GIDL效应的电洞从n+区124流至p型主体128的情况发生。
因此，在图5A的反相器160中，当Vi是低准位时，Vo是高准位，反之亦然。反相器160的速度是由GIDL电流量(电洞或电子)而定，其依序是根据Vi量及其他制程参数，例如n+与p+“汲极”124与144的掺杂和闸极氧化层134与154的厚度。
图5B为GIDL反相器160的电路标志示意图，使用图5A所示的一些参考标号，并结合图4A与图4B右边所示的示意图。
图5C为使用CMOS制程相容技术制造的反相器160的电路布置的俯视图。此外，使用图5A的一些参考标号，以表示反相器160的实际元件。Vcc与Vss连接金属层166与168，金属层166与168分别电性连接位于其下的金属接触窗170与172，而金属接触窗170与172分别电性连接n+区124与p+区144。
Vo为金属层174的输出，金属层174电性连接位于其下的金属接触窗176与178，而金属接触窗176与178分别电性连接p型主体128与n型主体148。Vi连接闸极130与150，此并未绘示出。
图6为反相器180的示意图，其类似于但单纯有关反相器160。在反相器180中，二极管110与112间的STI 120已被去除，边界接触窗182用以使p型主体128与n型主体148相互短路。反相器180具有比反相器160还要小的电路布置。边界接触窗182用以分别防止寄生pnp与npn结构128-148-144与124-128-148的任何双载子动作。因为闸极130与150仅置于各边界或接面126与146上，所以没有MOS动作发生，因此不会有通道会通过p型主体128而形成于n+区124与n型主体148之间，或通过n型主体148而形成于p+区144与p型主体128之间。
图7A与图7B为两种GIDL SRAM记忆单元实施例190与192，其包括图5的GIDL反相器160与图4A(图7A)的闸式GIDL二极管110或图4B(图7B)的闸式GIDL二极管112。
在图7A中，反相器160-1具有其输出端Vo，Vo连接至反相器160-2的输入端Vi与做为通闸的闸式二极管112-2的阴极144。反相器160-2的输出端Vo连接至反相器160-1的输入端Vi与做为通闸的闸式二极管112-2的阴极144。通闸112-1的阴极148连接BL，而其闸极150连接WL。通闸112-2的闸极150连接WL，而其阴极148连接BL。图7B的连接方式和图7A相同，只是以二极管110-1与110-2取代通闸GIDL二极管112-1与112-2。在SRAM记忆单元190与192中，硅主体128与148都是够薄及/或极轻掺杂主体，以使通闸112-1，112-2，110-1与110-2可在上述的全缺乏、双向阻断模式“(c)”中操作。
                       习知电压源
图8为依照先前Gray与Meyer的习知电压参考源200。此电压源是以具有不同临界电压Vt202与Vt204的两个类似的n-MOSFETs 202与204来实行，举例来说，由于其具有不同的通道植入或由于其多晶硅闸极电极具有不同的掺杂。电压参考源200包括相同的电流源206，电流源206连接n-MOSFETs的源极。n-MOSFETs 202的闸极接地，而其汲极连接Vcc。运算放大器(op-amp)208的负输入端连接n-MOSFET 204的汲极，而其正输入端连接n-MOSFET 202的汲极。运算放大器208的输出端连接n-MOSFET 204的闸极，以维持n-MOSFET 204“开启(on)”，同时连接至一输出端Vo。输出端Vo为Vt202-Vt204(亦即ΔVt)。
电压参考源200可广泛用于CMOS VLSI，并且可和p-MOSFETs方便实行。
                     GIDL电压源
图9A与图9B为GIDL电压参考源的两个实施例220与222。在讨论电压源220与222之前，先讨论GIDL闸式二极管110与112(图4A与图4B)变为“开启”的临界电压。
最初的参考电路如图4A与图10A所示，其显示出闸式二极管110。在闸式二极管110的先前说明中，注意到的是，多晶硅闸极电极132较佳是和主体128掺杂有相同极性p，以产生内建、自然电场于闸极电极134中，其可助长GIDL电流的开始动作。在此之前，掺杂相对于p型主体128的闸极电极，以禁止GIDL电流的开始动作。换言之，如图10A所示，在负电压-Vgp(其中“gp”是指以p型杂质掺杂的闸极电极132)时，具有p型掺杂闸极电极132的二极管110变为“开启”或开始传导显著GIDL电流。在负电压-Vgn(其中“gn”是指以n型杂质掺杂的闸极电极)时，具有n型掺杂闸极电极132的二极管110变为“开启”。
-Vgp与-Vgn间的差距(Eg)为硅中的带沟，或大约1.12伏特。比较图16-A1至A3和图16-C1至C3。
同样地，请参照图10B与图4B所示，在正电压Vgn时，具有n型掺杂闸极电极152的二极管112变为“开启”。假如二极管112具有p型掺杂闸极电极152，其会在一更高的正电压+Vgp时变为“开启”。+Vgp与+Vgn间的差距(Eg)为硅中的带沟，或大约1.12伏特。
为在以下方便说明，请参照图9A与图9B所示，具有p型掺杂多晶硅闸极电极132的二极管110是以110P表示；具有n型掺杂闸极电极的二极管110是以110N表示。经由提供一负电压于闸极电极132上，闸式二极管110P与110N都会变为“开启”。同样地，具有n型掺杂闸极电极152的二极管112是以112N表示；若其闸极电极152是p型掺杂，则二极管以112P表示。经由提供一正电压于闸极电极152上，闸式二极管112N与112P都会变为“开启”。
图9A为GIDL电压参考源220，其的架构类似于图8，但图8的MOSFETs202与204被闸式二极管110P与110N取代。闸式二极管110P与110N分别与一电流源224串联并介于Vcc与-Vss之间，电流源224产生相同量值电流，后者连接二极管110P与110N的阳极。二极管110N的闸极是接地的。二极管110P的闸极连接运算放大器226的输出端Vo。运算放大器226的负输入端连接于电流源224与二极管110P的阴极之间。运算放大器226的正输入端连接于电流源224与二极管112N的阴极之间。参考电路220的输出为硅中的带沟，或大约+1.12伏特。假如闸极电极132的掺杂极性被反转，或假如运算放大器226的输入被交换，则输出Vo为大约-1.12伏特。
同样地，在图9B中，图8的MOSFETs 202与204被闸式二极管112N与112P取代。闸式二极管112P与112N分别和一电流源228串联而介于Vcc与-Vss之间，电流源228产生相同电流量，Vcc连接二极管112P与112N的阴极。二极管112N的闸极接地。二极管112P的闸极连接运算放大器230的输出端Vo。运算放大器230的负输入端连接于电流源228与二极管112P的阳极之间。运算放大器230的正输入端连接于电流源228与二极管112N的阳极之间。参考电路222的输出为硅中的带沟，或大约+1.12伏特。假如闸极电极152的掺杂极性被反转，或假如运算放大器230的输入被交换，则输出Vo为大约-1.12伏特。
图11A与图11B分别为图9B所示电压参考源222的SOI实行方案222A与主体实行方案222B。在图11A中，接地的p型基材240于其上具有一BOX层242，在BOX层242上形成有两个p+区244与246和一个介于中间的n型主体248，以产生两个边界或接面250与252。STI 254将p+区244与246隔开。在n型主体248的表面，边界250与252是置于各闸极150下方，各闸极150具有一闸极电极152。左手边的闸极电极152是n型掺杂多晶硅，而右手边的闸极电极152是p型掺杂多晶硅。因此，结合边界250上的n型掺杂多晶硅152、p+区244与n型主体248，以对应图9B的闸式二极管112N。同样地，边界252上的p型掺杂闸极152、p+区246与n型主体248构成图9B的闸式二极管112P。图11A中电压参考电路222A的剩余部分及其闸式二极管112N与112P和其的操作方式与图9B相同。
图11B为图11A所示以SOI实行的参考电路的主体实行样式222B。参考电路222B包括一接地的主体p型基材260，于其中形成有一n井262，而n井262连接Vcc。p+区264与266是形成于n井262中，以产生两个边界或接面268与270。各个闸极150是置于接面268与270上。左手边的闸极150接地，且包括n型掺杂多晶硅，因此完成闸式二极管112N。右手边的闸极150连接运算放大器230的输出端，且包括p型掺杂多晶硅。参考电路222B的剩余电路及操作方式与图11A相同。
        习知类神经场效晶体管电压参考电路
图12与图13分别是在Shibata与Ohmi和‘780专利之后，neuron-MOSFET(类神经金氧半场效晶体管)300的电路布置的俯视图及以neuron-MOSFET实现为主的电压参考源302的示意图。
neuron-MOSFET 300是传统元件，除了其闸极结构306的变更与延伸部分304以外。MOSFET包括定义于源极310与汲极312间的通道308。闸极电极314位于通道308上，用以根据提供至其的电压，造成或防止源极/汲极310/312间的传导。闸极电极314经由一闸极介电层(图12中未显示)而和通道308隔离。在闸极314的侧边，闸极结构306包括一延伸及扩大的导电部分304，导电部分304电性连接闸极314。闸极314与扩大部304可以是根据CMOS规则而以单一沉积步骤形成。
位于扩大部304上方并部分重叠且隔离开的是两个或数个(此处是3个)并列的输入电极316，318，320，各电极和扩大部304形成一平行板电容。可分别提供电压V1，V2，V3至电极316，318，320。
各电极316，318，320(如图12的影线所示)具有一偶合区A1，A2，A3(如图12的交叉影线所示)，其叠置符合扩大部304的适合区。扩大部304的整个区域AT电容偶合输入电极而等于A1+A2+A3。偶合率R1，R2，R3分别定义为A1/AT，A2/AT，A3/AT以及R1+R2+R3＝1，相较于以偶合区A1，A2与A3实现的电容，可假定闸极306及其延伸区304的零星电容是微不足道的。
因此，在任何特定时间中，扩大部304与闸极电极314的整体电位Vg为V1R1+V2R2+V3R3，即提供至输入电极316，318，320的电压的加权总和。当Vg具有足够的量值时，通过通道308会在源极310与汲极312之间发生传导现象，并且neuron-MOSFET 300会变为“开启”或“激起”。
neuron-MOSFET因此会在“若是足量的加权总和，则激起”模式中操作，其称为模仿人脑之类神经的“激起动作”。
偶合区A1，A2与A3和偶合率R1，R2与R3可以全都是不同的，如图12所示。其的一些或全部也可以是相同的。
图13显示出一电压参考源302，其类似于图8的电压参考源200，除了下述之外。第一，图8的MOSFET 202以具两输入端的neuron-MOSFET 330取代，其中各输入电压V1与V2分别提供至输入电极332，334的各端。明确来说，可以有两个以上的输入端。第二，FETs 204与330的闸极的通道植入与掺杂是类似的，使得各元件204与330的临界电压Vt是相同的。将输入电极332与334的偶合率(R，如上所定义)分别带入R1与R2，则电压参考电路302的输出Vo为(V1R1+V2R2)。假如MOSFETs 204与330的Vt是不相同的，且其的Vt是随着X而变化，则Vo将会是(V1R1+V2R2)±X。
                 闸式GIDL类神经二极管
图14A为2-输入闸式GIDL类神经二极管(neuron-diode)340的示意图，包括图4B所示型式的一闸式GIDL二极管，其闸极电极是沿着图12的线作变更。V1与V2可分别提供至输入电极342与344，其被添加至图4B的闸极电极152。假如加权总和V1R1+V2R2够高，二极管340将会依照GIDL效应而操作，以开始电子的带对带穿隧动作，随后电子会从p+区150移动至n型主体148。R1与R2定义在其先前说明中。
图14B为2-输入闸式GIDL类神经二极管340的示意图，其类似于图4B，后者表示单输入逻辑开关112。图14C为二极管340的电路布置，其中于此输入电极342与344的偶合区与偶合率R1与R2和扩大部304是相同的。由先前讨论中，可清楚得知，可以有两个以上的输入，而在两个输入的情况中，偶合率R1与R2不需要是相同的。
          使用闸式GIDL类神经二极管的电压参考电路
图15为电压参考源350的示意图，其中以一个2-输入类神经二极管352取代图9B的闸式二极管112N，其的多晶硅闸极152是掺杂p+。图9B的闸式二极管112P与图4B的闸式二极管相同，图4B的闸式二极管的闸极包括p型多晶硅。电压参考源350的其他部分与图9B的电压参考源222相同。
以图12的电路布置取代图14C的电路布置，2-输入类神经二极管352可扩展成3-输入类神经二极管(图15中未显示)。在这种情况下，二极管352具有3个输入V1，V2与V3，而输出Vo＝V1R1+V2R2+V3R3。增加的第三输入V3可用做为一微调控制，以经由数量V3R3来改变Vo。
在图14C中，输入电极342与344具有相同的偶合区至扩大部304(因此有相同的R)，图15中Vo的准位会均匀地在下降或上升次序中隔开。假如输入电极342与344具有不同的区域，或假如图12的电路布置取代图14C的电路布置做为电压参考电路350的电极结构，在第一种情况中即R1与R2和在第二种情况中即R1，R2与R3是全都不同的，Vo的输出准位(在图15中)不会均匀地在下降或上升次序中隔开。
上述的数值范例如以下的附表1所示。于附表左上方中V1，V2与Vo的数值是有关于包括2-输入类神经二极管352的电压参考源350，其中，如图14所示，输入电极342与344的偶合区是相同的，R1＝R2＝0.5。Vo假定是均匀间隔值0，±Vcc/2与±Vcc，则数值V1＝0，V2＝±Vcc相当于V1＝±Vcc，V2＝0。于附表左下方中，2-输入参考电路使用R1＝2/3与R2＝1/3，则Vo假定如附表所示。于附表右方中，使用图12的3-输入结构，且V1＝0.2，V2＝0.3与V3＝0.5。
  R1＝R2＝0.5  V1＝0.2；V2＝0.3；V3＝0.5
  V1   V2  Vo   V1    V2    V3     Vo
  Vcc  Vcc  VccVcc  0     Vcc/20     Vcc  Vcc/20     0     0-Vcc 0     -Vcc/20     -Vcc -Vcc/2-Vcc -Vcc -VccR1＝2/3；R2＝1/3   Vcc   Vcc   Vcc     Vcc0      Vcc   Vcc      0.8VccVcc   0      Vcc     7VccVcc   Vcc   0        0.5Vcc0      0      Vcc     0.5Vcc0      Vcc   0        0.3VccVcc   0      0        0.2Vcc0      0      0         0-Vcc  0      0        -0.2Vcc0      -Vcc  0        -0.3Vcc0      0      -Vcc    -0.5Vcc-Vcc  -Vcc  0        -0.5Vcc-Vcc  0      -Vcc    -0.7Vcc0      -Vcc  -Vcc    -0.8Vcc-Vcc  Vcc   -Vcc    -Vcc
  Vcc   Vcc   VccVcc   0      2Vcc/30      Vcc   Vcc/30      0      0-Vcc  0      -2Vcc/30      -Vcc  -Vcc/3-Vcc -Vcc  -Vcc
                       结论
以上的详细说明是有关于GIDL闸式二极管110与112；GIDL闸式二极管反相器160与180；GIDL闸式二极管SRAMs 190与192；GIDL闸式二极管电压参考电路220与222；GIDL闸式类神经二极管340；以及GIDL闸式类神经二极管电压参考电路350。当将其和传统的FET为主对应物做比较时，这些电路160，180，190，192，220，222，340，350都是利用GIDL闸式二极管110与112，而此种闸式二极管110与112本身具有尤其是以下的优点：
(a)输出较稳定及较少干扰，这是因为GIDL闸式二极管不会受到来自浮置主体效应所造成的损害。根据GIDL闸式二极管的电路中每一个节点都相互连接；
(b)GIDL闸式二极管为主的电路的操作较不会受到温度的影响。GIDL的带对带隧穿效应、原始机构只会稍微受到温度的影响；
(c)根据GIDL效应而使用闸式二极管的电路的运作具有较大的动力效率。GIDL：由于GIDL闸式二极管不具有pnp或npn结构的顺向偏压或寄生MOS通道，故闸式二极管不会显出寄生双载子动作或MOS动作。因为MOS“关闭”电流不存在，以及在二极管“关闭”之后，GIDL电流会完全停止流动，因此漏电流是实质上不存在的；
(d)由于只需要很少数的制造要求及步骤，故已揭露电路的IC制造是很简单的。举例来说，间隙壁形成与LDD植入是不需要的，以及多晶硅闸极电极不会受到临界尺寸的影响；以及
(e)由于只需要很少数的组成元件，故电路布置尺寸可相对更小。因为“汲极”与形成有该汲极于其中的主体间只有一接面或边界，故不需要源极(或源极扩散)。
虽然本发明的GIDL闸式二极管及其优点和利用闸式二极管的各种电路已详细说明于上，但必须知道的是，在不脱离本发明的精神与范围内，当可对其作各种变更、替代及修改，因此本发明的保护范围当视后附的申请专利范围所界定者为准。此外，本发明的范围并未限制在如说明书中所述的GIDL闸式二极管与包括其的电路的特定实施例中。熟习此项技艺者将可轻易从本发明的揭露中得知，目前已存或往后发展出的GIDL闸式二极管及利用其的电路，以及执行实质上相同功能或达到实质上相同结果而如同此处所述的对应实施例，依照本发明，其都包括在本发明的范围内，并且都包括在申请专利范围内。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的结构及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1、一种逻辑开关，其特征在于其至少包括：
一第一导电型的一第一半导体区；
一第二导电型的一第二半导体区，相邻于该第一半导体区，以定义一pn接面于该些区域之间；以及
一闸极，位于该pn接面与该些区域的接面相邻表面上，该闸极包括：
一薄氧化层，位于该些区域的该表面上；以及
一导电闸极电极，位于该薄氧化层上，该电极被该第一导电型的一杂质充分掺杂，以安置该第二区的该表面于多数载子缺乏中的该闸极下方，以及安置该第一区的该表面于多数载子累积中的该闸极下方，在热均衡及在该闸极电极与该些区域之间无电位差的情况下，于该些区域间传导闸极引发汲极漏电流(以下简称GIDL)。
2、根据权利要求1所述的逻辑开关，其特征在于其中所述的闸极电极与该些区域间的一第一极性的一第一电位差的应用能够影响(i)使多数载子缺乏变深，(ii)使多数载子累积增加，以及(iii)在该些区域间的GIDL电流所造成的结合电流。
3、根据权利要求2所述的逻辑开关，其特征在于其中所述的闸极电极与该些区域间的一第二极性的一第二电位差的应用能够(i)影响该第二区的该表面中的多数载子累积及该第一区的该表面中的多数载子缺乏，以停止GIDL电流流动，以及(ii)顺向偏压该接面，以使电流可从一区流至另一区。
4、根据权利要求3所述的逻辑开关，其特征在于其中所述的闸极电极与该些区域间的该第二极性的一第三电位差的应用能够影响该第二区的该表面中的全多数载子缺乏，藉以使电流无法在该些区域之间流动。
5、根据权利要求1所述的逻辑开关，其特征在于其更包括：
一埋式氧化层(以下简称BOX层)，位于一半导体基材上；
一半导体层，位于该BOX层上；以及
一二极管场所，定义于其的一自由表面与该BOX层间的该半导体层的一隔离容积中，该隔离容积电性隔离该半导体层的剩余部分，其中
该第二半导体区形成于该隔离容积的一部份中，而其的剩余部分为该第一半导体区。
6、根据权利要求1所述的逻辑开关，其特征在于其中：
该半导体层与该第一半导体区为p型；以及
该第二半导体区与该闸极电极杂质为n型。
7、根据权利要求1所述的逻辑开关，其特征在于其中：
该半导体层与该第一半导体区为n型；以及
该第二半导体区与该闸极电极杂质为p型。
8、根据权利要求1所述的逻辑开关，其特征在于其中所述的闸极下该区域的该表面中的该载子缺乏为高能带且将近是一反转，而该闸极下该井区的该表面中的该载子累积为低能带。
9、一种逻辑开关，其特征在于其包括：
一第一导电型的一第一区与一第二导电型的一相邻第二区，该些区域于其之间定义一pn接面；
一闸极电极，位于该pn接面与该些区域的接面邻近区上，该闸极电极经一绝缘媒体而和该pn接面隔离；以及
一连接部，连接各区，以允许选择的输入电压应用至该闸极电极；
该些区域、该闸极电极及该绝缘媒体构成：
一第一输入电压，可起始该些区域间的GIDL电流，而电流可在该些连接部之间双向流动；
一第二电压，用以停止GIDL电流但顺向偏压该pn接面，使得该电流可在在该些连接部之间单向流动；以及
一第三电压，双向防止电流在该些连接部之间流动。
10、根据权利要求9所述的逻辑开关，其特征在于其中所述的闸极电极经充分掺杂，该绝缘媒体是极薄，以安置该些区域其中之一的该闸极下方表面于多数载子缺乏，以及安置该另一区的该闸极下方表面于多数载子累积，藉以在热均衡及在该闸极电极与该些区域之间无电位差的情况下，于该些区域之间传导闸极引发汲极漏电流(GIDL)。
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