CN1866541A - 场效应晶体管和制造场效应晶体管的方法 - Google Patents

场效应晶体管和制造场效应晶体管的方法 Download PDF

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Abstract

场效应晶体管具有源极区、被构造在第一阱区中的漏极区以及沟道区，其中，沟道区在第一阱区中延伸的部分具有与第一阱区的掺杂相反的掺杂。

Description

场效应晶体管和制造场效应晶体管的方法
技术领域
本发明涉及一种场效应晶体管以及一种用于制造场效应晶体管的方法。
背景技术
在现代的所谓片上系统电路装置中，在芯片上集成高压接口常常是一种挑战。为了满足现代片上系统电路装置例如在要实现的逻辑功能的日益增加的复杂性方面和在电路装置的一再提高的处理速度方面的要求并且为了最小化制造成本，集成的电路装置通常以高级CMOS工艺(高级互补金属氧化物半导体(Advanced Complementary Metal Oxide Semiconductor)工艺)来处理和制造。在高级CMOS工艺的范围中，所有工艺步骤通常在最小化结构大小方面、也就是在降低电路元件的尺寸(例如降低栅极氧化物厚度或者扩散分布(Diffusionsprofile))方面得到优化。这种优化通常在借助于高级CMOS工艺所制造的CMOS场效应晶体管中导致，CMOS场效应晶体管由于所基于的物理定律而具有很低的击穿电压。
期望提供可以处理在10V至20V之间的范围中的施加的电压的集成电路装置。常见的标准CMOS场效应晶体管具有约为3V至5V的击穿电压。此外期望，在制造适当的CMOS场效应晶体管的范围中附加地避免必要的工艺步骤，以便不提高集成电路装置的成本。
公知各种类型的所谓的漏极扩展的场效应晶体管(Drain-extended场效应晶体管)，这些漏极扩展的场效应晶体管用于在高级CMOS工艺中集成高压驱动器能力。
所有这些不同类型的公知的漏极扩展的场效应晶体管的共同之处是，通过在漏极侧实现空间电荷区来降低栅极氧化物上的电压降(参阅[1]、[2]和[3])。
图1A至图1C示出这种场效应晶体管的三个不同的实例，如这些场效应晶体管在[1]中所介绍的。
图1A示出第一公知的NMOS-场效应晶体管100，该NMOS-场效应晶体管100具有n高掺杂(n+掺杂)的源极区101以及与该源极区101邻接的n轻掺杂(n掺杂)的漏极区(LDD区)102并具有n低掺杂n-掺杂)的第一阱区103，在该第一阱区103中引入(einbringen)n高掺杂(n+掺杂)的漏极区104。在轻掺杂的漏极区102和第一阱区103之间，在由硅构成的衬底105中设置沟道区106。衬底105是p掺杂的。衬底的表面107上涂覆氧化硅层108作为栅极绝缘层，并直接在该氧化硅层108上涂覆由多晶硅构成的栅极区109。
图1B示出一种公知的NMOS场效应晶体管120，如该NMOS场效应晶体管在[1]中以可替换的改进方案所说明的那样。
在由硅构成的p掺杂衬底121中引入n高掺杂(n+掺杂)的源极区122并与该源极区122邻接地引入n掺杂(n掺杂)的轻掺杂漏极区(LDD区)123。此外设置n高掺杂(n+掺杂)的漏极区124。与漏极区124邻接地朝源极区122的方向设置n非常低掺杂n--掺杂)的区域125，其中，非常低掺杂的n--区域125具有相对于n高掺杂的漏极区124被提高的电阻。在轻掺杂的漏极区123和非常低掺杂的区域125之间设置沟道区126，在该沟道区126中必要时在向源极区122、漏极区124和栅极区129相应地施加电位的情况下可以构造导电沟道。，在沟道区126的上方，直接在衬底121的表面127上涂覆氧化硅层128作为栅极绝缘层，并直接在该氧化硅层128上面涂覆由多晶硅构成的栅极区129。
图1C示出第三公知的和在[1]中所说明的场效应晶体管140的实施方式。
场效应晶体管140具有p掺杂的衬底141，其中引入n高掺杂(n+掺杂)的源极区142并与该源极区142邻接地引入n掺杂的轻掺杂漏极区(LDD区)143。此外设置n低掺杂(n-掺杂)的第一阱区144，在该第一阱区144中引入n高掺杂(n+掺杂)的漏极区145。此外，在第一阱区144中，与第一阱区144中的漏极区145邻接地引入绝缘体结构作为充满电绝缘材料的沟槽146。在第一阱区144和轻掺杂漏极区143之间设置沟道区147，其中，直接在衬底141的表面148上既在沟道区147的上方又在第一阱区144的一部分的上方构造氧化硅层149作为栅极绝缘层。直接在栅极绝缘层149上构成由多晶硅构成的栅极区150。
图2示出一种具有漏极扩展的NMOS场效应晶体管200，其中栅极区与浅槽隔离区(STI(Shallow Trench Isolation)区)重叠。场效应晶体管200具有被引入p掺杂衬底201中的n高掺杂(n+掺杂)的源极区202，与该源极区202邻接的是n掺杂的轻掺杂漏极区(LDD区)203。此外设置n低掺杂n-掺杂)的第一阱区204，在该第一阱区204中引入漏极区205(n高掺杂(n+掺杂))。此外，浅槽隔离结构206在第一阱区204中被构造，该浅槽隔离结构206根据在那所说明的实施方式被构造为充满电绝缘材料的沟槽。在第一阱区204和轻掺杂漏极区203之间，在衬底201中设置沟道区207，在该沟道区207中，在相应电驱动的情况下可以构造导电的沟道。在沟道区、第一阱区204的沟道侧的部分的上方以及部分或者全部在浅槽隔离结构206的上方构造由氧化硅构成的栅极绝缘层208并直接在该栅极绝缘层208上构造由多晶硅构成的栅极区209。在栅极绝缘层208的侧壁和栅极区209旁边构造侧壁间隙壁(Seitenwand-Spacer)210、211。
在图1A至图1C和图2中所示的场效应晶体管在其应用范围中所基于的前提条件是，栅极区始终在低压范围中运行而高压(在5V至20V的范围中)唯独在各个场效应晶体管的栅极区上出现。
为了在标准CMOS工艺中产生空间电荷区，仅仅用于产生作为低掺杂区的轻掺杂漏极区的过程或者用于得到低掺杂区的掺杂和产生阱区的过程可供使用。
在图1A和图1B中所示的场效应晶体管100、120中，通过采用轻掺杂漏极区102、123能够自校准地(selbstjustiert)制造NMOS场效应晶体管，其中，这种高压场效应晶体管的制造可以非常好地来控制。可是，由于掺杂原子的掺杂浓度相对高，在各个n掺杂的轻掺杂漏极区102、123中可采用相应的场效应晶体管，直至施加在漏极区104、124上的电压高达约5V。
针对更高的电压要求，图1C中所示的NMOS场效应晶体管140被设置，其中，漏极电压可在10V的范围中被处理，并且超出此范围仍可被处理，这通过应用绝缘体结构149来实现。
可是，由于取代如在制造常用场效应晶体管时可采用的自校准而进行n阱掩膜(Wannen-Maske)和栅极掩膜必需的掩膜校准，在制造图1C中的示例性场效应晶体管140时出现“有效”栅极长度或沟道长度的明显的和不可忽视的散射，这导致场效应晶体管参数中(例如各个所制造的场效应晶体管的接通电流Ion、断开电流Ioff和击穿电压中)的过强波动。特别是，击穿电压在ESD保护(静电放电(Electrostatic Discharge)保护)的范围中具有特别的意义。
第一阱区被用作空间电荷区，以降低源极区和漏极区或漏极区和栅极区之间的电压降。
明显地，第一阱区或非常低掺杂的区域125被用作电阻元件，以致构成分压器，其中，该区域中的、与第一阱区的相对应的电阻或非常低掺杂的区域125相对应的电压下降，并且源极区和漏极区或漏极区和栅极区之间的电压不再下降。
在[4]中公开了一种具有高耐压强度的横向MOS场效应晶体管，其中，直接在场效应晶体管的栅电极之下，在p型基区和n型漏极漂移区的表面段上构造p型沟道区。
在[5]中说明了一种用于制造高偏压装置的方法，其中，在p型衬底的上方构成外延的n型硅层。在该硅层中构成具有至少一个堆栈双阱(Stacked DoubleWell)的漂移区。
在[6]中说明了一种MOS场效应晶体管，其中，在平面栅电极之下构造部分在p型基区中以及部分在n阱区中的p+型扩散区。
发明内容
本发明所基于的问题在于，给出一种场效应晶体管和一种用于制造场效应晶体管的方法，其中，可以简单和廉价的方式处理高的漏极侧的电压。
在这种情况下期望的是，在制造方法的范围中以常用的CMOS标准工艺不需要新工艺。
该问题通过具有根据独立权利要求所述的特征的一种场效应晶体管以及通过一种用于制造场效应晶体管的方法来解决。
场效应晶体管具有利用第一导电类型的掺杂原子进行掺杂的源极区。此外，该场效应晶体管具有利用同样为第一导电类型的掺杂原子进行掺杂的漏极区。此外设置其中布置有漏极区的第一阱区，其中，第一阱区利用第一导电类型的掺杂原子进行掺杂，其中，例如第一阱区在掺杂浓度方面低于漏极区地利用第一导电类型的掺杂原子进行掺杂。根据本发明的改进方案，源极区和漏极区利用第一导电类型的掺杂原子(例如以1019至1023cm-3)进行高掺杂。
在源极区和漏极区之间构造沟道区，其中，在该沟道区中，在向源极区、漏极区和向下面所述的栅极区以及必要时向场效应晶体管的体接线端(Bulk-Anschluss)施加相应电位的情况下构造导电沟道。沟道区部分延伸到第一阱区中。在沟道区的上方(根据本发明的改进方案直接在沟道区上)设置栅极绝缘层，而在栅极绝缘层的上方(根据本发明的改进方案直接在栅极绝缘层上)设置栅极区。在第一阱区中延伸的至少一部分沟道区利用第二导电类型的掺杂原子进行掺杂，其中第二导电类型为不同于第一导电类型的导电类型。
第二导电类型可以与用于掺杂其中或者其上构成场效应晶体管的衬底的掺杂原子的导电类型相对应。
在用于制造场效应晶体管的方法中构成第一阱区，其中，第一阱区利用第一导电类型的掺杂原子进行掺杂。第一阱区的一部分利用第二导电类型的掺杂原子进行掺杂，其中，第二导电类型为不同于第一导电类型的导电类型。构成利用第一导电类型的掺杂原子进行掺杂的源极区。此外，在第一阱区内构成漏极区，其中，漏极区利用同样为第一导电类型的掺杂原子进行掺杂。此外，在源极区和漏极区之间构成沟道区，其中，沟道区部分延伸到第一阱区中并包括第一阱区的利用第一导电类型的掺杂原子进行掺杂的部分。在该沟道区的上方(例如直接在该沟道区上)构成栅极绝缘层。在该栅极绝缘层的上方(例如直接在该栅极绝缘层上)构成栅极区。
明显地，本发明的方面在于第一阱区的区域的靠近表面的反向掺杂，其中，具备反向掺杂的区域被这样布置在场效应晶体管的漏极区和源极区之间，使得具有提高的电阻的区域在沟道区和具有反向掺杂的区域之间被构成，以致明显这样形成电分压器，使得施加到漏极区的高压(例如5V至20V或者更高伏)的部分在第一阱区的具备反向掺杂的区域中下降并因此降低源极区和漏极区或栅极区和漏极区之间的电压降。
由于第一阱区中的靠近表面的反向掺杂，能够提供非常准确确定的沟道长度。为此，例如利用第一导电类型的掺杂原子进行掺杂的第一阱区中的反向掺杂仅在栅极区之下进行，也就是说，在其中构造构成导电沟道的反型层的区域中进行。例如，靠近表面的反向掺杂可以借助于场效应晶体管阈值电压掺杂原子注入(在n沟道MOS场效应晶体管中进行p掺杂原子注入或在p-MOS场效应晶体管中进行n掺杂原子注入)，其中，CMOS标准工艺中的注入过程可供使用，并且例如在NMOS场效应晶体管中被用于构成p阱，在PMOS场效应晶体管中被用于构成n阱。
如果注入也在第一阱区位于栅极区之下的区域之外的区域中实现，那么沟道长度此外可通过例如由多晶硅构成的栅极区的长度来确定。
所采用的工艺流程与被用于制造低压器件(也就是低压MOS场效应晶体管)的标准CMOS工艺完全兼容。
本发明的示例性改进方案由从属权利要求得到。
根据本发明的改进方案规定，在沟道区之外，在沟道区的利用第二导电类型的掺杂原子进行掺杂的部分和漏极区之间的第一阱区中附加地利用第二导电类型的掺杂原子掺杂一区域。
沟道区的利用第二导电类型的掺杂原子进行掺杂的部分可以在沟道区的表面区中被构造，例如表面区可以从沟道区或衬底的上交界面最大延伸直至其中或者其上构造场效应晶体管的衬底中的40nm。
可是，表面区也可从被布置在距沟道区的上交界面至少5nm的距离处的区域最大延伸直至其中或者其上构造场效应晶体管的衬底中的40nm。该区域进一步被布置在距沟道区的上交界面至少10nm的距离处并最大延伸直至衬底中的20nm至30nm。
衬底可以由硅制成，在这种情况下，栅极绝缘层例如为氧化硅层；总的来说，栅极绝缘层根据本发明的改进方案为氧化层。
在本发明的可替换的改进方案中，衬底可以具有任何适当的半导体材料，例如具有复合半导体材料、例如III/V复合半导体材料或者II/VI复合半导体材料，并在此例如具有砷化镓(GaAs)、磷化铟(InP)，也可替换地具有三元化合物复合半导体材料或者四元化合物复合半导体材料。
总的来说，该场效应晶体管可以是任何任意适当的金属绝缘体半导体场效应晶体管(Metal Insulator Semiconductor场效应晶体管，MISFET)，可是该场效应晶体管优选地被构造为MOS场效应晶体管(金属氧化物半导体(Metal OxideSemiconductor)场效应晶体管)，例如被构造为CMOS场效应晶体管(互补金属氧化物半导体(Complementary Metal Oxide Semiconductor))。对于沟道区部分在电载流子上耗尽(部分耗尽(Partially Depleted)，PD)的情况，该场效应晶体管也可被构造为SOI场效应晶体管(绝缘体上硅(Silicon on Insulator)场效应晶体管)。对于沟道区被构造为部分耗尽型沟道区的情况，场效应晶体管也可被构造为SoS场效应晶体管(蓝宝石上硅(Silicon on Sapphire)场效应晶体管)。
第一导电类型的掺杂原子可以为例如诸如硼的V价原子的电子施主，而第二导电类型的掺杂原子可以为例如诸如砷或者磷的III价原子的电子受主。在这种情况下，源极区、漏极区和第一阱区为n掺杂的而反向掺杂具有p掺杂。
在本发明的可替换的改进方案中，第一导电类型的掺杂原子为电子受主而第二导电类型的掺杂原子为电子施主，其中，上述掺杂原子分别相应地被采用。换言之，这意味着，根据本发明的改进方案，源极区、漏极区和第一阱区为p掺杂的而反向掺杂是n掺杂。
例如对于该场效应晶体管以CMOS工艺来制造的情况，设置其中布置有源极区的第二阱区，其中，第二阱区利用第二导电类型的掺杂原子进行掺杂。
例如在其中衬底由硅制造的本发明的改进方案中，栅极区例如由多晶硅构成。
为了进一步提高击穿电压并因此为了稳压构造场效应晶体管，根据本发明的另一种改进方案，在沟道区的利用第二导电类型的掺杂原子进行掺杂的区域和漏极区之间设置绝缘体结构。绝缘体结构可以是充满电绝缘材料的沟槽，也就是说，例如绝缘体结构可以是所谓的浅槽隔离(STI)，可替换地，绝缘体结构借助于局部氧化被构造为所谓的LOCOS区域。
根据本发明的改进方案，绝缘体结构这样被构造、被确定尺寸和被布置在场效应晶体管之内，使得可以从围绕绝缘体结构的漏极区直至沟道区构造空间电荷区。因此，绝缘体结构一方面构成沟道区和漏极区之间的被提高的电阻，可是却始终能在源极区和漏极区之间构造导电沟道，由此此外保证场效应晶体管的功能。
第一阱区和第二阱区可彼此以例如大于0nm的预定距离被布置在衬底中。通过明显在p阱掺杂和漏极侧旁的n阱之间的被提高的距离，可以实现更高的击穿电压并因此可实现更高的、施加到漏极上的电压。
在所谓的三阱结构的范围中，根据本发明的另一改进方案规定，应在第一阱区和第二阱区之下设置第三阱区。
根据该方法的改进方案规定，第二导电类型的掺杂原子被注入第一阱区的部分中。
根据本发明的另一改进方案规定，第二导电类型的掺杂原子在应用用于调节场效应晶体管阈值电压的工艺步骤的情况下被注入第一阱区的部分中。
以这种方式，在制造CMOS场效应晶体管的范围中采用标准工艺的情况下非常廉价地实现靠近表面的反向掺杂并因此提高场效应晶体管的击穿电压。
根据本发明的另一改进方案规定，在第一阱区中构成绝缘体结构。
此外可以构成第二阱区，其中，第二阱区利用第二导电类型的掺杂原子进行掺杂。源极区在第二阱区中被构成。
该场效应晶体管适于在不同领域中(例如在片上系统中、也就是在片上系统电路装置中所采用的集成电路装置中)用作输入/输出接口晶体管(也就是作为输入/输出驱动器晶体管)。可替换地，该场效应晶体管也适于作为ESD保护场效应晶体管(ESD：Electrostatic Discharge)。例如，在该场效应晶体管用作输入/输出驱动器场效应晶体管时，该场效应晶体管例如可以在电话领域、也就是在电话线(例如A/B线路)的连接的范围中被采用，其中，在10V至20V之间的外部电压出现。另一应用领域是Kfz控制领域，其中，出现不同的较高电压，例如为了给逻辑电路供电而出现5V高的电压，并且这些不同的较高电压不允许导致损坏低压CMOS场效应晶体管。
本发明的显著优点在于，有效栅极长度始终保持相等并与如其在[1]、[2]或者[3]中所说明的那样的制造过程范围中校准栅极的精度相关。
附图说明
在附图中示出本发明的实施例并在下面进行详细说明。只要适宜，相同或者相似的元件在所有附图中就配备有相同的参考符号。
其中：
图1A至1C示出根据现有技术的场效应晶体管；
图2示出根据现有技术的另一种场效应晶体管；
图3A至3C示出草图，其中示出在根据现有技术的用于构成阱和用于掺杂原子的阈值电压注入的范围中的标准工艺流；
图4示出具有相应掺杂原子分布的图示的根据现有技术的场效应晶体管的草图；
图5示出具有所属的掺杂原子分布的图示的根据本发明的实施例的场效应晶体管的图示；
图6A至6F示出在不同制造时刻用于制造根据本发明的实施例的场效应晶体管的制造方法的图示；
图7示出根据本发明的第二实施例的场效应晶体管；
图8示出根据本发明的第三实施例的场效应晶体管；以及
图9示出根据本发明的第四实施例的场效应晶体管。
具体实施方式
为了更容易理解本发明，下面借助图3A至图3C说明用于在制造CMOS场效应晶体管的范围中构成n阱和p阱的常用标准工艺流和阈值电压注入(Vt-注入)的执行。
如在图3A中的草图300所示，在p掺杂的硅衬底301中设置浅槽隔离302，并在衬底301的预定区域中在其表面303上这样涂覆光致抗蚀剂(Photoresist)304，使得在横向方向上露出光致抗蚀剂和浅槽隔离302之间的区域，以及露出浅槽隔离302的表面区本身和衬底301的另外的表面区。
根据标准CMOS工艺，利用例如砷原子或者磷原子进行阈值电压n掺杂原子注入，其中，在共同的工艺步骤中构成n阱(在图3B中利用参考符号311标出)。图3A中利用箭头305表示例如砷或者磷的n掺杂原子的注入。
如从图3B中的草图310中能得知的那样，以上述方式在n阱311之内靠近衬底301的表面303构成Vt-n注入区312。
第一光致抗蚀剂层304被去除并在n阱区311之上这样涂覆第二光致抗蚀剂层313，使得n阱区311旁边的其中应构造p阱区321的横向相邻区没有被抗蚀剂材料覆盖。在所露出的区域中在随后的步骤中借助阈值电压p掺杂原子注入在应用例如硼的p掺杂原子的情况下在图3B中借助于箭头314表示地构成p阱区321(参照图3C)。
此外，如在图3C的草图320中所示，借助于阈值电压p掺杂原子注入，在p阱区321中构成Vt-p-注入区322。
图4示出场效应晶体管400，其中，示出在源极区和一方面为通常与该源极区邻接的轻掺杂漏极区而另一方面为衬底之间的第一pn结的分布401。此外，以其结构与根据[2]的场效应晶体管200相对应的场效应晶体管400在从围绕浅槽隔离区的漏极区出发所构造的空间电荷区和衬底之间具有第二pn结402。
如能从图4中得知的那样，空间电荷区402的延伸在场效应晶体管400的栅极区之下是可变的，并与根据[2]的制造过程范围中的掩膜的校准精度有关。
如下面还要详细介绍和在图5中针对根据本发明的实施形式的场效应晶体管500所示出的那样，掺杂原子分布在源极侧基本上相同，也就是说，在设置具有轻掺杂漏极区的源极区的情况下，得到源极区和一方面为通常与该源极区邻接的轻掺杂漏极区而另一方面为衬底507之间的第一pn结的阶梯形分布501，如该分布在图5中示意性示出的那样，其中，源极侧的pn结501的边界直接在栅极区的源极侧间隙壁505到栅极区的多晶硅材料或氧化硅材料的过渡上结束。沟道区502根据本发明的实施形式始终准确地在栅极区之下延伸，其中，沟道区502的沟道长度通过由氧化硅构成的栅极绝缘层503的宽度或由多晶硅构成的栅极区504的宽度来确定。
在图5中同样示出掺杂原子浓度分布506并因此示出漏极侧pn结以及示出漏极侧空间电荷区的分布，其中明显的是，通过下面还要详细介绍的靠近表面的反向掺杂实现，空间电荷区没有延伸到沟道区502中。
如在图6A至图6F中示出和下面还要详细介绍的那样，根据n阱的阈值电压注入剂量和p阱的阈值电压注入剂量之间的关系，在根据本发明的实施例的制造方法的范围中设置一个或者两个附加的石版印刷步骤(Lithographieschritte)是必要的。可是，这些掩膜不是昂贵的高分辨率掩膜。例如应用第一掩膜，以便保证阈值电压p掺杂原子注入延伸直至场效应晶体管的n阱区，并且其他掩膜是必要的，以便阻隔、也就是阻止阈值电压n掺杂原子注入到该区域中。
应指出的是，在图6A至图6F中所说明的工艺流与用于制造低压器件的标准CMOS工艺完全兼容。
图6A以第一草图600示出利用硼原子进行p掺杂的硅衬底601。
在衬底601中构成多个浅槽隔离槽作为绝缘体结构602，其中，在图6A中为了简单地示出仅示出浅槽隔离602。在衬底601的上表面603上涂覆所构造的第一光致抗蚀剂层604。浅槽隔离602上方的表面区以及浅槽隔离602旁边左侧和右侧的子区域(原则上可预定尺寸，可是与要构成的场效应晶体管的结构有关)无光致抗蚀剂603。浅槽隔离602具有在350至450nm之间的沟槽深度。
在衬底601的表面603上因此涂覆第一光致抗蚀剂层604并这样构造该第一光致抗蚀剂层604，使得衬底的子表面区605露出，以接受n掺杂原子注入范围中的掺杂原子。随后执行的n掺杂原子注入在图6A中利用箭头606示出。
在产生第一阱区之后，根据n阱区611的本发明的实施例(参见图6B中的第二草图610)，去除第一光致抗蚀剂层604并涂覆第二光致抗蚀剂层612以及这样构造该第二光致抗蚀剂层612，使得浅槽隔离602的上表面的仅部分区域和位于其右侧的区域没有被光致抗蚀剂材料覆盖，其中，在所露出的区域中应构造要制造的场效应晶体管的漏极区。
接着在应用砷原子或者磷原子的情况下执行阈值电压n掺杂原子注入(在图6B中借助于箭头613来表示)，由此在n阱区611中的表面区621中构成Vt-n注入区，其中，Vt-n注入区以及因此表面区621根据本发明的实施例从衬底的上表面603的约5nm至10nm开始延伸直至衬底601中的20nm至40nm。
如在图6C中以第三草图620所示出的那样，去除第二光致抗蚀剂层612并将第三光致抗蚀剂层622涂覆到衬底601的上表面603上并这样构造该第三光致抗蚀剂层622，使得位于n阱区611之外的横向区域(在图6C中为左侧区域)没有被光致抗蚀剂材料覆盖。
在所露出的区域中，借助于诸如硼的p掺杂原子的注入(在图6C中利用箭头623来表示)，以本身公知的方式构成p阱区631(参照图6D中的第四草图630)。
p阱区631和n阱区611可以彼此直接相邻，可是根据本发明的改进方案规定，在p阱区631和n阱区611之间设置容差距离。p阱区631和n阱区611之间的距离可以为几百个nm(例如400nm至500nm)。
在构成p阱区631之后去除第三光致抗蚀剂层622，并涂覆第四光致抗蚀剂层632，而且这样构造该第四光致抗蚀剂层632，使得p阱区631完全被露出而n阱区611在p阱区631和浅槽隔离602之间的表面区同样被露出，其中，浅槽隔离602本身的上表面的一部分也可被露出。
在没有被第四光致抗蚀剂层632所覆盖的区域中，在应用如砷或者磷的p掺杂原子(在图6D中利用箭头633来表示)的情况下，执行本身公知的阈值电压p掺杂原子注入(Vt-p注入)，由此在p阱区631中以及在n阱区611的部分中构成阈值电压p掺杂原子注入区641，该阈值电压p掺杂原子注入区641被布置在p阱区631和浅槽隔离区602之间(参照图6E中的第五草图640)。
因此，在n阱区611在浅槽隔离602和p阱区641之间的部分中构成靠近表面的区域642，其中明显实现反向掺杂，也就是实现与其中应构成漏极区的n阱区611的阱掺杂相反的掺杂。
如在图6F中以第六草图650所示出的那样，随后借助于在应用砷或者磷原子的情况下进行n掺杂而在p阱区631中构成n+掺杂的源极区651以及构成漏极区652，该漏极区652同样利用n掺杂原子进行高掺杂(n+掺杂)(也就是掺杂浓度在1019至1023cm-3之间)，其中，漏极区652被构造在n阱区611中。
此外，源极侧的、邻接源极区651的n掺杂的轻掺杂漏极区653被构造，以及涂覆由氧化硅构成的栅极绝缘层654和构成栅极区655的、由多晶硅层构成的层，并实现由栅极绝缘层654和栅极区655构成的堆的构造以及接着构成侧壁间隙壁656、657。
源极区651与源极接线端658耦合，漏极区652与漏极接线端659耦合以及栅极区655与栅极接线端660耦合。
在这方面应注意的是，特别是对于阈值电压n掺杂原子注入被阻止的情况，在硅表面附近、也就是在靠近衬底601的上表面603的表面区中的反向n阱611的掺杂很低。通常，这种掺杂仅为1015cm-3。阈值电压-p-掺杂注入在硅表面附近导致在1017至1018cm-3之间的范围中的典型的最大掺杂浓度。因而，栅极区655之下的掺杂分布通过图6A至图6F中所示的过程和上述过程明显变化，如这在图5中所示的那样。
与栅极区655之下的n阱区611和p阱区631之间的过渡的精确位置无关，沟道从源极侧的扩散区边缘延伸直至由多晶硅材料组成的栅极区655(栅极侧)的边缘，并且因此，沟道长度仅通过多晶硅栅极区655的长度来限定。阱掩膜的掩膜校准不再影响场效应晶体管的电特性，至少不以第一近似来影响场效应晶体管的电特性。
因此，该场效应晶体管明显地具有自校准的栅极长度。漏极侧的扩展借助于作为漏极区的n阱区来实现，其中，漏极扩展被连接到栅极。
n阱掩膜的失调的效果通过n阱区在靠近硅衬底表面的表面区中的反向掺杂借助于浅p注入(例如如上所述借助于在标准CMOS工艺中可供使用的阈值电压p掺杂原子注入)得以消除。
图7示出根据本发明的第二实施例的CMOS场效应晶体管700，其中，根据本发明的第二实施例的该场效应晶体管700与图6F中所示的根据本发明的第一实施例的场效应晶体管的区别在于，栅极区655横向延伸直至浅槽隔离602的上方，以致根据本发明的该实施例在漏极侧的侧壁间隙壁657和浅槽隔离602之间没有设置所露出的区域642。
n阱区611根据本发明的该实施例延伸直至衬底601中的0.8μm、1μm、…、1.5μm。
p阱区631根据本发明的该实施例延伸直至衬底601中的0.8μm、直至1μm、…、1.5μm的深度。
图8示出根据本发明的第三实施例的CMOS场效应晶体管800，其中，根据本发明的该实施例没有设置浅槽隔离602。此外，根据本发明第三实施例的场效应晶体管800与根据本发明的第一实施例的CMOS场效应晶体管相同。
图9示出根据本发明的第四实施例的CMOS场效应晶体管900，其中，根据本发明的该实施例的CMOS场效应晶体管900为p-MOS场效应晶体管，也就是说，源极区901和漏极区902是利用硼作为掺杂原子进行p高掺杂(p+掺杂)的，而且与根据本发明的第一实施例的CMOS场效应晶体管相比，各自的掺杂分别与其他导电类型相对应。这其中意味着，源极区901被布置在n阱区903中而浅掺杂漏极区904在源极侧也是p掺杂的。此外，漏极区902被布置在p阱区905中，而反向掺杂借助于阈值电压n掺杂原子注入来实现，因此n掺杂区906被布置在n阱区903和浅槽隔离602之间的p阱区905的表面区中。此外，在n阱区903和p阱区905之下设置所埋入的n掺杂层907。
在本发明的其他改进方案中规定，p沟道CMOS场效应晶体管(如其在图9中示例性示出的那样)相应类似地来构造，如针对图7和图8中的n沟道CMOS场效应晶体管所示出的那样，也就是说，例如具有延伸直至浅槽隔离的栅极区的p沟道CMOS场效应晶体管或者是无浅槽隔离的p沟道CMOS场效应晶体管。
在本文献中引用了下列公开文献：
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[5]US 6,110,803 A
[6]EP 1 487 023 A2
参考符号列表
100  场效应晶体管            148  衬底表面
101  源极区                  149  栅极绝缘层
102  轻掺杂漏极区            150  栅极区
103  阱区             35
104  漏极区                  200  场效应晶体管
105  衬底                    201  衬底
106  沟道区                  202  源极区
107  衬底表面                203  轻掺杂漏极区
108  栅极绝缘层       40     204  阱区
109  栅极区                  205  漏极区
120  场效应晶体管            206  绝缘体结构
121  衬底                    207  沟道区
122  源极区                  208  栅极绝缘层
123  轻掺杂漏极区     45     209  栅极区
124  漏极区                  210  侧壁间隙壁
125  掺杂区                  211  侧壁间隙壁
126  沟道区
127  衬底表面                300  第一草图
128  栅极绝缘层       50     301  衬底
129  栅极区                  302  浅槽隔离
140  场效应晶体管            303  衬底的上表面
141  衬底                    304  第一光致抗蚀剂层
142  源极区                  305  箭头
143  轻掺杂漏极区     55     310  第二草图
144  阱区                    311  n阱区
145  漏极区                  312  表面区
146  绝缘体结构              313  第二光致抗蚀剂层
147  沟道区                  314  箭头
320  第三草图                     620  第三草图
321  p阱区                        621  阈值电压n掺杂原子注入
322  阈值电压p掺杂原子注入  区
     区                           622  第三光致抗蚀剂层
                            35    623  P阱的p注入
400  场效应晶体管                 630  第四草图
401  第一pn结                     631  p阱区
402  第二pn结                     632  第四光致抗蚀剂层
                                  633  P阱的阈值电压调节的p
500  场效应晶体管           40         注入
501  第一pn结                     640  第五草图
502  沟道区                       641  阈值电压p掺杂原子注入
503  栅极绝缘层                        区
504  栅极区                       642  反向掺杂区
505  间隙壁                 45    650  第六草图
506  第二pn结                     651  源极区
507  衬底                         652  漏极区
                                  653  轻掺杂漏极区
600  第一草图                     654  栅极绝缘层
601  衬底                   50    655  栅极区
602  浅槽隔离                     656  侧壁间隙壁
603  衬底表面                     657  侧壁间隙壁
604  第一光致抗蚀剂层             658  源极接线端
605  所露出的表面区               659  漏极接线端
606  n阱的n注入             55    660  栅极接线端
610  第二草图
611  n阱区                        700  场效应晶体管
612  第二光致抗蚀剂层
613  n阱的阈值电压调节的n         800  场效应晶体管
     注入                   60
900  场效应晶体管       5    904  轻掺杂漏极区
901  源极区                  905  p阱区
902  漏极区                  906  反向掺杂区
903  n阱区                   907  所埋入的n掺杂层

Claims (21)

1.一种场效应晶体管：
·具有利用第一导电类型的掺杂原子进行掺杂的源极区；
·具有利用第一导电类型的掺杂原子进行掺杂的漏极区；
·具有其中布置有漏极区的第一阱区，其中，第一阱区利用第一导电类型的掺杂原子进行掺杂；
·在源极区和漏极区之间具有沟道区，其中，沟道区部分延伸到第一阱区中；
·在沟道区的上方具有栅极绝缘层，其中，沟道区在栅极绝缘层的整个长度的上方延伸或者延伸直至在源极区和漏极区之间所构造的绝缘体结构；
·在栅极绝缘层的上方具有栅极区；
·其中，沟道区在第一阱区中延伸的至少一部分利用第二导电类型的掺杂原子进行掺杂，其中，第二导电类型是不同于第一导电类型的导电类型；以及
·其中，第二导电类型的掺杂原子在应用用于调节场效应晶体管阈值电压的工艺步骤的情况下被注入沟道区的该部分中。
2.按权利要求1所述的场效应晶体管，其中，在所述沟道区之外，所述沟道区的利用第二导电类型的掺杂原子进行掺杂的部分和所述漏极区之间的第一阱区中的区域附加地利用第二导电类型的掺杂原子进行掺杂。
3.按权利要求1或2所述的场效应晶体管，其中，所述沟道区的利用第二导电类型的掺杂原子进行掺杂的部分被构造在所述沟道区的表面区中。
4.按权利要求3所述的场效应晶体管，其中，所述表面区从所述沟道区的上交界面最大延伸直至其中或者其上构造有场效应晶体管的衬底中的40nm。
5.按权利要求3所述的场效应晶体管，其中，所述表面区从被布置在距所述沟道区的上交界面至少5nm的距离处的区域最大延伸直至其中或者其上构造有场效应晶体管的衬底中的40nm。
6.按权利要求5所述的场效应晶体管，其中，所述表面区从被布置在距沟道区的上交界面至少10nm的距离处的区域最大延伸直至其中或者其上构造有场效应晶体管的衬底中的20nm。
7.按权利要求1或2之一所述的场效应晶体管，其中，所述栅极绝缘层为氧化层。
8.按权利要求1或2之一所述的场效应晶体管，
·其中，所述第一导电类型的掺杂原子为电子施主，以及
·其中，所述第二导电类型的掺杂原子为电子受主。
9.按权利要求1或2之一所述的场效应晶体管，
·其中，所述第一导电类型的掺杂原子为电子受主，以及
·其中，所述第二导电类型的掺杂原子为电子施主。
10.按权利要求1或2之一所述的场效应晶体管，具有其中布置有源极区的第二阱区，其中，第二阱区利用第二导电类型的掺杂原子进行掺杂。
11.按权利要求1或2之一所述的场效应晶体管，其中，所述栅极区由多晶硅构成。
12.按权利要求1或2之一所述的场效应晶体管，在所述沟道区的利用第二导电类型的掺杂原子进行掺杂的部分和所述漏极区之间具有绝缘体结构。
13.按权利要求12所述的场效应晶体管，其中，所述绝缘体结构是充满电绝缘材料的沟槽。
14.按权利要求1或2之一所述的场效应晶体管，其中，所述绝缘体结构这样来构造，使得可以从围绕绝缘体结构的漏极区直至沟道区构造空间电荷区。
15.按权利要求10或11之一所述的场效应晶体管，其中，所述第一阱区和所述第二阱区彼此以预定的距离被布置在衬底中。
16.按权利要求10或11之一所述的场效应晶体管，在所述第一阱区和所述第二阱区之下具有第三阱区。
17.按权利要求1或2之一所述的场效应晶体管，被设立为输入/输出驱动器场效应晶体管和/或被设立为ESD保护场效应晶体管。
18.用于制造场效应晶体管的方法：
·其中，构成第一阱区，其中，该第一阱区利用第一导电类型的掺杂原子进行掺杂；
·其中，第一阱区的一部分利用第二导电类型的掺杂原子进行掺杂，其中，第二导电类型是不同于第一导电类型的导电类型，并且其中，第二导电类型的掺杂原子在应用用于调节场效应晶体管阈值电压的工艺步骤的情况下被注入到第一阱区的该部分中；
·其中，构成利用第一导电类型的掺杂原子进行掺杂的源极区；
·其中，在利用第一导电类型的掺杂原子进行掺杂的第一阱区中构成漏极区；
·其中，在源极区和漏极区之间构成沟道区，其中，该沟道区部分延伸到该第一阱区中并包括第一阱区的利用第二导电类型的掺杂原子进行掺杂的部分的至少一部分；
·其中，在该沟道区的上方构成栅极绝缘层，其中，该沟道区在该栅极绝缘层的整个长度的上方延伸或者延伸直至在该源极区和该漏极区之间所构成的绝缘体结构；
·其中，在该栅极绝缘层的上方构成栅极区。
19.按权利要求18所述的方法，其中，将所述第二导电类型的掺杂原子注入第一阱区的所述部分中。
20.按权利要求18或19之一所述的方法，其中，在所述第一阱区中构成绝缘体结构。
21.按权利要求18或19之一所述的方法，
·其中，构成第二阱区，其中，该第二阱区利用第二导电类型的掺杂原子进行掺杂，
·其中，所述源极区在该第二阱区中被构成。
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