CN1129967C - 半导体装置及其制造方法 - Google Patents

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Abstract

在将薄膜多晶硅，既作为布线、也作为TFT(Thin FilmTransistor)构成要素使用的微细半导体装置中，当反向结二极管介于由多晶硅构成的电流通路之间时，不需增加特别工序，就可使其反向二极管的漏电流增大，并确保必要的电流供给能力。漏电流的增大，或者是通过将由多晶硅构成的二极管的PN结面的浓度梯度做成很陡，或者是使结面附近非结晶化而实现的。例如，作为大规模的SRAM的存储单元，作为触发电路的负载，而使用由薄膜多晶硅构成的TFT型单元时，可经由反向二极管，向许多存储单元，供给足够的电流。因此，可以实现超高集成度的存储器IC。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别是，涉及具备通过层间绝缘膜叠置多晶硅的布线，而构成的多层布线构造的超LSI(超大规模集成电路)及其制造方法。
背景技术
静态随机存取存储器(Static Random Access Memory：SRAM)的存储单元，一般是由构成触发电路的一对MOS晶体管、控制触发电路的输出端与数据线连接/不连接的2个MOS晶体管(传输门)，及成为触发电路负载的2个高电阻构成。
然而，近年来，随着SRAM的高集成度化进展，可以使用，以采用薄多晶硅膜构成的2个MOS晶体管，来置换作为触发电路负载的2个高电阻而成的存储单元构造。一个存储单元成为由6个MOS晶体管构成。
使用薄多晶硅膜形成的MOS晶体管(Thin FilmTransistor：TFT)，是通过选择性地将杂质导入层间绝缘膜上形成的多晶硅膜中，形成源层和漏层而制成。并且，多晶硅膜也用作布线层。
也就是，多层薄膜多晶硅，既作为布线，而且也使用作为TFT的构成要素。
一方面，当LSI制造时，为了减少制造工序数，有使制造工序共用化的必要。在这种制造工序共用化的要求下，如果使用上述的多层薄膜多晶硅，既作为布线，也作为TFT的构成要素而构成微细电路，则不得已，在电流通路中要出现不要的反向二极管，已经本发明人研究解决了。
这时，介于电流通路中的反向二极管，妨碍电流供给，使电路特性降低。因此，就有必要通过使反向二极管的漏电流增大，供给实现所希望的电路特性的必要的电流。
但是，反向二极管是由多晶硅的PN结构成，关于这种PN结的漏电流特性，以前没有作过任何解释，也没有使漏电流增大的适当方法。
发明内容
因此，本发明的一个目的在于，在多晶硅PN结二极管(反向二极管)介于电流通路中的情况下，使二极管的漏电流，也就是，使反向流动的电流增大，以实现必要的电流供给能力，并实现基本的半导体制造技术。还有，另一个目的在于提供一种超高集成且高性能的半导体装置。
在本发明中，在使用薄膜多晶硅，既作为布线，也作为TFT(ThinFilm Transistor)的构成要素的微细半导体装置内，当把反向的二极管结介于由多晶硅构成的电流通路中时，使其反向二极管的漏电流增大，并确保必要的电流供给能力。漏电流的增大，或者可通过将由多晶硅构成的二极管PN结面的浓度梯度作成很陡，或者使结面附近非结晶化而被实现。
举例说，作为大规模的SRAM的存储单元，和作为触发电路的负载，使用薄膜多晶硅构成的TFT型单元时，能经由反向二极管，向多个存储单元供给足够的电流。因此，可实现超高集成度的存储IC。
本发明的半导体装置，具有由一定厚度的第1导电型的第1多晶硅层、和与该第1多晶硅层连接，且比该第1多晶硅层的厚度还要薄的第2导电型的第二多晶硅层构成的PN结二极管，并且该第1多晶硅层内的第1导电型杂质的厚度方向的浓度分布，在与该第2多晶硅的结面附近，成为具有象峰状那样的分布。
多晶硅的PN结二极管成为，将其结面的浓度梯度作成很陡，随着反向偏置电压的增大，漏电流急剧增加。利用这种现象，在PN结二极管产生大的漏电流，因而能向负载电路供给必要的电流。
并且，本发明的一个较好的方案中，电压(电流)供给用的导体层与厚N型层连接，薄P型层与该N该层连接，在该P型层上形成负载电路。
因为N型层的厚度厚，所以能够与导体层有良好的电连接。
并且，在本发明的较好的一个方案中，使用砷(As)作为多晶硅层的N型掺杂剂。
并且，本发明的半导体装置的制造方法的一种较好的方案，具有：
在半导体衬底上形成第1绝缘层的工序、在该第1绝缘层上，形成具有规定厚度的，不掺杂的第1多晶硅层的工序、通过离子注入法将N型杂质导入到第1多晶硅层内的工序以便该第1多晶硅层内的杂质的厚度方向的浓度分布在该第1多晶硅层的表面附近为具有象峰那样的分布，在该第1多晶硅层上形成第2绝缘层的工序、在该第2绝缘层的一部分形成开口部，并使上述第1多晶硅层的表面一部分露出的工序、在该第2绝缘层上形成通过该开口部与该第1多晶硅层连接且比该第1多晶硅层还要薄而且是P型的第2多晶硅层的工序、在该第2多晶硅层上形成第3绝缘层的工序、形成贯通该第2与第3绝缘层的开口部使该第2多晶硅层表面露出的工序、以及在该第3绝缘层上，形成通过贯通该第2与第3绝缘层的开口部与该第2多晶硅层连接的导体层。
为用离子注入法将杂质导入不掺杂的多晶硅层中，以便能在多晶硅层表面附近获得杂质浓度的峰值，并且能进行精确控制。因此，使PN结二极管的结面杂质浓度梯度变成很陡，以增大漏电流。
并且，在本发明的较好的一个方案中，厚的多晶硅层厚度在100～200mm的范围内，将砷(As)离子注入该厚的多晶硅层时的加速电压能量为40Kev～70Kev，并且剂量是3×1015atms/cm2上～1×1010atms/cm2的范围。
在本发明的半导体装置的较好的一个方案中，具有：
在半导体衬底上设置的第1绝缘层、在该第1绝缘层上，形成具有规定厚度，且其表面的一部分选择性地成为非结晶状态的N型第1多晶硅层、在该第1多晶硅层上形成，且在与成为该第1多晶硅层的上述非结晶状态区域对应处设置开口部的第2绝缘层、在该第2绝缘层上形成，并通过其开口部与上述第1多晶硅层连接，比该第1多晶硅层要薄的P型第2多晶硅层、在该第2多晶硅层上形成的第3绝缘层、在该第3绝缘层上形成，并且通过贯通该第2和第3绝缘层而形成的开口部与第1多晶硅层连接的导体层、以及与该第2多晶硅层电连接的负载电路；从该导体层，经由用该第1和第2多晶硅层构成的反向结二极管，向该负载电路供给电流。
由于将多晶硅的PN结二极管的结面附近作成非结晶状态，所以漏电流增大了。
并且，通过对多晶硅层有选择地进行高浓度的离子注入，PN结二极管的结面附近的非结晶状态是可能实现的。向多晶硅层的离子注入剂量，较好地是，1×1015atms/cm2以上。
并且，在本发明的半导体装置的较好的一个方案中，具有：
许多对位线、连接在各自一对位线间，而且通过公共字线进行驱动的多个存储单元、用于向该多个存储单元供给电流的公共电流通路、以及介于上述公共的电流通路之间的反向二极管，该反向二极管是连接不同导电型的多晶硅构成的结型二极管。
并且，在本发明的半导体装置的较好的一个方案中，具有：
多数对位线、连接在各自一对位线间，并且通过公共字线进行驱动的多个存储单元、
用于向多个存储单元进行电源电压供给的电源线、
与该电源线连接，用于向多个存储单元供给电流的公共电流通路、
介于该公共电流通路之间的反向二极管、以及
使该公共电流通路与上述存储单元中的每一个连接的布线层；其特征在于：
该存储单元中的一个，是由构成触发电路的1对N型绝缘栅型场效应晶体管、设置在上述触发电路的2个输出端的每一个与1对位线的每一条之间的，作为传输门的1对N型绝缘栅型场效应晶体管、上述触发电路的输出端与成为上述传输门的绝缘栅型场效应晶体管的公共连接点、以及设置在电源线之间的作为上述触发电路负载的1对P型的绝缘栅型场效应晶体管构成；
构成上述触发电路的1对N型绝缘栅型场效应晶体管的源层、漏层、及作为上述传输门的1对N型绝缘栅型场效应晶体管的源层和漏层都是形成于半导体衬底内的杂质层；
并且，作为上述触发电路负载的1对P型绝缘栅型场效应晶体管的源层(S)和漏层(D)，是用形成于半导体衬底上的第n层(n为2以上的自然数)的P型多晶硅层构成，而且，与上述源(S)连接并延伸的上述第n层的P型多晶硅层起着作为用于使上述公共电流通路与上述存储单元中的每一个连接的布线，及作为构成上述公共电流供给通路一部分的布线的作用；
并且，上述1对位线和上述公共的电流通路一起，是比上述第n层的多晶硅层更上位的导体层；
上述1对位线和作为上述传输门的1对N型绝缘栅型场效应晶体管的漏层，是使用第(n-1)层的N型多晶硅层构成，并通过第1中继布线相互连接；
并且，完成作为上述布线作用的上述第n层的P型多晶硅层和上述电源线，是通过用第(n-1)层的N型多晶硅层构成的第2中继布线相互连接，因而，在上述公共的电流通路中形成反向二极管；
构成上述第2中继布线的上述第(n-1)层的N型多晶硅层的厚度，比完成作为上述布线作用的上述第n层的P型多晶硅层的厚度还要厚；
而且，构成上述第2中继布线的上述第(n-1)层的N型多晶硅层的，在形成上述反向二极管区域的N型杂质的厚度方向的浓度分布，在上述反向二极管的结面附近，为具有象峰那样的分布。
在SRAM的存储单元中，位线和电源线都是由铝等厚导体层构成的最上位的布线，而且难以使这些布线直接与晶体管连接。因而，一旦将位线和电源线与由第(N-1)层的厚多晶硅构成的中继布线连接，就可采取将该中继布线与晶体管连接的结构。因而，使位线和电源线到晶体管的连接构造公共化，简化了制造工艺。
这时，当与位线连接的晶体管的导电型，和与电源线连接的晶体管的导电型不同时，就可以决定反向二极管介于哪条导线的连接通路之间。但是，因结面杂质浓度分布很陡，使二极管的漏电流增大，因而，即使在这种情况下，也可能供给足够的电流。
并且，在本发明的较好的一个方案中，使用砷(As)，作为构成中继布线的第(n-1)层的N型多晶硅层的N型杂质是所希望的。
并且，在本发明的较好的一个方案中，向构成中继布线的第(n-1)层的N型多晶硅层离子注入砷时的加速电压能量是40Kev～70Kev，而且剂量在3×1015atms/cm2～1×1016atms/cm2的范围，是所希望的。
并且，在本发明的较好的一个方案中，构成中继布线的第(n-1)层的N型多晶硅层厚度在100～200mm范围，而且，第n层的P型多晶硅层厚度，为构成中继布线的第(n-1)层的N型多晶硅层厚度的一半以下。
为了保持多层布线的平坦性，第n层的P型多晶硅层厚度不可能太厚。另一方面，为了确保加工精度并减少布线电阻，构成中继布线的第(n-1)层的N型多晶硅层厚度不可以太薄。所以，构成中继布线的第(n-1)层的N型多晶硅层厚度，必须是第n层的P型多晶硅层厚度的二倍以上。
附图说明
图1A是用于说明本发明的半导体装置中使用的，由多晶硅构成的PN结二极管一例的特征图，图1B是图1A的二极管等效电路图，图1C是图1A、图1B所示二极管的电压-电流特性图；
图2是表示由多晶硅构成的PN结二极管的电压-电流特性随掺杂剂或其浓度改变而如何改变的图；
图3是表示离子注入后，在多晶硅层内的磷(P)和砷(As)的各自的浓度分布图；
图4是表示本发明的半导体装置的要部构成一例的器件剖面图；
图5～图12是分别用于说明图4所示的半导体装置的制造方法一例的，各工序的每个器件剖面图；
图13是表示本发明的第2实施例的SRAM要部构成图；
图14是抽出图13所示的SRAM的要部表示图；
图15是为说明构成SRAM的存储单元的各层图；
图16是表示图13的SRAM一部分构造的器件剖面图；
图17A是为制造图16所示器件，表示第1工序的器件剖面图、图17B是表示第2工序的器件剖面图、图17C是表示第3工序的器件剖面图、图17D是表示第4工序的器件剖面图；
图18～图21是分别表示SRAM的存储单元的制造工序的每一个布局图；
图22是图21所示工序完成后，沿存储单元的A-A′线的剖面图；
图23是图21的工序完成后，沿存储单元的B-B′线的剖面图；
图24是表示多晶硅层的离子注入量(剂量)与薄层电阻之间的关系图；
图25是表示多晶硅层的厚度与薄层电阻之间的关系图；
图26A是为说明使用于本发明的半导体装置的，由多晶硅构成的PN结二极管的另一例的特征图、图26B是图26A的二极管等效电路图；
图27～图30是为说明本发明的半导体装置的制造方法的另一例各工序的每个器件剖面图；以及
图31是表示用图27～图30所示的制造方法制造的，具有多层布线的半导体装置剖面结构的一实例的图。
具体实施方式
(实施例1)
本发明的半导体装置，如1A图所示，具备由不同导电型的多晶硅层91和92结合构成的PN结二极管90(参照图1B)。而且，利用该PN结二极管的大漏电流I，从电源向负载电路供给电流。
P型的多晶硅层91的厚度L1薄，而N型多晶硅层92的厚度L2厚，L1≤(1/2)·L2的关系成立。并且，结面附近的杂质浓度高，且如图1A左侧所示，在各自的多晶硅层91和92中，在结面附近，杂质浓度成为象具有峰状那样的杂质浓度分布。
由于P型多晶硅层91的层厚L1过薄，不可能准确控制厚度方向的P型杂质的浓度分布时，在结面附近提高厚的N型多晶硅层92的N型杂质浓度，就成为特别重要。
根据本发明人的研究，结面附近杂质浓度高，杂质浓度梯度很陡时，多晶硅的结二极管漏电流就增大。就是，变成了“漏泄二极管”。具有很陡浓度梯度的多晶硅结二极管的电压-电流特性示于图1C。从该图可以知道，这种二极管，如果使反向电压，例如从V1增大到V2，表现出漏电流从I1急剧增加到I2的特性。也就是，平常，成为一种击穿状态，在本说明书中，把这种状态称之为“软击穿”。
这种依赖于结面附近杂质浓度的漏电流特性，在通常的单晶硅PN结二极管中是看不到的，可以认为是多晶硅的固有特性。
将图1所示的多晶硅PN结二极管的电压-电流特性的实测值的一例，示于图2中。
在图2中，一并画出作为N型多晶硅层92的N型杂质使用磷(P)时的特性，及使用砷(As)时的特性。
磷和砷一起，用离子注入法导入多晶硅层内。离子注入，对磷来说在35Kev在的加速电压能量下进行，而对砷来说在70Kev在的加速电压能量下进行。离子注入时的剂量，一起使用砷和磷时，在3×1015atms/cm2、5×1015atms/cm2、1×1016atms/cm2三个条件下进行。
其结果，可以认为，剂量大，漏电流也增大，并且，砷要比磷使漏电流增大的效果高。例如，外加电压(-0.2V)时，从图2可知，作为N型杂质，使用砷时比使用磷时，流过更多的漏电流(反向电流)。因此，可以知道，作为杂质，砷要比磷好。
并且，还可以知道，砷的剂量如果在上述的3×1015atms/cm2～1×1016atms/cm2的范围内，能获得大反向电流的适当稳定的特征曲线。剂量如果比3×1015atms/cm2低，多晶硅层的电阻会急剧增加，由于布线的电压降变大，就不可能供给足够的电流。砷的剂量如高于1×1016atms/cm2，离子注入时间变长，降低了半导体装置的制造效率。
图3是表示在40Kev的加速电压能量下，将砷与磷离子注入多晶硅层，而后，施行900℃，30分钟热处理时，膜厚方向(表面作为基准时的深度方向)的杂质浓度分布图。
图中，虚线表示磷(P)的分布，实线表示砷(As)的分布。大家都知道，砷在多晶硅层表面附近的浓度高。也就是说，用砷时，表面附近具有峰状浓度分布。
这方面，砷比磷质量数大，离子注入深度可以浅，并且扩散系数也是砷小，即使施行热处理，砷向多晶硅层的扩散也比磷的扩散更被抑制。
因而，比使用磷作为N型杂质时，可形成具有高浓度且很陡的浓度梯度的PN结。因而，得到更加漏泄的二极管，因而，在低外加电压下，也能具有大的反向电流。
由于改善了使用PN结的反向电流(漏电流)的电源电压供给能力，所以能够实现具有电力消耗低、可低电压工作的多晶硅多层布线构造的半导体装置。
并且，在以上的例中，描述了有关提高厚N型多晶硅层92的结面附近的杂质浓度的情况，然而，同样也能提高薄P型多晶硅层91结面附近的杂质浓度，而更加增大漏电流。
作为离子注入时的P型掺杂剂，与硼(B)相比，使用二氟化硼(BF2)是所希望的。二氟化硼(BF2)质量数大，与砷(As)同样，因为向结面附近集中离子注入变得更容易。
(实施例2)
本发明的半导体装置的第2实施例的要部构成示于图4。
本半导体装置由单晶半导体衬底100、绝缘膜110、N+型第1多晶硅层120、第1层间绝缘膜135、P+型第2多晶硅层130、第2多晶硅层140、电源电压(VDD)供给用的铝(Al)电极150、及负载电路200a与200b构成。
N+型第1多晶硅层120，其膜厚例如约为100～200nm，例如为100nm。并且，如图4的左侧所示，在第1多晶硅层120表面附近，提高了砷(As)的浓度。在图4中，标号134表示砷浓度高的区域。在4图中，第1多晶硅层120中，用粗点线描绘砷浓度高的区域134。
P+型第2多晶硅层130的膜厚约为20～40nm，例如30nm。
负载电路200a、200b与P+型第2多晶硅层130连接。
电流IK流经铝(Al)电极150、第1多晶硅层120、PN结二极管90、及第2多晶硅层130。负载电路200a、200b分别供给电流I3、I4。
铝(Al)电极1 50，不能直接与P+型第2多晶硅层130连接。这是由于P+型第2多晶硅层130太薄，如为形成接触而进行层间绝缘膜的蚀刻时，第2多晶硅层130也要受蚀刻，于是第2多晶硅层130本身会产生穿通孔。
本实施例的情况下，正如实施例1说明的那样，反向二极管90的漏电流大，因而，能够向负载电路200a、200b供给足够的电流。
接着，用图5～图12，说明图4构造的制造方法。
(工序1)
首先，如图5所示，使半导体衬底100的表面热氧化，并形成氧化膜，接着，形成非掺杂的第1多晶硅层120。第1多晶硅层120的厚度约100nm～200nm，例如为100nm。氧化膜110也可以用CVD法形成。
(工序2)
接着，如图6所示，将砷(As)离子注入到非掺杂的第1多晶硅层120。离子注入时的加速电压能量在40Kev～70Kev的范围，且剂量为3×1015atms/cm2～1×1016atms/cm2的范围。这时，第1多晶硅层120表面附近的砷浓度被提高。
(工序3)
接着，如图7所示是，将第1多晶硅层120刻成图形。随后，通过使SiH4与O2反应的CVD方法，形成约20～30nm膜厚构成的层间绝缘膜135。
此后，用各向异性干式蚀刻方法，选择性除去层间绝缘膜135的一部分，形成开口部136。因而，使第1多晶硅层120的表面一部分露出。
(工序4)
接着，如图8所示，形成非掺杂的第2多晶硅层130。第2多晶硅层130的厚度约20～40nm，例如为30nm。
(工序5)
接着，如图9所示，在第2多晶硅层130的整个面上，离子注入二氟化硼(BF2)。离子注入的加速电压能量是30～40Kev，剂量约是1×1014atms/cm2～1×1015atms/cm2。
(工序6)
接着，如图10所示，将第2多晶硅层130刻成图形。
(工序7)
接着，如图11所示，形成第2层间绝缘膜140。
(工序8)
接着，如图12所示，形成贯通第1层间绝缘膜135和第2层间绝缘膜140一部分的开口部142，使第1多晶硅层120表面的一部分露出。
(工序9)
随后，如图4，形成铝电极150。而后，将负载电路200a、200b连接到第2多晶硅层130，于是完成半导体器件。
(实施例3)
使用图13～图23，说明有关本发明一实施例的SRAM。
(SRAM的构成)
如图13所示，本实施例的SRAM的一个存储单元，由构成触发电路的2个NMOS晶体管(N1～N2n)、构成触发电路的负载的2个PMOS晶体管(P1～P2n)、及构成传输门的2个NMOS晶体管(T1～T2n)构成。
构成传输门的各NMOS晶体管(T1～T2n)的门与公共的字线WL连接。并且，构成传输门NMOS晶体管(T1～T2n)的漏分别与对应的位线(BL1～BL2n)连接。
各存储单元M1～Mn，从电源线200，通过中继布线L3、公共的电源供给用布线L4，接受电流(IB1～IBn)的供给。反向二极管91介于中继布线L3与公共电源供给用布线L4之间。
位线(BL1～BL2n)和电源线200由铝(Al)制成。
(存储单元与电流供给通路的具体构成)
在图14中，更详细的表示出图13中存储单元(M1)的一部分，向该存储单元(M1)的电流供给通路的构成。
通过中继布线(L3)，连接作为触发电路负载的PMOS晶体管(P2)的源与公共布线(L4)，及电源线200。
PMOS晶体管(P2)的源(S)和公共布线(L4)由P+型的第4层多晶硅构成，中继布线(L3)由N+型的第3层多晶硅构成。因而，公共布线(L4)，在与中继布线(L3)的连接点，形成反向二极管91。
另一方面，同样，通过中继布线(L2)，连接位线(BL2)和构成传输门的NMOS晶体管(T2)的漏(L1)。NMOS晶体管(T2)的漏(L1)由在半导体衬底中形成的N+扩散层构成，中继布线(L2)由N+型的第3层多晶硅形成。
应注意的是，将由铝构成的位线(BL2)与NMOS晶体管(T2)，经由“第3层多晶硅构成的中继布线(L2)”，进行连接，同样，将铝构成的电源线200和P MOS晶体管(P2)，经由“第3层多晶硅构成的中继布线(L2)”，进行连接。就是说，使铝布线和晶体管的连接构造(在图4中，由标号K1、K2所示处的构造)公共化，通过这种构造的公共化，而简化了制造工艺。
然而，起因于这种构造的公共化，形成了上述的不必要的反向二极管91。因而，使该反向二极管91的漏电流IX增大，能把足够的电流供给各存储单元。但是，仅仅为了使该反向二极管91的漏电流IX增大而另外增加工序，而使SRAM的制造工艺复杂化，是不可取的。因此，在本实施例中，利用实施例1和实施例2说明过的构造，不会导致制造工艺复杂化，却可使反向二极管91的漏电流IX增大。如果采用本发明的构造，漏电流IX就变为1×10-11～1×10-12(A)量级。这种电流量，对将必要的电流供给与一条字线连接的多个存储单元，是足够的量。
(存储单元要部的制造工艺)
本实施例的一个存储单元，是由什么样的层构成示于图15中。在图15中，“G”表示栅、“S”表示源及“D”表示漏。并且，在图15中，为了更容易理解下述的制造工艺，对必要的部分，给予新标号。
利用图16和图17A～图17D来说明图15的负载PMOS晶体管(P2)、公共布线(L4)、及中继布线(L3)的制造工艺。
负载PMOS晶体管(P2)、公共布线(L4)、及中继布线(L3)作为半导体装置的构造示于图16。图中，标号207成为负载PMOS晶体管(P2)的栅(G)，是第3层多晶硅层。标号137、139是层间绝缘膜。另外，在图16中，还省略了第1、第2层的多晶硅层。
图16的构造，经过图17A～图17D所示的工序而形成。
(工序1)
首先，如图17所示，在层间绝缘膜137上形成的非掺杂的第3层多晶硅层(L3和207)上，进行离子注入砷(As)。
多晶硅层(L3和207)的厚度约为100～200nm，例如100nm。
并且，离子注入时的加速电压能量在40Kev～70Kev的范围内，且剂量在3×1015atms/cm2～1×1016atms/cm2的范围。因而，提高了多晶硅层(L3和207)表面附近的砷浓度。
另一方面，为了也将第3层多晶硅作为布线层使用起见，通过上述的离子注入，必须使第3层多晶硅降低电阻到作为布线能够使用的程度。在图24中，示出了注入多晶硅的剂量与薄层电阻的相关的关系。对作为布线使用而言，薄层电阻在0.2KΩ以下是所希望的。因而，由图24的数据可见，注入多晶硅的砷(As)的剂量在3×1015atms/cm2以上是所希望的。并且，剂量如超过1×1016atms/cm2，因离子注入时长，而且，离子注入损伤也增大，所以剂量在1×1016atms/cm2以下是所希望的。
并且，在图25中，还示出了多晶硅层厚度与薄层电阻的关系。当剂量为3×1015atms/cm2时，多晶硅厚度约为10nm，可以知道，薄层电阻成为0.2KΩ以下。
(工序2)
接着，如图17B所示，在多晶硅层(L3和207)上形成约20～30nm的膜厚构成的层间绝缘膜147。然后，在层间绝缘膜147的一部分上形成部149。
(工序3)
接着，如图17C所示，形成由约20～40nm的膜厚构成的非掺杂的第4层多晶硅层167。随后，在多晶硅层167整个面上注入磷离子。加速电压能量约为30Kev～40Kev，且剂量约为1×1012atms/cm2～5×1013atms/cm2。
(工序4)
接着，如图17D所示，涂布光刻胶，使用光刻技术加工光刻胶，并形成掩模169a、169b。掩模169a是在负载PMOS晶体管(P2)的沟道形成区域上形成的。
而且，用离子注入法，在30Kev～40Kev，1×1014atms/cm2～1×1015atms/cm2的条件下，选择性地将BF2注入多晶硅层167。由此，形成负载PMOS晶体管(P2)的源区(S)和漏区(D)以及布线区域。
(工序5)
此后，剥离用作离子注入掩模的光刻胶，形成最终保护膜139，再在该最终保护膜139的一部分上形成接触孔，接着，形成电源(VDD)布线200。于是完成图16的构造。
(存储单元制造工艺的具体例)
图15所示的一个存储单元，用图18～图21来说明是如何制造的。
(工序1)
如图18所示，在半导体衬底上，由多晶硅形成绝缘栅(G)，把该栅(G)和场氧化膜(记作LOCOS)作为掩模，通过离子注入法导人杂质，而形成NMOS晶体管N1、N2、T1、T2的各个源(S)及漏(D)。在图18中，标号1～5和标号7及8表示通孔。
(工序2)
如图19所示，形成由第2层多晶硅层构成的字线(WL)和由同一第2层多晶硅层构成的VSS(GND)线202。
(工序3)
如图20所示，形成第3层多晶硅层和第4层多晶硅层，采用用图17A～图17D说明的方法，形成负载PMOS晶体管(TFT)P1和P2。在图20中，标号5与5′表示通孔。并且，标号6与6′也表示通孔。
(工序4)
接着，如图21所示，形成由铝构成的位线BL1和BL2。
图21的工序完成后的存储单元的剖面构造示于图22和图23。图22是沿图21的存储单元的A-A′线的剖面图。并且，图23是沿图21的存储单元的B-B′线的剖面图。由图22与图23可见，本实施例的SRAM，具有用4层多晶硅布线和2层铝布线的6层布线的构造。
如图22和图23所示，NMOS晶体管T2的源和漏层(50、51)，都形成于P型阱区域510内。P型阱区域510形成于半导体衬底500内。并且，NMOS晶体管T2的栅520a由第1层多晶硅构成。而且，标号520b与520c分别是由第1层多晶硅层构成的布线。
并且，标号530a、530b、530c、530d分别是第2层多晶硅层；标号540a、540b、540c、540d、540e分别是第3层多晶硅层；标号550a、550b、550c是第4层多晶硅层。并且，标号320、605、610是层间绝缘膜；标号204是构成位线(BL1)的第1层铝布线，标号206是构成位线(BL2)的第1层铝布线，标号300是第二层铝布线。并且，标号400是最终保护膜。并且，在图23中，“THA”表示用于使第3层多晶硅层540a与扩散层连接的通孔。
如图22所示，成为触发电路负载的PMOS晶体管P2的源层与漏层形成于第4层的极薄多晶硅层550b中。并且，用标号540表示的第3多晶硅层为PMOS晶体管P2的栅电极。
(实施例4)
有效地增大由多晶硅构成的PN结二极管漏电流的另一种构造，表示于图26A中。
图26A的PN结二极管，把非结晶层750，设置在N型层93中的PN结面附近，是打算增大漏电流。具有这种构造的二极管95，PN结面的结晶特性会恶化，因而，如图26B所示，有流过大漏电流(反向电流)IR这样的特性。
下面说明如图26A的这种多晶硅层构成的PN结二极管的制造方法的一个例子。
(工序1)
如图27所示，在半导体衬底1000上形成绝缘膜1100，在该绝缘膜1100上又形成多晶硅层1200。接着，形成层间绝缘膜1300，随后，形成由光刻胶构成的掩模1400。接着，用1×1015atms/cm2以上的剂量，将氩(Ar)离子注入多晶硅层1200的一部分中。通过此次离子注入，造成多晶硅的结晶构造损伤，而形成连续的非结晶层1450。
还有，离子注入的离子，不限于氩，剂量如果在1×1015atms/cm2以上，即使用氪等的稀有气体离子，或者氧、碳、氮的离子注入，也能达到同样的效果。通过这些离子注入所形成的非结晶层1450的再结晶化速度慢，因而即使在离子注入后施行热处理，非结晶1450层也能长期保持，因而适用于增大漏电流。并且，即使使用砷等的质量数大的离子注入，剂量只要在1×1015atms/cm2以上，预期也能有同样的效果。
(工序2)
接着，如图28所示，除去层间绝缘膜1300的一部分，设置开口部1500。
(工序3)
接着，如图29所示，在层间绝缘膜1300上，形成非掺杂的多晶硅层1600，并刻成图形。随后，对多晶硅层1600，进行选择性离子注入二氟化硼(BF2)，形成P型层。此P型层成为薄膜晶体管(TFT)的源层与漏层或布线层。
(工序4)
接着，形成最终保护膜1800，除去该最终保护膜1800的一部分，形成接触孔。而且，形成铝电极1700。
根据以上的本实施例的方法，可以获得如图31所示的，具有与图16的构造相同的多层布线构造的半导体装置。

Claims (7)

1.一种半导体装置的制造方法，其特征是，具有：
在半导体衬底上形成第1绝缘层的工序、
在上述第1绝缘层上形成具有规定厚度的非掺杂的第1多晶硅层的工序、
用离子注入法将N型杂质导人上述第1多晶硅层内以使上述第1多晶硅层内杂质的厚度方向的浓度分布在上述第1多晶硅层的表面附近为具有峰状那样的分布的工序、
在上述第1多晶硅层上形成第2绝缘层的工序、
在上述第2绝缘层的一部分上形成开口部，使上述第1多晶硅层的表面一部分露出的工序、
在上述第2绝缘层上，通过上述开口部，与上述第1多晶硅层连接，并形成比上述第1多晶硅层还要薄，而且为P型的第2多晶硅层的工序、
在上述第2多晶硅层上形成第3绝缘层的工序、
形成贯通上述第2和第3绝缘层的开口部，使上述第2多晶硅层的表面露出的工序；以及
在上述第3绝缘层上，通过贯通上述第2和第3绝缘层的开口部，形成与上述第1多晶硅层连接的导体层的工序。
2.根据权利要求1的半导体装置的制造方法，其特征是，
上述第1多晶硅层的厚度约在100nm～200nm，在上述第1多晶硅层中，离子注入砷(As)时的加速电压能量为40Kev～70Kev，而且剂量为3×1015atms/cm2～1×1016atms/cm2的范围。
3.一种半导体装置，其特征是，具有：
半导体衬底上设置的第1绝缘层、
在上述第1绝缘层上形成，具有规定厚度，且其表面的一部分选择性地成为N型的第1多晶硅层、
在上述第1多晶硅层上形成，且在与成为上述第1多晶硅层的上述区域对应处设置开口部的第2绝缘层、
在上述第2绝缘层上形成，且通过上述开口部与上述第1多晶硅层连接，比上述第1多晶硅层还要薄的P型的第2多晶硅层、
在上述第2多晶硅层上形成的第3绝缘层、
在上述第3绝缘层上形成，且通过贯通上述第2和第3绝缘层所形成的开口部与上述第1多晶硅层连接的导体层、
与上述第2多晶硅层电连接的负载电路；以及
从上述导体层，经由用上述第1和第2多晶硅层构成的反向结二极管，将电流供给上述负载电路。
4.一种半导体装置，具有：
许多对的位线、
在各自的1对位线间连接，而且用公共字线驱动的多个存储单元、
用于向上述多个存储单元进行电源电压供给的电源线、
与上述电源线连接，用于向上述多个存储单元供给电流的公共电流通路、
介于上述公共电流通路之间的反向二极管、和
将上述存储单元分别与上述公共电流通路连接的布线层；
其特征是，
上述一个存储单元是由：
构成触发电路的1对N型的绝缘栅型场效应晶体管、
设置在上述的触发电路的各自的二个输出端与各自的1对位线之间的，成为传输门的1对N型的绝缘栅型场效应晶体管、
上述触发电路的输出端与成为上述传输门的绝缘栅型场效应晶体管的公共连接点，和成为设置在电源线之间的上述触发电路负载的1对P型的绝缘栅型场效应晶体管而构成；
构成上述触发电路的1对N型的绝缘栅型场效应晶体管的源层、漏层及成为上述传输门的1对N型的绝缘栅型场效应晶体管的源层和漏层，都是形成于半导体衬底内的杂质层；
并且，成为上述触发电路负载的1对P型的绝缘栅型场效应晶体管的源(S)和漏(D)是由形成于半导体衬底上的第n层(n为2以上的自然数)的P型多晶硅层构成，而且，与上述源(S)连接并延伸的上述第n层的P型多晶硅层，完成作为将上述存储单元分别与上述公共的电流通路连接的布线，及作为构成上述公共电流供给通路一部分的布线的作用；
并且，上述的1对位线和上述公共的电流通路都是比第n层的多晶硅层还要上位的导体层；
上述的1对位线及成为上述传输门的1对N型的绝缘栅型场效应晶体管的漏层，是通过用第(n-1)层的N型多晶硅层构成的第1中继布线相互连接；
并且，完成上述布线作用的上述第n层的P型多晶硅层与上述电源线，是通过用第(n-1)层的N型多晶硅层构成的第2中继布线相互连接，因而，在上述公共的电流通路中，形成反向二极管；
构成上述第2中继布线的上述第(n-1)层的N型多晶硅层的厚度，比完成上述布线作用的上述第n层的P型多晶硅层的厚度还要厚；
而且，构成上述第2中继布线的上述第(n-1)层的N型多晶硅层的，在形成上述反向二极管的区域的N型杂质的厚度方向的浓度分布，在上述反向二极管的结面附近，为具有峰状那样的分布。
5.根据权利要求4的半导体装置，其特征是，
构成上述第2中继布线的上述第(n-1)层的N型多晶硅层的上述N型杂质是用离子注入法导人的砷(As)。
6、根据权利要求5的半导体装置，其特征是，
将砷(As)离子注入构成上述第2中继布线的上述第(n-1)层的N型多晶硅层内时的加速电压能量为40Kev～70Kev，而且剂量为3×1015atms/cm2～1×1016atms/cm2的范围。
7、根据权利要求6的半导体装置，其特征是，
构成上述第2中继布线的上述第(n-1)层的N型多晶硅层的厚度在100～200nm的范围，并且，完成上述布线作用的上述第n层的P型多晶硅层的厚度，为构成上述第2中继布线的上述第(n-1)层的N型多晶硅层的厚度的一半以下。
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