KR100274408B1 - 반도체 장치 및 그 제조방법 - Google Patents

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야스카와 히데아키
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Abstract

박막의 다결정 실리콘을 배선으로서, TFT(Thin Film Transistor)의 구성요소로서도 사용하는 미세한 반도체 장치에 있어서, 다결정 실리콘으로 이루어진 전류경로내에 역방향의 접합다이오드가 개재하는 경우에, 특별한 공정의 증가없이, 그 역방향 다이오드의 리크전류를 증대시키고, 필요한 전류공급 능력을 확보한다.
리크전류의 증대는 다결정 실리콘으로 이루어진 다이오드의 PN접합면의 농도 구배를 급준으로 하거나, 혹은 접합면 부근을 비결정화함으로써 실현된다.
예를들면, 대규모인 SRAM의 메모리셀로서, 플립플롭의 부하로서 박막다결정 실리콘으로 이루어진 TFT를 사용한 타입의 셀을 사용하는 경우에도, 역방향 다이오드를 경유하여 다수의 메모셀에 충분한 전류공급을 할수 있다. 이것에 의해, 초고집적의 메모리 IC가 실현된다.

Description

[발명의 명칭]
반도체 장치 및 그 제조방법
[기술분야]
본 발명은 반도체 장치 및 제조방법에 관한 것으로 특히, 다결정 실리콘 배선을층간 절연막을 사이에 두고 겹쳐쌓아 구성되는 다층배선 구조를 구비하는 초 LSI 및 그 제조방법에 관한 것이다.
[배경기술]
스테틱ㆍ랜덤ㆍ액세스ㆍ메모리(Static Random Access Memory; SRAM) 의 메모리셀은 플립플롭을 구성하는 한쌍의 MOS 트랜지스터와, 플립플롭의 출력단과 데이터선과의 접속/ 비접속을 제어하는 2개의 MOS 트랜지스터(트랜스퍼 게이트)와, 플립플롭의 부하가 되는 2개의 고저항으로 이루어진 것이 일반적이다.
그러나, 최근 SRAM의 고집적화가 진행됨에 따라, 플립플롭의 부하가 되는 2개의 고저항을 얇은 다결정 실리콘막을 사용하여 구성된 2개의 MOS 트랜지스터로 치환한 구조의 메모리셀이 사용되어지고 있다. 하나의 메모리셀은 6개의 MOS 트랜지스터로 구성되어진다.
얇은 다결정 실리콘막을 사용하여 형성된 MOS 트랜지스터(Thin Film Transistor; TFT)는 층간 절연막상에 형성된 다결정 실리콘막에 선택적으로 불순물을 도입하여 소스층 및 드레인층을 형성함으로써 작성된다. 또한, 다결정 실리콘막은 배선층으로서도 사용된다.
즉, 다층 박막 다결정 실리콘은 배선으로서도 또한 TFT의 구성요소로서도 사용된다.
한편, LSI의 제조에서는 제조 공정수를 적게 하기 위해서, 제조공정을 공용화할 필요가 있다. 이러한 제조공정의 공용화 요구하에서, 상술된 다층의 박막 다결정 실리콘을 배선으로서도, 또한 TFT의 구성요소로서도 사용하여 미세한 회로를 구성하면, 부득이 하게, 전류경로 중에 불필요한 역방향 다이오드가 개재되어 있음을 본 발명자의 검토로 알게 되었다.
상기의 경우, 전류경로 중에 개재하는 역방향 다이오드는 전류공급을 방해하여 회로 특성을 저하시키게 된다. 따라서, 역방향 다이오드의 리크 전류를 증대시킴으로써, 원하는 회로 특성을 실현하는데 필요한 전류 공급을 할 수 있도록 할 필요가 있다.
그러나, 역방향 다이오드는 다결정 실리콘의 PN접합으로 구성되고, 이러한 PN 접합의 리크전류 특성에 관해서는 종래는 아무런 해석이 되어 있지 않아서, 리크전류를 증대시키기 위한 적절한 방법이 없었다.
따라서 본 발명의 목적의 하나는 전류경로 중에 다결정 실리콘의 PN 접합 다이오드(역방향 다이오드)가 개재하는 경우에, 다이오드의 리크전류, 즉 역방향으로 흐르는 전류를 증대시켜 필요한 전류공급 능력을 실현하기 위한 기본적인 반도체 제조기술을 실현하는 것에 있다. 또한, 다른 목적은 초고집적 또한 고성능인 반도체 장치를 제공하는 것에 있다.
[발명의 개시]
본 발명에서는 박막의 다결정 실리콘을 배선으로서, TFT(Thin film Transistor)의 구성요소로서도 사용하는 미세한 반도체 장치에 있어서, 다결정 실리콘으로 이루어진 전류경로중에 역방향 접합 다이오드가 개재하는 경우, 그 역방향 다이오드의 리크전류를 증대시키고, 필요한 전류공급 능력을 확보한다. 리크전류의 증대는 다결정 실리콘으로 이루어진 다이오드의 PN 접합면의 농도 구배를 급준으로 하거나, 혹은 접합면 부근을 비결정화함으로써 실현된다.
예를들면, 대규모의 SRAM 메모리셀로서, 플립플롭의 부하로서 박막 다결정 실리콘으로 이루어진 TFT를 사용한 타입의 셀을 사용하는 경우에도, 역방향 다이오드를 경유하여 다수의 메모리셀에 충분한 전류 공급을 할 수 있다. 이것에 의해, 초고집적 메모리 IC가 실현된다.
본 발명의 반도체 장치는 소정의 두께를 갖는 제1 도전형의 제1 다결정 실리콘층과, 그 제1 다결정 실리콘층에 접속되고, 또한 그 제1 다결정 실리콘층 보다도 두께가 얇은 제2 도전형의 제2 다결정 실리콘층에 의해 구성되는 PN접합 다이오드를 갖고, 그 제1 다결정 실리콘 층내에서의 제1 도전형 불순물 두께방향의 농도 분포는 그 제2 다결정 실리콘과의 접합면 부근에서 피크를 갖는것과 같은 분포로 되어 있다.
다결정 실리콘의 PN 접합 다이오드는 그 접합면의 농도구배를 급준으로 하면, 역바이어스 전압의 증대에 따라 리크전류가 급격히 증가하게 된다. 상기 현상을 이용하여 PN접합 다이오드에 큰 리크전류를 발생시키고, 이것에 의해, 부하회로에 필요한 전류를 공급한다.
또한, 본 발명의 바람직한 하나의 양태로서는 전압(전류) 공급용 도체층이 두꺼운 N형 층에 접속되고, 그 N형 층에 얇은 P형 층이 접속되고, 그 P형 층에 부하회로가 형성되어 있다.
N형 층의 두께가 두껍기 때문에, 도체층과의 양호한 전기적 접속이 가능하다.
또한, 본 발명의 바람직한 하나의 양태에서는 다결정 실리콘층의 N형 도펀트로서 비소(As)를 사용한다.
또한, 본 발명의 본도체 장치의 제조방법의 하나의 바람직한 양태는, 반도체 기판상에 제1 절연층을 형성하는 공정과, 그 제1 절연층상에 소정의 두께를 갖는 넌도프의 제1 다결정 실리콘층을 형성하는 공정과, 그 제1 다결정 실리콘층 내에서의 불순물의 두께 방향 농도 분포가 그 제1 다결정 실리콘층의 표면부근에서 피크를 갖는 것과 같은 분포가 되도록, 그 제1 다결정 실리콘층내에 N형 불순물을 이온투입에 의해 도입하는 공정과, 그 제1 다결정 실리콘층상에 제2 절연층을 형성하는 공정과, 그 제2 절연층의 일부에 개구부를 형성하여 상기 제1 다결정 실리콘층의 표면의 일부를 노출시키는 공정과, 그 제2 절연층상에, 그 개구부를 통해 그 제1 다결정 실리콘층에 접속되고, 그 제1 다결정 실리콘보다도 얇고, 또한 P형인 제2 다결정 실리콘 층을 형성하는 공정과, 그 제2 다결정 실리콘층상에 제3 절연층을 형성하는 공정과, 그 제2 및 제3 절연층을 관통하는 개구부를 형성하여, 그 제2 다결정 실리콘층의 표면을 노출시키는 공정과, 그 제3 절연층상에, 그 제2 및 제3 절연층을 관통하는 개구부를 통해 그 제2 다결정 실리콘층에 접속되는 도체층을 형성하는 공정을 갖는다.
넌도프의 다결정 실리콘층에 이온투입에 의해 불순물을 도입하기 때문에, 다결정 실리콘층의 표면부근에 불순물 농도의 피크가 오도록 정확히 제어가 가능하다. 따라서, PN접합 다이오드의 접합면의 불순물 농도의 구배가 급준으로 되고, 리크전류가 증대한다.
또한, 본 발명의 바람직한 하나의 양태에서는 두꺼운 다결정 실리콘층의 두께는 100~200nm의 범위에 있고, 그 두꺼운 다결정 실리콘층에 비소(As)를 이온투입 할 때의 가속전압 에너지는 40KeV~70KeV이고, 또한 도즈량은 3×1015atms/cm2~1×1016atms/ cm2의 범위이다.
또한, 본 발명의 반도체장치의 하나의 바람직한 양태에서는, 반도체 기관상에 설치된 제1 절연층과, 그 제1 절연층상에 형성되어, 소정의 두께를 갖고, 또한 그 표면의 일부가 선택적으로 비결정 상태로 되어 있는 N형의 제1 다결정 실리콘층과, 그 제1 다결정 실리콘층 상에 형성되고, 또한 그 제1 다결정 실리콘층의 상기 비결정 상태로 되어 있는 영역에 대응한 장소에 개구부가 설치되어 있는 제2 절연층과, 그 제2 절연층상에 형성되고, 그 개구부를 통해 상기 제1 다결정 실리콘층에 접속되어, 그 제1 다결정 실리콘층보다도 얇은 P형의 제2 다결정 실리콘층과, 그 제2 다결정 실리콘층상에 형성된 제3 절연층과, 그 제3 절연막상에 형성되고, 또한 그 제2 및 제3 절연층을 관통하여 형성된 개구부를 통해 그 제1 다결정 실리콘층에 접속된 도체층과, 그 제2 다결정 실리콘층에 전기적으로 접속되는 부하회로를 갖고, 그 도체층으로 부터, 그 제1 및 제2 다결정 실리콘층으로 구성되어 있는 역방향의 접합 다이오드를 경유하여 그 부하회로에 전류를 공급한다.
다결정 실리콘의 PN접합 다이오드의 접합면 부근을 비결정 상태로함으로써, 리크전류가 증대된다.
또한, PN접합 다이오드의 접합면 부근의 비결정 상태는 다결정 실리콘층에의 선택적인 고농도 이온주입에 의해 실현가능하다. 다결정 실리콘층에의 이온주입의 도즈량은 바람직하게는 1×1015atms/cm2이상이다.
또한, 본 발명의 반도체 장치의 하나의 바람직한 양태는, 복수의, 1쌍의 비트라인과, 각각의 1쌍의 비트 라인간에 접속되고, 또한 공통의 워드선에 의해 구동되는 복수의 메모리셀과, 그 복수의 메모리셀에 전류 공급하기 위한 공통의 전류경로와, 상기 공통의 전류경로에 개재되는 역방향 다이오드를 갖고, 그 역방향 다이오드는 다른 도전형 다결정 실리콘을 접속하여 구성되어 있는 접합 다이오드이다.
또한, 본 발명의 반도체장치의 하나의 바람직한 양태는, 복수의, 1쌍의 비트 라인과, 각각 1쌍의 비트 라인간에 접속되고, 또한 공통의 원드선에 의해 구동되는 복수의 메모리셀과, 그 복수의 메모리셀에 전원 전압의 공급을 행하기 위한 전원라인과,그 전원 라인에 접속되어, 그 복수의 메모리셀에 전류를 공급하기 위한 공통의 전류경로와, 그 공통의 전류경로에 개재하는 역방향 다이오드와, 그 공통의 전류경로와 상기 메모리셀의 각각을 접속하는 배선층을 갖고, 그 메모리셀의 하나는 플립플롭을 구성하는 1쌍의 N형의 절연 게이트형 전계효과 트랜지스터와, 상기 플립플롭의 2개의 출력단의 각각과 1쌍의 비트라인 각각의 사이에 설치된 트랜스퍼 게이트가 되는 1쌍의 N형 절연 게이트형 전계효과 트랜지스터와, 상기 플립플롭의 출력단과 상기 트랜스퍼 게이트가 되는 절연 게이트형 전계효과 트랜지스터의 공통 접속점과, 전원라인 사이에 설치된 상기 플립플롭의 부하가 되는 한쌍의 P형의 절연 게이트형 전계효과 트랜지스터로 구성되어 있고.
상기 플립플롭을 구성하는 1쌍의 N형의 절연 게이트형 전계효과 트랜지스터의 소스층, 드레인층 및 상기 트랜스퍼 게이트가 되는 1쌍의 N형 절연 게이트형 전계효과 트랜지스터의 소스층, 드레인층은 반도체 기판내에 형성된 불순물층이고,
또한, 상기 플립플롭의 부하가 되는 한쌍의 P형의 절연 게이트형 전계효과 트랜지스터의 소스(S), 드레인(D)은 반도체 기판상에 형성된 제n층째(n은 2이상의 자연수)의 P형의 다결정 실리콘층에 의해 구성되고, 또한, 상기 소스(S)에 연속하여 연장하는 상기 제n 층째의 P형 다결정 실리콘층은 상기 공통의 전류경로와 상기 메모리셀 각각을 접속하기 위한 배선으로서 및 상기 공통의 전류공급 경로의 일부를 구성하는 배선으로서의 역할을 다하고,
또한, 상기 1쌍의 비트라인 및 상기 공통의 전류경로는 모두 상기 제n층째의 다결정 실리콘층보다도 상위의 도체층이고, 상기 1쌍의 비트라인과, 상기 트랜스퍼 게이트가 되는 1쌍의 N형의 절연 게이트형 전계효과 트랜지스터의 드레인층은, 제(n-1)층째의 N형의 다결정 실리콘층을 사용하여 구성되는 제1 중계배선에 의해 서로 접속되어 있고, 또한, 상기 배선으로서의 역할을 다하는 상기 제n층째의 P형 다결정 실리콘층과 상기 전원 라인은 제(n-1)층째의 N형의 다결정 실리콘층을 사용하여 구성되는 제2 중계배선에 의해 서로 접속되고, 이것에 의해, 상기 공통의 전류경로중에 역방향 다이오드가 형성되어 있고, 상기 제2 중계배선을 구성하는 상기 제(n-1)층째의 N형의 다결정 실리콘층의 두께는 상기 배선으로서의 역할을 다하는 상기 제n층째의 P형의 다결정 실리콘층의 두께보다도 두껍고, 또한, 상기 제2 중계배선을 구성하는 상기 제(n-1)층째의 N형의 다결정 실리콘층의, 상기 역방향 다이오드가 형성되는 영역에서의 N형 불순물 두께방향의 농도 분포는 상기 역방향 다이오드의 접합면 부근에서 피크를 갖는 것과 같은 분포로 되어 있는 것을 특징으로 한다.
SRAM의 메모리셀에서, 비트라인이라든지 전원라인은 알루미늄등의 두꺼운 도체층으로 이루어진 최상위의 배선이고, 그들 라인을 직접 트랜지스터에 접속하는 것은 곤란하다. 따라서, 비트라인이라든지 전원라인을 일단, (N-1)층째의 두꺼운 다결정 실리콘으로 이루어진 중계배선을 접속하고, 그 중계배선을 트랜지스터에 접속하는 구성을 취한다. 이것에 의해. 비트라인 및 전원라인의 트랜지스터의 접속구조가 공통화되어, 제조공정이 간소화된다.
상기의 경우, 비트라인에 접속되는 트랜지스터의 도전형과, 전원라인에 접속되는 트랜지스터의 도전형이 다른 경우, 어느쪽인가의 라인 접속 경로중에 역방향 다이오드가 개재하게 된다. 그러나, 접합면이 급준한 불순물 농도분포에 의해 다이오드의 리크전류가 증대하고 있고, 따라서, 상기의 경우에도 충분한 전류 공급이 가능하다.
또한, 본 발명의 바람직한 하나의 양태에서는 중계배선을 구성하는 제(n-1)층째의 N형 다결정 실리콘층의 N형 불순물로서, 비소(As)를 사용하는 것이 바람직하다.
또한, 본 발명의 바람직한 하나의 양태에서는 중계배선을 구성하는 제(n-1)층째의 N형 다결정 실리콘층에 비소(As)를 이온 투입할때의 가속전압 에너지는 40KeV~70KeV이고, 또한 도즈량은 3×1015atms/ cm2~1×1016atms/ cm2의 범위인 것이 바람직하다.
또한, 본 발명의 바람직한 하나의 양태에서는 중계배선을 구성하는 제(n-1)층째의 N형 다결정 실리콘층의 두께는 100~200nm의 범위에 있고, 또한, 제 n층째의 P형 다결정 실리콘층의 두께는 중계배선을 구성하는 제(n-1)층째의 N형 다결정 실리콘층 두께의 반이하로 되어 있다.
제 n층째의 P형 다결정 실리콘층의 두께는 다층배선의 평탄성을 유지하기 위해 두껍게 하는 것은 불가능하다. 한편, 중계배선을 구성하는 제(n-1)층째의 N형 다결정 실리콘층의 두께는 가공 정밀도를 확보하고, 또한 배선저항을 작게 하기 위해 그다지 얇게 할 수는 없다. 따라서, 중계배선을 구성하는 제(n-1)층째의 N형 다결정 실리콘층의 두께는 제 n층째의 P형 다결정 실리콘층 두께의 2배 이상 필요하다.
[도면의 간단한 설명]
제1a도는 본 발명의 반도체 장치에 사용되는 다결정 실리콘으로 이루어진 PN접합 다이오드의 일례의 특징을 설명하기 위한 도면.
제1b도는 제1a도의 다이오드의 등가회로도.
제1c도는 제1a도, 제1b도에 도시된 다이오드의 전압ㆍ전류특성을 도시한 도면.
제2도는 다결정 실리콘으로 이루어진 PN접합 다이오드의 전압ㆍ전류 특성이, 도펀트나 그 농도를 변화시키는 것으로 어떻게 변화하는가를 도시한 도면.
제3도는 이온투입후의, 다결정 실리콘층 내에서의 인(P)과 비소(As)의 각각의 농도분포를 나타내는 도면.
제4도는 본 발명의 반도체 장치의 주요부 구성의 일례를 도시한 디바이스의 단면도.
제5도내지 제12도는 각각, 제4도에 도시된 반도체 장치의 제조방법의 일례를 설명하기 위한 각 공정마다의 디바이스의 단면도.
제13도는 본 발명의 제2 실시예인 SRAM의 주요부 구성을 도시한 도면.
제14도는 도 13에 도시된 SRAM의 주요부를 추출하여 도시한 도면.
제15도는 SRAM의 메모리셀을 구성하는 층을 설명하기 위한 도면.
제16도는 제13도의 SRAM의 일부 구조를 도시한 디바이스의 단면도.
제17a도는 제16도에 도시된 디바이스를 제조하기 위한 제1 공정을 도시한 디바이스 단면도.
제17b도는 제2 공정을 도시한 디바이스 단면도.
제17c도는 제3 공정을 도시한 디바이스 단면도.
제17d도는 제4 공정을 도시한 디바이스 단면도.
제18도내지 제21도은 각각 SRAM의 메모리셀의 제조공정 마다의 레이아웃 패턴을 도시한 도면.
제22도는 제21도에도시된 공정 종료후에 있어서의 메모리셀의 A-A'선에 따른 단면도.
제23도는 제21도의 공정 종료후에 있어서의 메모리셀의 B-B'선에 따른 단면도.
제24도는 다결정 실리콘층에의 이온투입량(도즈량)과 시트저항과의 관계를 도시한 도면.
제25도는 다결정 실리콘층의 두께와 시트저항과의 관계를 도시한 도면.
제26a도는 본 발명의 반도체 장치에 사용되는 다결정 실리콘으로 이루어진 PN접합 다이오드의 다른예의 특징을 설명하기 위한 도면.
제26b도는 제26a도의 다이오드의 등가회로도.
제27도내지 제30도은 본 발명의 반도체장치의 제조방법의 다른 예를 설명하기 위한 각 공정마다의 디바이스 단면도.
제31도는 제27도내지 제30도에 도시된 제조방법을 사용하여 제조된 다층배선 구조를 갖는 반도체 장치의 단면구조의 일례를 도시한 도면.
[실시예]
[실시예 1]
본 발명의 반도체 장치는 도 1a에 도시된 바와 같은 다른 도전형의 다결정 실리콘층(91,92)을 접합하여 구성된 PN접합 다이오드(90)(도 1b참조)를 구비한다. 그리고, 그 PN접합 다이오드의 큰 리크전류 I를 이용하여, 전원으로부터 부하회로로 전류를 공급한다.
P형 다결정 실리콘층(91)의 층두께 L1은 얇고, N형 다결정 실리콘층(92)의 층두께 L2는 두껍고, L1≤(1/ 2)ㆍL2의 관계가 성립한다. 또한, 접합면 부근의 불순물 농도가 높고, 또한 도 1a의 좌측에 도시된 바와 같이, 다결정 실리콘층(91,92)의 각각에 있어서, 접합면 부근에서 불순물농도가 피크를 갖는 것과 같은 불순물 농도 분포로 되어 있다.
P형 다결정 실리콘층(91)의 층두께 L1이 지나치게 얇기 때문에, 두께방향의 P형 불순물의 농도 분포를 정확히 제어할 수 없는 경우에는 두꺼운 N형 다결정 실리콘층(92)에 있어서의 N형 불순물의 농도를 접합면 부근에서 높이는 것이 특히 중요하게 된다.
본 발명자의 검토에 의하면, 접합면 부근에서 불순물 농도가 높고, 불순물의 농도구배가 급준한 경우에, 다결정 실리콘의 접합 다이오드는 리크전류가 중대한다. 결국, 「리크인 다이오드」가 된다. 급준한 농도구배를 갖는 다결정 실리콘의 접합 다이오드의 전압ㆍ전류 특성이 도 1c에 도시된다. 상기 도면으로 부터 알수 있듯이, 상기 다이오드는 역전압을 예를들면 V1으로 부터 V2로 증대시키면, 리크전류는 I1 으로 부터 I2로 급격히 증가하는 특성을 나타낸다. 결국, 항상, 일종의 브레이크다운 상태로 되어 있는 것으로, 본 명세서에서는 이 상태를「소프트 브레이크 다운상태」라고 부르기도 한다.
이러한, 접합면 부근에서의 불순물 농도에 의존한 리크전류 특성은 통상의 단결정 실리콘 PN접합 다이오드에서는 볼 수 없는 것으로 다결정 실리콘 고유의 특성이라고 생각한다.
도 2에 도 1에 도시된 다결정 실리콘의 PN접합 다이오드의 전압ㆍ전류 특성의 실측치의 일례를 도시한다.
도 2에서는 N형 다결정 실리콘층(92)의 N형 불순물로서의 인(P)을 사용한 경우의 특성과, 비소(As)를 사용한 경우의 특성이 병기되어 있다.
인과 비소는 모두 이온 주입법에 의해 다결정 실리콘층 내에 도입된 것이다. 이온주입은 인에 관해서는 35KeV의 가속전압 에너지를 기초로 행하여지고, 비소에 관해서는 70KeV의 가속 전압 에너지하에서 행해졌다. 이온 투입시의 도즈량은 비소 및 인을 사용한 경우 모두, 3×1015atms/cm2, 5×1015atms/cm2, 1×1016atms/cm2의 3조건으로 하고 있다.
그 결과, 도즈량이 많은 쪽이 리크전류가 증대하고, 또한 , 인보다도 비소 쪽이 리크전류를 증대시키는 효과가 높은 것을 알았다. 예를들면, 인가전압이(-0.2V)일때, 도 2로 부터 명백한 바와 같이, N형 불순물로서 인을 도입한 경우 보다도 비소를 사용한 경우쪽이 보다 많은 리크전류(역방향전류)가 흐르고 있다. 이것에 의해, 불순물로서는 인보다도 비소가 바람직한 것을 알았다.
또한. 비소의 도즈량이 상술한 3×1015atms/cm2~1×1016atms/cm2의 범위내이면서, 많은 역방향 전류를 얻는데 알맞은 안정된 특성곡선을 얻을 수 있는 것도 알았다. 도즈량이 3×1015atms/cm2보다 적으면, 다결정 실리콘층의 저항이 급격히 증가하고, 배선에 의한 전압 강하가 커지기 때문에, 충분한 전류를 공급할 수 없게 된다. 비소의 도즈량이 1×1016atms/cm2보다 많아지면, 이온주입 시간이 길게 되어, 반도체 장치의 제조효율이 저하한다.
도 3은 40KeV의 가속전압 에너지로 비소와 인을 다결정 실리콘층에 이온투입하고, 그 후, 900℃로 30분의 열처리를 행한경우, 막두께 방향(표면을 기준으로 한 경우의 깊이방향)에 있어서의 불순물의 농도분포를 도시한 도면이다.
도면 중, 점선은 인(P)의 분포를 나타내고, 실선은 비소(As)의 분포를 나타낸다. 비소쪽이, 다결정 실리콘층의 표면부근의 농도가 높은 것을 알 수 있다. 즉, 비소인 경우, 표면부근에서 피크를 갖는 농도 분포가 된다.
이것은 비소쪽이 인에 비해 질량수가 크고, 얕은 이온 투입이 가능한 것, 또한, 확산계수도 비소쪽이 작고, 열처리가 행해지더라도, 비소의 다결정 실리콘층내로의 확산은 인의 확산보다도 억제되기 때문이다.
따라서, N형 불순물로서 인을 사용한 경우보다도, 고농도또는 급준한 농도 구배를 갖는 PN접합을 형성할 수 있다. 따라서, 보다 리크인 다이오드가 얻어지고, 따라서, 낮은 전압인가로 큰 역방향 전류가 얻어지게 된다.
따라서, PN접합의 역방향전류(리크전류)를 사용한 전원전압의 공급능력이 개선되어, 저소비전력, 저전압동작이 가능한 다결정 실리콘 다층배선 구조를 갖는 반도체 장치를 실현할 수 있다.
또한. 이상의 예에서는 두꺼운 N형 다결정 실리콘층(92)의 접합면 부근에서의 불순물 농도를 높이는 경우에 대하여 서술하였지만, 얇은 P형 다결정 실리콘층(91)의 접합면 부근에서의 불순물 농도도 마찬가지로 높인쪽이, 보다 리크전류가 증대한다.
이온투입시 P형 도펀트로서는 붕소(B)보다는 2불화붕소(BF2)를 사용하는 것이 바람직하다. 2불화붕소(BF2)쪽이 질량수가 크고, 비소(As)와 같이, 접합면 부근에서의 집중적인 이온 투입이 보다 용이하게 되기 때문이다.
[실시예 2]
본 발명의 반도체 장치의 제2 실시예의 주요부 구성이 도 4에 도시된다.
상기 반도체 장치는 단결정 반도체 기판(100)과, 절연막(110)과, N+형 제1다결정 실리콘층(120)과, 제1 층간 절연막(135)과, P+형 제2 단결정 실리콘층(130)과 제2 층간 절연막(140)과, 전원전압(VDD)공급용 알루미늄(AL)전극(150)과, 부하회로(200a, 200b)로 되어 있다.
N+형 제1 다결정 실리콘층(120)은 막두께가 예를들면, 100㎚~200㎚정도이고, 예를들면, 100㎚이다. 또한, 도 4의 촤측에 나타낸 바와 같이. 제1 다결정 실리콘층(120)의 표면부근에서 비소(As) 농도가 높여져 있다. 도 4에 있어서, 참조번호(134)는 비소의 농도가 높은 영역을 나타낸다. 도 4에 있어서, 제1 다결정 실리콘층(120)중, 비소의 농도가 높은 영역(134)은 굵은 점선으로 그려져 있다.
P+형 제2 다결정 실리콘층(130)의 막두께는 20~40㎚정도, 예를들면, 30㎚이다.
부하회로(200a, 200b)는 P+형 제2 다결정 실리콘층(130)에 접속되어 있다.
전류 IK는 알루미늄(AL) 전극(150), 제1 다결정 실리콘층(120) PN접합 다이오드(90), 제2 다결정 실리콘층(130)을 경유하여 흐른다. 부하회로(200a, 200b)는 전류 I3, I4가 각각 공급된다.
알루미늄(AL) 전극(150)을, P+형 제2 다결정 실리콘층(130)에 직접 접속할 수는 없다. 이것은 P+형 제2 다결정 실리콘층(130)이 너무 얇기 때문에, 콘택트홀 형성을 위한 층간 절연막의 에칭을 행하면, 제2 다결정 실리콘층(130)도 에칭되어버려, 제2 다결정 실리콘층(130) 자체에 관통구멍이 생겨버리기 때문이다.
본 실시예의 경우도, 실시예 1에서 설명한 바와같이, 역방향 다이오드(90)의 리크전류는 크고, 따라서, 부하회로(200a, 200b)에 충분한 전류공급이 가능하다.
다음에, 도 5 내지 도 12를 참조하여, 도 4의 구조의 제조방법을 설명한다.
[공정 1]
우선, 도 5에 도시된 바와 같이, 반도체 기판(100)의 표면을 열산화하여 산화막(110)을 형성하고, 다음에, 넌도프의 제1 다결정 실리콘층(120)을 형성한다. 제1 다결정 실리콘층(120)의 두께는 100㎚~200㎚정도, 예를들면, 100㎚이다. 산화막(110)은 CVD법에 의해서도 형성가능하다.
[공정 2]
다음에, 도 6에 도시된 바와 같이, 넌도프의 제1 다결정 실리콘층(120)에 비소(As) 이온을 투입한다. 이온투입시 가속전압에너지는 40KeV~70KeV의 범위에 있고, 또한 도즈량은 3×1015atms/cm2~1×10116atms/cm2의 범위이다. 상기의 경우 제1 다결정 실리콘층(120)의 표면 부근의 비소농도가 높아진다.
[공정 3]
다음에, 도 7에 도시된 바와 같이, 제1 다결정 실리콘층(120)을 패터닝한다. 계속해서, SiH4와 O2를 반응시키는 CVD법에 의해 20~30㎚정도의 막두께로 이루어진 층간 절연막(135)을 형성한다.
그 후, 층간 절연막(135)의 일부를 이방성 드라이 에칭에 의해 선택적으로 제거하여, 개구부(136)를 형성한다. 이것에 의해, 제1 다결정 실리콘층(120)의 표면의 일부가 노출된다.
[공정 4]
다음에, 도 8에 도시된 바와 같이, 넌도프의 제2 다결정 실리콘층(130)을 형성한다. 제2 다결정 실리콘층(130)의 두께는 20~40㎚정도, 예를들면, 30㎚이다.
[공정 5]
다음에, 도 9에 도시된 바와 같이, 제2 다결정 실리콘층(130)의 전면(全面)에 2불화붕소(BF2)를 이온투입한다. 이온주입의 가속전압 에너지는 30~40KeV이고, 도즈량은 1×1014atms/cm2~1×1015atms/cm3정도이다.
[공정 6]
다음에, 도 10에 도시된 바와 같이, 제2 다결정 실리콘층(130)을 패터닝한다.
[공정 7]
다음에, 도 11에 도시된 바와 같이, 제2 층간 절연막(140)을 형성한다.
[공정 8]
다음에, 도 12에 도시된 바와 같이, 제1 층간 절연막(135) 및 제2 층간 절연막(140)의 일부를 관통하는 개구부(142)를 형성하여, 제1 다결정 실리콘층(120)의 표면의 일부를 노출시킨다.
[공정 9]
계속해서, 도 4와 같이, 알루미늄 전극(150)을 형성한다. 그 후, 제2 다결정 실리콘층(130)에 부하회로(200a, 200b)를 접속하여, 반도체 디바이스를 완성한다.
[실시예 3]
도 13 내지 도 23을 참조하여, 본 발명의 1실시예인 SRAM 에 대하여 설명한다.
[SRAM의 구성]
도 13에 도시된 바와 같이, 본 실시예의 SRAM의 1개의 메모리셀은 플립플롭을 구성하는 2개의 NMOS 트랜지스터(N1~N2n)와, 플립플롭의 부하를 구성하는 2개의 PMOS 트랜지스터(P1~P2n)과, 트랜스퍼 게이트를 구성하는 2개의 NMOS 트랜지스터(T1~T2n)로 구성된다.
트랜스퍼 게이트를 구성하는 각 NMOS 트랜지스터(T1~T2n)의 게이트는 공통의 워드선 WL에 접속되어 있다. 또한, 트랜스퍼 게이트를 구성하는 NMOS 트랜지스터(T1~T2n)의 드레인은 각각, 대응하는 비트선(BL1~BL2n)에 접속되어 있다.
각 메모리셀(M1~Mn)은 전원라인(200)으로부터, 중계배선 L3, 공통의 전원공급용 배선 L4을 통해 전류(IB1~IBn)의 공급을 받는다. 중계배선 L3과, 공통의 전원공급용 배선 L4 사이에 역방향 다이오드(91)가 개재하고 있다. 비트선(BL1~BL2n) 및 전원라인(200)은 알루미늄(AL)으로 이루어진다.
[메모리셀과 전류공급 경로의 구체적 구성]
도 14에, 도 13의 메모리셀(M1)의 일부와 메모리셀(M1) 로의 전류공급 경로의 구성이, 보다 자세히 도시되어 있다.
플립플롭의 부하가 되는 PMOS 트랜지스터(P2)의 소스 및 공통의 배선(L4)과, 전원라인(200)과는 중계배선(L3)을 통해 접속되어 있다. PMOS 트랜지스터(P2)의 소스(S) 및 공통의 배선(L4)은 P+형의 4층째의 다결정 실리콘으로 이루어지고, 중계배선(L3)은 N+형의 3층째의 다결정 실리콘으로 이루어진다. 따라서, 공통의 배선(L4)은 중계배선(L3)과의 접속점에서, 역방향 다이오드(91)가 형성된다.
한편, 비트선(BL2)과, 트랜스퍼 게이트를 구성하는 NMOS 트랜지스터(T2)의 드레인(L1)도 마찬가지로, 중계배선(L2)을 통해 접속되어 있다. NMOS 트랜지스터(T2)의 드레인(L1)은 반도체기판중에 형성된 N+확산층으로 구성되고, 중계배선(L2)은 N+형의 3층째 폴리실리콘으로 형성되어 있다.
주목해야 할 것은 알루미늄으로 이루어진 비트선(BL2)과 NMOS 트랜지스터(T2)를, 「3층째 폴리실리콘으로 이루어진 중계배선(L2)」을 경유하여 접속하고, 마찬가지로, 알루미늄으로 이루어진 전원라인(200)과 PMOS 트랜지스터 (P2)를, 「3층째 폴리실리콘으로 이루어진 중계배선(L3)」을 경유하여 접속하고 있는 것이다. 결국, 알루미늄 배선과 트랜지스터와의 접속구조(도 14에 있어서 참조번호 K1, K2로 나타내고 있는 장소의 구조)가 공통화 되어 있는 것으로, 상기 구조의 공통화에 의해, 제조 공정이 간소화된다.
그러나, 상기 구조의 공통화에 기인하여, 상술의 불필요한 역방향 다이오드(91)가 형성되어 버린다. 따라서, 상기 역방향 다이오드(91)의 리크전류 Ix를 증대시키고, 각 메모리셀에 충분한 전류를 공급할 필요가 있다. 단지, 역방향 다이오드(91)의 리크전류 Ix를 증대시키기 위한 것만의 공정을, 별도추가하는 것은 SRAM의 제조공정을 복잡화시키기 때문에 바람직하지 못하다. 그리하여, 본 실시예에서는 실시예 1 및 실시예 2에서 설명한 구조를 이용하여, 제조공정의 복잡화를 초래하지 않고, 역방향 다이오드(91)의 리크전류 Ix를 증대시킨다. 본 발명의 구조를 사용하면, 리크전류 Ix는 1×10-11~1×10-12(A) 오더로 된다. 상기 전류량은 한 개의 워드선에 접속된 다수의 메모리셀에 필요한 전류를 공급하는데 충분한 량이다.
[메모리셀의 주요부의 제조공정]
본 실시예의 하나의 메모리셀이 어떠한 층으로 구성되어 있는지가 도 15에 도시된다. 도 15에 있어서, 「G」는 게이트를 나타내고, 「S」는 소스를 나타내고, 「D」는 드레인을 나타낸다. 또한, 도 15에 있어서, 후술되는 제조공정의 이해를 용이화하기 위해, 필요한 부분에 새롭게 참조번호를 붙이고 있다.
도 15의 부하 PMOS 트랜지스터(P2)와, 공통배선(L4)과, 중계배선(L3)의 제조공정을 도 16 및 도 17a 내지 도 17d를 참조하여 설명한다.
부하 PMOS 트랜지스터(P2), 공통배선(L4), 중계배선(L3)의 반도체 장치로서의 구조가 도 16에 도시된다. 도중, 참조번호(207)는 부하 PMOS 트랜지스터(P2)의 게이트(G)가 되는 3층째의 다결정 실리콘층이다. 참조번호(137),(139)는 층간 절연막이다. 또한, 도 16에서는 1층째, 2층째의 다결정 실리콘층은 생략되어 있다.
도 16의 구조는 도 17a~ 도 17d에 도시된 공정을 거쳐서 형성된다.
[공정 1]
우선, 도 17a에 도시된 바와 같이, 층간 절연막(137)상에 형성된 넌도프의 3층째의 다결정 실리콘층(L3 및 207)에, 비소(As)를 이온투입한다.
다결정 실리콘층(L3 및 207)의 두께는 100㎚~200㎚ 정도, 예를들면, 100㎚이다.
또한, 이온투입시 가속전압 에너지는 40KeV~70KeV의 범위에 있고, 또한 도즈량은 3×1015atms/cm2~1×1016atms/cm2의 범위이다. 이것에 의해, 다결정 실리콘층 (L3 및 207)의 표면부근의 비소 농도가 높아진다.
한편, 3층째의 다결정 실리콘은 배선층으로서도 사용되기 때문에, 상술의 이온투입에 의해, 3층째의 다결정 실리콘은 배선으로서 사용가능한 정도로 저저항화되지 않으면 안된다. 도 24에, 다결정 실리콘의 도즈량과 시트 저항과의 상관관계를 도시한다. 배선으로서 사용하기 위해서는 시트 저항은 0.2㏀ 이하가 바람직하다. 따라서, 도 24의 데이터로 보아, 다결정 실리콘에의 비소(As)의 도즈량은 3×1015atms/cm2이상인 것이 바람직하다. 또한, 도즈량이 1×1016atms/cm2를 초과하면 이온주입 시간이 길고, 또한, 이온주입 대미지도 증대하기 때문에, 도즈량은 1×1016atms/cm2이하인 것이 바람직하다. 또한, 도 25에는 다결정 실리콘의 두께와 시트 저항과의 관계가 도시된다. 도즈량을 3×1015atms/cm2로 한 경우, 다결정 실리콘의 두께가 100㎚정도이고, 시트 저항이 0.2㏀ 이하가 되는 것을 알 수 있다.
[공정 2]
다음에, 도 17b에 도시된 바와 같이, 다결정 실리콘층(L3및 207)상에 20~30㎚ 정도의 막두께로 이루어진 층간 절연막(147)을 형성한다. 그 후, 층간 절연막(147)의 일부에 개구부(149)를 형성한다.
[공정 3]
다음에, 도 17c와 같이, 20~40㎚ 정도의 막두께로 이루어진 넌도프의 4층째의 다결정 실리콘층(167)을 형성한다. 계속해서, 다결정 실리콘층(167)의 전면에 인이온을 주입한다. 가속전압 에너지는 30KeV~40KeV 정도이고, 도즈량은 1×1012atms/cm2~5×1013atms/cm2정도이다.
[공정 4]
다음에, 도 17d에 도시된 바와 같이, 포토레지스트를 도포하여, 포토리소그래피 기술을 사용하여 포토레지스트를 가공하고, 마스크(169a, 169b)를 형성한다. 마스크(169a)는 부하 PMOS 트랜지스터(P2)의채널형성 영역상에 형성된다.
그리고, 이온주입법에 의해, BF2를 30KeV~40KeV, 1×1014atms/cm2~1×1015atms/cm2의 조건으로, 다결정 실리콘층(167)에 선택적으로 주입한다. 이것에 의해, 부하 PMOS 트랜지스터(P2)의 소스영역(S), 드레인영역(D) 및 배선영역을 형성한다.
[공정 5]
그 후, 이온주입의 마스크로서 사용한 포토레지스트를 박리하여, 최종 보호박(139)을 형성하고, 그 최종보호막(139)의 일부에 콘택트홀을 형성하고, 이어서, 전원(VDD) 배선(200)을 형성하여, 도 16의 구조를 완성한다.
[메모리셀의 제조공정의 구체예]
도 15에 도시된 하나의 메모리셀이, 어떻게 하여 제조되는가를 도 18 내지 도 21을 이용하여 설명한다.
[공정 1]
도 18에 도시된 바와 같이, 반도체 기판상에 다결정 실리콘으로부터 절연게이트(G)를 형성하고, 상기 게이트(G) 및 필드산화막(LOCOS로 기재된다)을 마스크로서 이온투입에 의해 불순물을 도입하고, NMOS 트랜지스터 N1, N2, T1, T2의 각 소스(S), 드레인(D)를 형성한다. 도 18에 있어서, 참조번호(1)~(5) 및 참조번호(7) 및 (8)은 스루홀을 나타낸다.
[공정 2]
도 19에 도시된 바와 같이, 2층째 다결정 실리콘층으로 이루어진 워드선(WL)과, 같은 2층째 다결정 실리콘층으로 이루어진 VSS(GND)선(202)을 형성한다.
[공정 3]
도 20에 도시된 바와 같이, 3층째 다결정 실리콘층 및 4층째 다결정 실리콘층을 형성하고, 도 17a~도 17d를 참조하여 설명한 방법을 사용하여, 부하 PMOS 트랜지스터(TFT) P1 및 P2를 형성한다. 도 20에 있어서, 참조번호 (5) 및 (5')는 스루홀을 나타낸다. 또한, 참조번호(6) 및 (6')도 스루홀을 나타낸다.
[공정 4]
다음에, 도 21에 도시된 바와 같이, 알루미늄으로 이루어진 비트선 BL1, BL2을 형성한다.
도 21의 공정완료후 메모리셀의 단면 구조가 도 22 및 도 23에 도시된다. 도 22은 도 21의 메모리셀의 A-A'선에 따른 단면도이다. 또한, 도 23은 도 21의 메모리셀의 B-B'선에 따른 단면도이다. 도 22 및 도 23으로부터 알 수 있듯이, 본 실시예의 SRAM은 4층의 다결정 실리콘 배선 및 2층의 알루미늄 배선을 사용한 6층 배선구조를 갖고 있다.
도 22 및 도 23에 도시된 바와 같이, NMOS 트랜지스터 T2의 소스ㆍ드레인층 (50, 51)은 P형 웰 영역(510)내에 형성되어 있다. P형 웰영역(510)은 반도체 기관(500)내에 형성되어 있다. 또한, NMOS 트랜지스터 T2의 게이트(520a)는 1층째 다결정 실리콘으로 구성된다. 또한 참조번호(520b, 520c)는 각각 1층째 다결정 실리콘층으로 이루어진 배선이다.
또한, 참조번호(530a, 530b, 530c, 530d)는 각각, 2층째 다결정 실리콘층이고, 참조번호(540a, 540b, 540c, 540d, 540e)는 각각, 3층째 다결정 실리콘층이고, 참조번호(550a, 550b, 550c)는 4층째 다결정 실리콘층이다. 또한, 참조번호(320, 605, 610)는 층간 절연막이고, 참조번호(204)는 비트선(BL1)을 구성하는 1층째 알루미늄 배선이고, 참조번호(206)는 비트선(BL2)을 구성하는 1층째 알루미늄 배선이고, 참조번호(300)는 2층째 알루미늄 배선이다. 또한, 참조번호(400)는 최종 보호막이다. 또한, 도 23에 있어서, 「THA」는 확산층(50)에 3층째 다결정 실리콘층(540a)을 접속하기 위한 스루홀을 나타낸다.
도 22에 도시된 바와 같이, 플립플롭의 부하가 되는 PMOS 트랜지스터 P2의 소스층ㆍ드레인층은 4층째의 극히 얇은 다결정 실리콘층(550b)내에 형성되어 있다. 또한, 참조번호(540)로 나타내는 3층째 다결정 실리콘층이 PMOS 트랜지스터 P2의 게이트 전극이 된다.
[실시예 4]
다결정 실리콘으로 이루어진 PN접합 다이오드의 리크전류 증대에 유효한 다른 구조가 도 26a에 도시된다.
도 26a의 PN접합 다이오드는 N형층(93)내의 PN접합면 부근에 비결정층(750)을 설치하여, 리크전류를 의도적으로 증대시키는 것이다. 이러한 구조를 갖는 다이오드(95)는 PN 접합면의 결정특성이 열화하고 있고, 따라서, 도 26b에 도시된 바와 같이, 큰 리크전류(역방향 전류) IR을 흐르도록 한 것과 같은 특성을 갖는다.
도 26a와 다결정 실리콘층으로 이루어진 PN접합 다이오드의 제조 방법의 일례를 설명한다.
[공정 1]
도 27에 도시된 바와 같이, 반도체 기판(1000)상에 절연막(1100)을 형성하고, 그 절연막(1100)상에, 다결정 실리콘막층(1200, 1202)을 형성한다. 다음에, 층간절연막(1300)을 형성한다. 계속해서, 포토레지스트로 이루어진 마스크(1400)를 형성한다. 다음에, 아르곤(Ar) 이온을 1×1015atms/cm2이상의 도즈량으로 다결정 실리콘층(1200)의 일부에 투입한다. 상기 이온투입에 의해 다결정 실리콘의 결정구조에 손상이 생기고, 연속된 비결정층(1450)이 형성된다.
또한, 이온주입하는 이온은 아르곤에 한정되지 않고, 1×1015atms/cm2이상이면, 클립톤 등의 희가스이온이라든지, 산소, 탄소, 질소의 이온주입이라도 같은 효과를 얻을 수 있다. 이것들의 이온주입에 의해 형성된 비결정층(1450)의 재결정화 속도는 느리고, 따라서 이온주입 후에 열처리가 행해지더라도, 비결정층(1450)이 길게 유지되며, 따라서 리크전류를 증대시키는 데에 적합하다. 또한, 비소등의 질량수가 큰 이온을 사용한 이온주입이라도, 도즈량이 1×1015atms/cm2이상이면, 같은 효과를 기대할 수 있다.
[공정 2]
다음에, 도 28에 도시된 바와 같이, 층간 절연막(1300)의 일부를 제거하여, 개구부(1500)를 설치한다.
[공정 3]
다음에, 도 29에 도시된 바와 같이, 층간 절연막(1300)상에 넌도프의 다결정 실리콘층(1600)을 형성하여, 패터닝한다. 계속해서, 다결정 실리콘층(1600)에 대해 2불화붕소(BF2)를 선택적으로 이온투입하여, P형층을 형성한다. 상기 P형층은 박막트랜지스터(TFT)의 소스층, 드레인층 혹은 배선층이 된다.
[공정 4]
다음에, 최종 보호막(1800)을 형성하고, 그 최종 보호막(1800)의 일부를 제거하여 콘택트홀을 형성한다. 그리고, 알루미늄 전극(1700)을 형성한다.
이상 본 실시예의 방법에 의하면, 도 31에 도시된 바와 같이, 도 16의 구조와 같은 다층배선 구조를 갖는 반도체 장치가 얻어진다.

Claims (5)

  1. 복수의, 1쌍의 비트라인과, 각각의 1쌍의 비트라인간에 접속되고, 또한 공통의 워드선에 의해 구동되는 복수의 메모리셀과, 상기 복수의 메모리셀에 전류를 공급하기 위한 공통의 전류경로와, 상기 공통의 전류경로에 개재하는 역방향 다이오드를 가지며, 상기 역방향 다이오드는, 다른 도전형의 다결정 실리콘을 접속하여 구성되어 있는 접합 다이오드인 반도체 장치에 있어서, 상기 역방향 다이오드는, 소정의 두께를 갖는 제1 도전형의 제1 다결정 실리콘층과, 상기 제1 다결정 실리콘층에 접속되고, 또한 상기 제1 다결정 실리콘층보다도 두께가 얇은 제2 도전형의 제2 다결정 실리콘층에 의해 구성되고, 상기 제1 다결정 실리콘층내에서의 제1 도전형 불순물의 두께방향의 농도 분포는 상기 제2 다결정 실리콘과의 접합면의 부근에서 피크를 갖는 것과 같은 분포로 되어 있는 것을 특징으로 하는 반도체 장치.
  2. 복수의, 1쌍의 비트라인과, 각각의 1쌍의 비트라인간에 접속되고, 또한 공통의 워드선에 의해 구동되는 복수의 메모리셀과, 상기 복수의 메모리셀에 전원전압의 공급을 행하기 위한 전원라인과, 상기 전원라인에 접속되어, 상기 복수의 메모리셀에 전류를 공급하기 위한 공통의 전류 경로와, 상기 공통의 전류경로에 개재하는 역방향 다이오드와, 상기 공통의 전류경로와 상기 메모리셀의 각각을 접속하는 배선층을 갖는 반도체 장치로써, 상기 메모리셀의 하나는,
    플립플롭을 구성하는 1쌍의 N형의 절연 게이트형 전계효과 트랜지스터와, 상기 플립플롭의 2개의 출력단의 각각과 1쌍의 비트라인의 각각의 사이에 설치된 트랜스퍼 게이트가 되는 1쌍의 N형의 절연 게이트형 전계효과 트랜지스터와, 상기 플립플롭의 출력단과 상기 트랜스퍼 게이트로 되는 절연 게이트형 전계효과 트랜지스터와의 공통접속점과, 전원라인과의 사이에 설치된 상기 플립플롭의 부하로 되는 한쌍의 P형의 절연 게이트형 전계효과 트랜지스터로 구성되어 있고, 상기 플립플롭을 구성하는 1쌍의 N형의 절연 게이트형 전계효과 트랜지스터의 소스층, 드레인층 및 상기 트랜스퍼 게이트가 되는 1쌍의 N형의 절연 게이트형 전계효과 트랜지스터의 소스층, 드레인층은 반도체 기판내에 형성된 불순물층이고, 또한, 상기 플립플롭의 부하로 되는 한쌍의 P형의 절연 게이트형 전계효과 트랜지스터의 소스(S), 드레인(D)은 반도체 기판상에 형성된 제n 층째(n은 2이상 자연수)의 P형의 다결정 실리콘층에 의해 구성되고, 또한, 상기 소스(S)에 연속하여 연장하는 상기 제n 층째의 P형의 다결정 실리콘층은 상기 공통의 전류경로와 상기 메모리셀의 각각을 접속하기 위한 배선으로써 및 상기 공통의 전류 공급 경로의 일부를 구성하는 배선으로써의 역할을 하고, 또한, 상기 1쌍의 비트라인 및 상기 공통의 전류경로는 모두 상기 제n 층째의 다결정 실리콘층보다도 상위의 도체층이고, 상기 1쌍의 비트라인과, 상기 트랜스퍼 게이트가 되는 1쌍의 N형의 절연게이트형 전계효과 트랜지스터의 드레인층은, 제(n-1)층째의 N형의 다결정 실리콘층을 사용하여 구성되는 제1 중계배선에 의해 서로 접속되어 있고, 또한, 상기 배선으로서의 역할을 하는 상기 제n 층째의 P형의 다결정 실리콘층과 상기 전원라인은 제(n-1)층째의 N형의 다결정 실리콘층을 사용하여 구성되는 제2 중계배선에 의해 서로 접속되고, 이것에 의해, 상기 공통의 전류경로 중에 역방향 다이오드가 형성되어 있고, 상기 제2 중계배선을 구성하는 상기 제(n-1)층째의 N형의 다결정 실리콘층의 두께는 상기 배선으로서의 역할을 하는 상기 제n층째의 P형의 다결정 실리콘층의 두께보다도 두껍고, 또한, 상기 제2 중계배선을 구성하는 상기 제(n-1)층째의 N형의 다결정 실리콘층의, 상기 역방향 다이오드가 형성되는 영역에서의 N형 불순물의 두께방향의 농도 분포는, 상기 역방향 다이오드의 접합면의 부근에서 피크를 갖는 것과 같은 분포로 되어있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 제2 중계배선을 구성하는 상기 제(n-1)층째의 N형의 다결정 실리콘층의 상기 N형 불순물은 이온투입에 의해 도입된 비소(As)인 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 제2 중계배선을 구성하는 상기 제(n-1)층째의 N형의 다결정 실리콘층에 비소(As)를 이온투입할 때의 가속전압 에너지는 40KeV~70KeV이고, 또한 도즈량은 3×1015atms/cm2~1×1016atms/ cm2의 범위인 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 제2 중계배선을 구성하는 상기 제(n-1) 층째의 N형의 다결정 실리콘층의 두께는 100~200㎚의 범위에 있고, 또한, 상기 배선으로서의 역할을 하는 상기 제n층째의 P형의 다결정 실리콘층의 두께는 상기 제2중계배선을 구성하는 상기 제(n-1)층째의 N형의 다결정 실리콘층의 두께의 반이하인 것을 특징으로 하는 반도체 장치.
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