WO2010084534A1 - 薄膜ダイオード及びその製造方法 - Google Patents

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WO2010084534A1
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木村知洋
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シャープ株式会社
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    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers

Definitions

  • the present invention relates to a thin film diode and a manufacturing method thereof, and more particularly to a thin film diode provided on a glass substrate and a manufacturing method thereof.
  • a thin film diode (hereinafter referred to as “TFD”) is, for example, a poly (polycrystalline) silicon layer having a P-type semiconductor region doped with boron ions and an N-type semiconductor region doped with phosphorus ions. It has.
  • Patent Document 1 an increase in reverse diode leakage current is realized by making the concentration gradient of the PN junction surface of a diode made of polycrystalline silicon steep or by making the vicinity of the junction surface non-crystalline.
  • a semiconductor device is disclosed.
  • TFD functions as an optical sensor element for converting an optical signal into an electrical signal
  • a thin film transistor hereinafter referred to as “TFT”
  • TFT thin film transistor
  • Patent Document 2 discloses that an active layer of a thin film transistor on a glass substrate and a photoelectric conversion part of a PIN diode are formed of an amorphous silicon thin film, and the active layer and the photoelectric conversion part are doped with impurities in the same process as necessary.
  • a method for manufacturing an array substrate with different doping concentrations is disclosed. According to this, it is described that a thin film transistor having desired characteristics and a PIN diode with improved photosensitivity can be simultaneously manufactured on a glass substrate easily and with a small number of steps.
  • FIG. 13 is a cross-sectional view schematically showing a conventional TFD 121.
  • the TFD 121 includes a polysilicon layer 112 provided on a glass substrate 110 via a base coat film 111 and an insulating film 113 provided so as to cover the polysilicon layer 112.
  • the polysilicon layer 112 includes a P-type semiconductor region 112p doped with boron ions as impurities, an N-type semiconductor region 112n doped with phosphorus ions as impurities, and impurities. And an undoped I-type semiconductor region 112i to form a PIN structure diode.
  • the crystallinity of the polysilicon layer 112 collapsed by the doping of the impurity ions is restored and the doped impurity ions are activated. Therefore, it is necessary to heat the substrate.
  • the crystal recovery of the polysilicon layer 112 tends to be insufficient. Therefore, in the polysilicon layer 112, the crystallinity of the junction between the P-type semiconductor region 112p and the I-type semiconductor region 112i and the junction between the N-type semiconductor region 112n and the I-type semiconductor region 112i is reduced. The characteristics will deteriorate.
  • the present invention has been made in view of such a point, and an object thereof is to improve the crystallinity of the junction as much as possible and to improve the diode characteristics.
  • the concentration of impurity ions in the polysilicon layer and the insulating film along the thickness direction is the thickness of the polysilicon layer.
  • the maximum is on the insulating film side with respect to the intermediate position in the direction.
  • a thin film diode includes a glass substrate, a polysilicon layer provided on the glass substrate, each having a P-type semiconductor region and an N-type semiconductor region doped with impurity ions in the same plane, A thickness of impurity ions in the polysilicon layer and the insulating film in at least one of the P-type semiconductor region and the N-type semiconductor region, the thin film diode including an insulating film provided to cover the polysilicon layer The concentration along the direction is maximum on the insulating film side than the intermediate position in the thickness direction of the polysilicon layer.
  • the concentration of impurity ions in the polysilicon layer and the insulating film along the thickness direction is maximum on the insulating film side with respect to the intermediate position in the thickness direction of the polysilicon layer, the P-type In at least one of the semiconductor region and the N-type semiconductor region, the concentration of impurity ions in the polysilicon layer along the thickness direction is minimized on the surface on the glass substrate side, and crystallinity collapse occurs on the glass substrate side of the polysilicon layer. It is suppressed.
  • FIG. 9A is a photograph of the optical microscope before the heat treatment in the region Aa into which the impurity ions are implanted and the periphery thereof
  • FIG. 9B shows the X portion in FIG. It is a Raman spectrum in the Y part.
  • the Y portion of the non-implanted region has a sharp peak attributed to polysilicon in the vicinity of a wave number of 520 cm ⁇ 1 , so that the crystallinity is good and the implanted region Aa In the X portion at the center of the film, it almost matches the spectral shape of amorphous silicon. Therefore, it is presumed that the crystallinity of polysilicon is destroyed by the implantation of impurity ions.
  • FIG. 10A is a photograph of an optical microscope after the heat treatment in the region Aa into which the impurity ions are implanted and the periphery thereof
  • FIG. 10B shows the Xa portion and Xb in FIG. It is a Raman spectrum in a part and a Xc part.
  • the Xc portion at the inner peripheral end of the implantation region Aa has a sharp peak attributed to polysilicon in the vicinity of the wave number of 520 cm ⁇ 1 , so that the crystallinity is recovered. It is inferred that
  • the acceleration voltage is relatively low (for example, so that the concentration of impurity ions in the polysilicon layer along the thickness direction is maximized on the insulating film side of the polysilicon layer). 20 keV), the polysilicon layer region Aa is doped with impurity ions.
  • the acceleration voltage is relatively set so that the concentration of impurity ions in the polysilicon layer along the thickness direction becomes maximum on the glass substrate side of the polysilicon layer. Therefore, the region Ab of the polysilicon layer is doped with impurity ions.
  • FIG. 11 and 12 the acceleration voltage is relatively set so that the concentration of impurity ions in the polysilicon layer along the thickness direction becomes maximum on the glass substrate side of the polysilicon layer. Therefore, the region Ab of the polysilicon layer is doped with impurity ions.
  • FIG. 11A is a photograph of the optical microscope before the heat treatment in the region Ab in which the impurity ions are implanted and the periphery thereof, and FIG. 11B shows the X portion in FIG. It is a Raman spectrum in the Y part.
  • FIG. 12A is a photograph of an optical microscope after the heat treatment in and around the region Ab into which impurity ions are implanted
  • FIG. 12B is a Raman diagram at a portion Xc in FIG. It is a spectrum. Then, as shown in FIG. 12B, the Xc portion at the inner peripheral end of the implantation region Ab is close to the spectral shape of amorphous silicon, so that the crystallinity recovery by the heat treatment is insufficient. Inferred.
  • the crystallinity recovery of the portion in contact with the non-implantation region is fast, and the crystallinity recovery of the central portion away from the non-implantation region is slow. It is found that the crystallinity recovery is promoted when the crystallinity of the starting point is high.
  • the polysilicon layer has the P-type semiconductor region and the N-type as described above. Since at least one of the semiconductor regions has a portion on the glass substrate side where the collapse of crystallinity is suppressed, the glass substrate side becomes a starting point for the recovery of crystallinity, and the recovery of crystallinity is promoted. For this reason, the crystallinity of at least one of the P-type semiconductor region and the N-type semiconductor region of the polysilicon layer becomes as high as possible, so that the crystallinity of the junction portion of the polysilicon layer becomes as high as possible. Therefore, the crystallinity of the junction can be increased as much as possible, and the diode characteristics can be improved.
  • the concentration of impurity ions on the surface of the polysilicon layer on the glass substrate side is along the thickness direction of impurity ions in the polysilicon layer and the insulating film. It may be 1/10 or less of the maximum value of density.
  • the concentration of impurity ions on the surface of the polysilicon layer on the glass substrate side is in the thickness direction of the impurity ions in the polysilicon layer and the insulating film. Since it is 1/10 or less of the maximum value of the concentration along the line, the concentration along the thickness direction of the impurity ions in the polysilicon layer is specifically minimized on the surface on the glass substrate side.
  • An I-type semiconductor region that is not doped with impurity ions may be provided between the P-type semiconductor region and the N-type semiconductor region.
  • the I-type semiconductor region is provided between the P-type semiconductor region and the N-type semiconductor region, a PIN structure diode is specifically configured, and an optical sensor element with good response is obtained. Can be realized.
  • the other polysilicon layer may be provided in the same layer as the polysilicon layer, and the other polysilicon layer may constitute a part of the thin film transistor.
  • the thin film transistor can be used as a driver for reading the current value of the thin film diode that functions as the photosensor element.
  • the method for manufacturing a thin film diode according to the present invention includes a polysilicon layer forming step of forming a polysilicon layer on a glass substrate, an insulating film forming step of forming an insulating film so as to cover the polysilicon layer, and the insulating Doping impurity ions into the polysilicon layer through the film to form a P-type semiconductor region, and doping the impurity ions into the polysilicon layer through the insulating film, N N-type semiconductor region forming step for forming a semiconductor region, and heating the glass substrate on which the P-type semiconductor region and the N-type semiconductor region are formed, thereby recovering the crystallinity of the polysilicon layer and the doping
  • a method of manufacturing a thin film diode comprising a heating step of activating activated impurity ions, the P-type semiconductor region forming step and the N-type semiconductor region type In at least one of the steps, the impurity is adjusted such that the concentration of impurity ions in the polysilicon
  • the concentration along the thickness direction of the impurity ions in the polysilicon layer and the insulating film is the thickness direction of the polysilicon layer. Since the impurity ions are doped so as to be maximized on the insulating film side with respect to the intermediate position, the concentration of impurity ions in the polysilicon layer along the thickness direction is at least one of the P-type semiconductor region and the N-type semiconductor region. Is minimized on the surface of the glass substrate side, and the collapse of the crystallinity of the polysilicon layer on the glass substrate side is suppressed.
  • FIG. 9A is a photograph of the optical microscope before the heat treatment in the region Aa into which the impurity ions are implanted and the periphery thereof
  • FIG. 9B shows the X portion in FIG. It is a Raman spectrum in the Y part.
  • the Y portion of the non-implanted region has a sharp peak attributed to polysilicon in the vicinity of a wave number of 520 cm ⁇ 1 , so that the crystallinity is good and the implanted region Aa In the X portion at the center of the film, it almost matches the spectral shape of amorphous silicon. Therefore, it is presumed that the crystallinity of polysilicon is destroyed by the implantation of impurity ions.
  • FIG. 10A is a photograph of an optical microscope after the heat treatment in the region Aa into which the impurity ions are implanted and the periphery thereof
  • FIG. 10B shows the Xa portion and Xb in FIG. It is a Raman spectrum in a part and a Xc part.
  • the Xc portion at the inner peripheral end of the implantation region Aa has a sharp peak attributed to polysilicon in the vicinity of the wave number of 520 cm ⁇ 1 , so that the crystallinity is recovered. It is inferred that
  • the acceleration voltage is relatively low (for example, so that the concentration of impurity ions in the polysilicon layer along the thickness direction is maximized on the insulating film side of the polysilicon layer). 20 keV), the polysilicon layer region Aa is doped with impurity ions.
  • the acceleration voltage is relatively set so that the concentration of impurity ions in the polysilicon layer along the thickness direction becomes maximum on the glass substrate side of the polysilicon layer. Therefore, the region Ab of the polysilicon layer is doped with impurity ions.
  • FIG. 11 and 12 the acceleration voltage is relatively set so that the concentration of impurity ions in the polysilicon layer along the thickness direction becomes maximum on the glass substrate side of the polysilicon layer. Therefore, the region Ab of the polysilicon layer is doped with impurity ions.
  • FIG. 11A is a photograph of the optical microscope before the heat treatment in the region Ab in which the impurity ions are implanted and the periphery thereof, and FIG. 11B shows the X portion in FIG. It is a Raman spectrum in the Y part.
  • FIG. 12A is a photograph of an optical microscope after the heat treatment in and around the region Ab into which impurity ions are implanted
  • FIG. 12B is a Raman diagram at a portion Xc in FIG. It is a spectrum. Then, as shown in FIG. 12B, the Xc portion at the inner peripheral end of the implantation region Ab is close to the spectral shape of amorphous silicon, so that the crystallinity recovery by the heat treatment is insufficient. Inferred.
  • the crystallinity of the portion in contact with the non-implanted region is recovered quickly, and the recovery of the crystallinity of the central portion away from the non-implanted region is delayed. It is found that the crystallinity recovery is promoted when the crystallinity of the starting point is high.
  • the polysilicon layer has the P-type semiconductor region and the N-type semiconductor as described above.
  • the glass substrate side has a portion in which the collapse of the crystallinity is suppressed, so that the glass substrate side becomes a starting point for the recovery of crystallinity in the heating step, and the recovery of the crystallinity is promoted.
  • the crystallinity of at least one of the P-type semiconductor region and the N-type semiconductor region of the polysilicon layer becomes as high as possible, so that the crystallinity of the junction portion of the polysilicon layer becomes as high as possible. Therefore, the crystallinity of the junction can be increased as much as possible, and the diode characteristics can be improved.
  • the concentration of impurity ions in the polysilicon layer and the insulating film along the thickness direction is higher than the intermediate position in the thickness direction of the polysilicon layer.
  • the acceleration voltage at the time of doping the impurity ions may be set low so as to be maximized on the insulating film side.
  • the concentration of impurity ions in the polysilicon layer along the thickness direction is specifically minimized on the glass substrate side surface.
  • the concentration of impurity ions in the polysilicon layer and the insulating film along the thickness direction is increased in at least one of the region to be the P-type semiconductor region and the region to be the N-type semiconductor region.
  • the insulating film may be formed thick so as to be maximum on the insulating film side with respect to the intermediate position in the thickness direction of the silicon layer.
  • the concentration along the thickness direction of impurity ions in the polysilicon layer is specifically minimized on the glass substrate side surface in at least one of the P-type semiconductor region and the N-type semiconductor region.
  • the concentration along the thickness direction of the impurity ions in the polysilicon layer and the insulating film is at least one of the region to be the P-type semiconductor region and the region to be the N-type semiconductor region.
  • the polysilicon layer may be formed thick so as to be maximum on the insulating film side with respect to the intermediate position in the thickness direction of the polysilicon layer.
  • the concentration of impurity ions in the polysilicon layer along the thickness direction is specifically minimized on the surface on the glass substrate side.
  • the concentration along the thickness direction of the impurity ions in the polysilicon layer and the insulating film is higher than the intermediate position in the thickness direction of the polysilicon layer. Since it is maximized on the insulating film side, the crystallinity of the junction can be increased as much as possible, and the diode characteristics can be improved.
  • FIG. 1 is a plan view schematically showing a liquid crystal display device 50 according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the TFD 21 and the TFT 22 that constitute the liquid crystal display device 50.
  • FIG. 3 is a cross-sectional view schematically showing an ion implantation profile C in the TFD 21.
  • FIG. 4 is a cross-sectional view schematically showing another ion implantation profile C in the TFD 21.
  • FIG. 5 is a cross-sectional view showing a process of forming the TFD 21 and the TFT 22 constituting the liquid crystal display device 50.
  • FIG. 6 is a cross-sectional view schematically showing the direction of crystal recovery in TFD 21.
  • FIG. 1 is a plan view schematically showing a liquid crystal display device 50 according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the TFD 21 and the TFT 22 that constitute the liquid crystal display device 50.
  • FIG. 3 is a cross-
  • FIG. 7 is a graph showing the relationship between dark current and anode / cathode voltage in TFD.
  • FIG. 8 is a graph showing the relationship between the light / dark current ratio and the anode / cathode voltage in TFD.
  • FIG. 9 is a photograph (a) and a Raman spectrum (b) of the optical microscope before the heat treatment in the region Aa into which the impurity ions are implanted and the periphery thereof.
  • FIG. 10 is a photograph (a) of the optical microscope after the heat treatment in the region Aa into which the impurity ions are implanted and the periphery thereof, and the Raman spectrum (b) thereof.
  • FIG. 11 is a photograph (a) of the optical microscope before the heat treatment in the region Ab in which the impurity ions are implanted and the periphery thereof, and the Raman spectrum (b) thereof.
  • FIG. 12 is a photograph (a) and a Raman spectrum (b) of an optical microscope after heat treatment in and around the region Ab into which impurity ions are implanted.
  • FIG. 13 is a cross-sectional view schematically showing a conventional TFD 121.
  • FIG. 1 is a plan view schematically showing a liquid crystal display device 50 of the present embodiment
  • FIG. 2 is a cross-sectional view of a TFD 21 and a TFT 22 constituting the liquid crystal display device 50
  • 3 is a cross-sectional view schematically showing an ion implantation profile C in the TFD
  • FIG. 4 is a cross-sectional view schematically showing another ion implantation profile C in the TFD 21.
  • the liquid crystal display device 50 includes a TFT substrate 30, a CF substrate (not shown) disposed to face the TFT substrate 30, and a liquid crystal layer provided between the TFT substrate 30 and the CF substrate. And a sealing material (not shown) provided in a frame shape for adhering the TFT substrate 30 and the CF substrate to each other and enclosing a liquid crystal layer between the TFT substrate and the CF substrate.
  • a plurality of pixels P are provided in a matrix.
  • each pixel P performs image display in which a pixel region R that performs red display, a pixel region G that performs green display, and a pixel region B that performs blue display are vertically arranged in a line.
  • a display area D and a sensor area S adjacent to the display area D for detecting a touched position are provided.
  • Each pixel region R, G, and B includes a pixel electrode 20 and a TFT 22 connected to the pixel electrode 20, as shown in FIG.
  • a gate line (not shown) is provided around the pixel electrode 20 so as to extend along the upper side (or lower side) in the drawing, and the source extends so as to extend along the left side (or right side) in the drawing.
  • a line (not shown) is provided.
  • the TFT 22 includes a polysilicon layer 12b provided on the glass substrate 10 via the base coat film 11, a gate insulating film 13 provided so as to cover the polysilicon layer 12b, and a gate insulating film. 13 and a gate electrode 14 connected to the gate line.
  • the polysilicon layer 12b includes a source region 12bs connected to the source line, a drain region 12bd connected to the pixel electrode 20, and a gate electrode 14 between the source region 12bs and the drain region 12bd. And a channel region 12bi provided so as to overlap.
  • each sensor region S includes a TFD 21 provided as an optical sensor element, and a capacitor 23 connected to the TFD 21.
  • the capacitor 23 is charged by applying a voltage for a predetermined time in the forward direction of the TFD 21, and when light L enters the TFD 21, current leaks from the capacitor 23 and the potential of the capacitor 23 decreases. Therefore, the incidence of the light L is detected by measuring the voltage of the capacitor 23 after a predetermined time.
  • the TFD 21 includes a polysilicon layer 12a provided on the glass substrate 10 via a base coat film 11, and a gate insulating film 13 provided so as to cover the polysilicon layer 12a. .
  • the polysilicon layer 12a includes, for example, an anode P-type semiconductor region 12ap doped with boron ions as a high impurity concentration, and a cathode N-type semiconductor doped with phosphorus ions as a high impurity concentration.
  • a PIN structure diode is configured by including a region 12an and an I-type semiconductor region 12ai in which no impurity is doped between the P-type semiconductor region 12ap and the N-type semiconductor region 12an.
  • the concentration of impurity ions in the polysilicon layer 12a and the gate insulating film 13 along the thickness direction It is the maximum on the gate insulating film 13 side than the middle position in the thickness direction.
  • the maximum concentration points along the thickness direction of the impurity ions in the polysilicon layer 12a and the gate insulating film 13 are in the gate insulating film 13 as shown in FIG. b), the interface between the N-type semiconductor region 12an (polysilicon layer 12a) and the gate insulating film 13, or as shown in FIG. 4C, the N-type semiconductor region 12an (polysilicon layer 12a).
  • the concentration of impurity ions on the surface of the polysilicon layer 12a on the glass substrate 10 side is the maximum concentration value along the thickness direction of impurity ions in the polysilicon layer 12a and the gate insulating film 13 ( For example, it is preferably 1/10 or less of 1 ⁇ 10 +20 / cm 3 to 1 ⁇ 10 +21 / cm 3 ).
  • the CF substrate includes a red layer (not shown) provided so as to overlap the pixel region R of the TFT substrate 30, a green layer (not shown) provided so as to overlap the pixel region G, and a pixel region B. Between the blue layer (not shown) provided so as to overlap with the transparent layer (not shown) provided so as to overlap with the sensor region S, and between the red layer, the green layer, the blue layer and the transparent layer.
  • the liquid crystal layer is made of a nematic liquid crystal material having electro-optical characteristics.
  • the liquid crystal display device 50 configured as described above transmits, for example, light incident from a backlight by applying a predetermined voltage to the liquid crystal layer between the TFT substrate 30 and the CF substrate for each of the pixel regions R, G, and B.
  • the rate is adjusted to display an image, and the display screen is touched to change the amount of light received by the TFD 21 provided in each sensor region S. Based on the voltage value of the capacitor 23 at that time, The touched position is configured to be detected.
  • FIG. 5 is a cross-sectional view showing a process of forming the TFD 21 and the TFT 22 constituting the liquid crystal display device 50
  • FIG. 6 is a cross-sectional view schematically showing a crystal recovery direction in the TFD 21.
  • the manufacturing method of this embodiment includes a polysilicon layer forming step, a gate insulating film forming step, a gate electrode forming step, an N-type semiconductor region forming step, a P-type semiconductor region forming step, and a heating step.
  • a silicon oxide film is formed on the entire glass substrate 10 by a plasma CVD (Chemical Vapor Deposition) method to form the base coat film 11.
  • an amorphous silicon film (for example, about 50 nm in thickness) is formed on the entire substrate by plasma CVD using disilane or the like as a source gas, and then by laser light irradiation or the like. Heat treatment is performed to transform the film into a polysilicon film. Thereafter, the polysilicon film is patterned by photolithography to form polysilicon layers 12pa and 12pb as shown in FIG.
  • a silicon oxide film (for example, a thickness of about 30 nm) is formed by plasma CVD on the entire substrate on which the polysilicon layers 12pa and 12pb have been formed in the polysilicon layer forming step, and the gate insulating film 13 is formed. .
  • ⁇ Gate electrode formation process> A tantalum nitride film and a tungsten film are sequentially formed by sputtering on the entire substrate on which the gate insulating film 13 has been formed in the gate insulating film forming step, and then patterned by photolithography, as shown in FIG. As shown, a gate electrode 14 is formed.
  • a photosensitive resin is applied to the entire substrate on which the gate electrode 14 has been formed in the gate electrode formation step by spin coating, and then partially exposed and developed to form a photoresist 15 (FIG. 5). (See (c)).
  • the polysilicon layers 12pa and 12pb are doped into the polysilicon layers 12pa and 12pb through the gate insulating film 13 with, for example, phosphorus ions as impurity ions at a predetermined acceleration voltage (for example, 20 keV) (for example, , Average doping amount: 8 ⁇ 10 +14 / cm 2 ), as shown in FIG. 5C, in the polysilicon layer 12pb, the channel region 12bi overlaps the gate electrode 14 and the source region 12bs outside thereof. Then, the drain region 12db is formed, and the N-type semiconductor region 12an is formed in the polysilicon layer 12pa in the portion exposed from the photoresist 15.
  • a predetermined acceleration voltage for example, 20 keV
  • the channel region 12bi overlaps the gate electrode 14 and the source region 12bs outside thereof.
  • the drain region 12db is formed, and the N-type semiconductor region 12an is formed in the polysilicon layer 12pa in the portion exposed from the photoresist
  • ⁇ P-type semiconductor region forming process First, after removing the photoresist 15 from the substrate on which the N-type semiconductor region 12an and the like are formed in the N-type semiconductor region forming step, a photosensitive resin is applied to the entire substrate by a spin coat method, and then partially. The photoresist 16 is formed by exposing and developing (see FIG. 5D).
  • the polysilicon layer 12pa is doped with, for example, boron ions as impurity ions through the gate insulating film 13, thereby forming a polysilicon layer as shown in FIG.
  • a P-type semiconductor region 12 ap is formed in a portion exposed from the photoresist 16.
  • the substrate After removing the photoresist 16 from the substrate on which the P-type semiconductor region 12ap is formed in the P-type semiconductor region forming step, the substrate is heated at 550 ° C. for 1 hour to change the crystallinity of the polysilicon layers 12a and 12b.
  • the impurity ions doped in the N-type semiconductor region forming step and the P-type semiconductor region forming step are activated.
  • the crystallinity of the polysilicon layer 12a recovers from the glass substrate 10 side where the impurity ion doping amount is relatively small and the crystallinity collapse is suppressed, as shown in FIG. Middle arrow).
  • the TFD 21 and the TFT 22 of this embodiment can be manufactured. After that, an inorganic insulating film is formed so as to cover the TFD 21 and the TFT 22, a contact hole is formed in the inorganic insulating film, a source line is formed, and an organic insulating film is formed so as to cover the source line, etc.
  • the TFT substrate 30 can be manufactured by forming the pixel electrode 20 after forming the contact hole in the organic insulating film, and forming the alignment film so as to cover the pixel electrode 20.
  • FIG. 7 is a graph showing the relationship between the dark current and the anode / cathode voltage in TFD
  • FIG. 8 is a graph showing the relationship between the light / dark current ratio and the anode / cathode voltage in TFD. is there.
  • a TFD is manufactured by the above-described manufacturing method, and as a comparative example of the present invention, the acceleration voltage when doping phosphorus ions in the above-described manufacturing method is 35 keV (conventional conditions).
  • TFDs were manufactured by setting the average doping amount to 3 ⁇ 10 +14 / cm 2, and their diode characteristics were evaluated.
  • the relationship between the dark current (0 lx) and the anode / cathode voltage in each TFD was evaluated.
  • the concentration of impurity ions in the polysilicon layer 12a and the gate insulating film 13 in the thickness direction in the N-type semiconductor region forming step is polysilicon. Since the impurity ions are doped so as to be maximum on the gate insulating film 13 side with respect to the intermediate position in the thickness direction of the layer 12a, in the N-type semiconductor region 12an, along the thickness direction of the impurity ions in the polysilicon layer 12a. The concentration is minimized on the surface on the glass substrate 10 side, and the collapse of crystallinity on the glass substrate 10 side of the polysilicon layer 12a is suppressed.
  • the crystallinity recovery of the portion in contact with the non-implantation region is fast, and the crystallinity recovery of the central portion away from the non-implantation region is slow.
  • the polysilicon layer 12a has a portion in which the collapse of the crystallinity is suppressed on the glass substrate 10 side in the N-type semiconductor region 12an, so that the glass substrate 10 side becomes a starting point for the recovery of the crystallinity in the heating step. Recovery is promoted.
  • the crystallinity of the N-type semiconductor region 12an of the polysilicon layer 12a is as high as possible, the crystallinity of the junction of the polysilicon layer 12a can be as high as possible. Therefore, the crystallinity of the junction can be increased as much as possible, and the diode characteristics can be improved.
  • the acceleration voltage when doping phosphorus ions is set low, and a method of forming a portion in which the collapse of crystallinity is suppressed on the glass substrate 10 side of the polysilicon layer 12a is exemplified.
  • the thickness of the polysilicon layer is increased from, for example, 50 nm to 60 nm, or the thickness of the portion of the gate insulating film that overlaps the TFD is, for example, 20 nm thicker than the thickness of the portion that overlaps the TFT.
  • a portion in which the collapse of crystallinity is suppressed may be formed on the glass substrate side of the polysilicon layer.
  • the configuration in which the TFT 22 is provided as the switching element in each of the pixel regions R, G, and B is illustrated.
  • the TFT is charged with a circuit for charging the capacitor 23 in each sensor region S or for reading. It may be used for drivers.
  • this invention is crystalline on the glass substrate side of P type semiconductor region. It may be a configuration having a portion in which the collapse of the crystal is suppressed, or a configuration having a portion in which the collapse of crystallinity is suppressed on the glass substrate side of both the N-type semiconductor region and the P-type semiconductor region. .
  • the TFD 21 provided on the glass substrate 10 is exemplified, but the present invention can also be applied to a TFD provided on another substrate such as a plastic substrate or a stainless steel substrate.
  • the present invention can improve the diode characteristics of TFD, and thus is useful for a display device, a touch panel, an image sensor, and the like provided with TFD.

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Abstract

　ガラス基板（１０）と、ガラス基板（１０）に設けられ、各々、不純物イオンがドープされたＰ型半導体領域（１２ａｐ）及びＮ型半導体領域（１２ａｎ）を同一平面に有するポリシリコン層（１２ａ）と、ポリシリコン層（１２ａ）を覆うように設けられた絶縁膜（１３）とを備えたＴＦＤ（２１）であって、Ｐ型半導体領域（１２ａｐ）及びＮ型半導体領域（１２ａｎ）の少なくとも一方において、ポリシリコン層（１２ａ）及び絶縁膜（１３）における不純物イオンの厚さ方向に沿った濃度は、ポリシリコン層（１２ａ）の厚さ方向の中間位置よりも絶縁膜（１３）側で最大になっている。

Description

薄膜ダイオード及びその製造方法
　本発明は、薄膜ダイオード及びその製造方法に関し、特に、ガラス基板に設けられた薄膜ダイオード及びその製造方法に関するものである。
　薄膜ダイオード（Thin Film Diode、以下、「ＴＦＤ」と称する）は、例えば、ボロンイオンがドープされたＰ型半導体領域と、リンイオンがドープされたＮ型半導体領域とを有するポリ（多結晶）シリコン層を備えている。
　例えば、特許文献１には、多結晶シリコンからなるダイオードのＰＮ接合面の濃度勾配を急峻にしたり、あるいは接合面近傍を非結晶化することによって、逆方向ダイオードのリーク電流の増大を実現させた半導体装置が開示されている。
　また、ＴＦＤは、光信号を電気信号に変換するための光センサー素子として機能するので、近年、スイッチング素子として薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」と称する）が設けられたＴＦＴ基板上にＴＦＤを光センサー素子として搭載した表示装置が提案されている。
　例えば、特許文献２には、ガラス基板上の薄膜トランジスタの活性層とＰＩＮダイオードの光電変換部とをアモルファスシリコン薄膜で構成し、活性層と光電変換部とに必要に応じて同一工程で不純物をドープして、ドーピング濃度を異ならせるアレイ基板の製造方法が開示されている。そして、これによれば、所望の特性の薄膜トランジスタと光感度が向上したＰＩＮダイオードとを容易かつ少ない工程数でガラス基板上に同時に製造できる、と記載されている。
国際公開第９６／３３５１４号パンフレット 特開２００５－４３６７２号公報
　図１３は、従来のＴＦＤ１２１を模式的に示した断面図である。
　ＴＦＤ１２１は、図１３に示すように、ガラス基板１１０上にベースコート膜１１１を介して設けられたポリシリコン層１１２と、ポリシリコン層１１２を覆うように設けられた絶縁膜１１３とを備えている。
　ポリシリコン層１１２は、図１３に示すように、不純物としてボロンイオンが高濃度にドープされたＰ型半導体領域１１２ｐと、不純物としてリンイオンが高濃度にドープされたＮ型半導体領域１１２ｎと、不純物がドープされていないＩ型半導体領域１１２ｉとを備え、ＰＩＮ構造のダイオードを構成している。
　ここで、従来のＴＦＤ１２１を製造する際には、不純物としてイオンをドープした後に、その不純物イオンのドーピングにより崩壊したポリシリコン層１１２の結晶性を回復させると共に、ドープされた不純物イオンを活性化するために、その基板を加熱処理する必要がある。しかしながら、ガラス基板１１０を用いたＴＦＤ１２１では、高い温度で加熱処理することが困難であるので、ポリシリコン層１１２の結晶回復が不十分になり易い。そのため、ポリシリコン層１１２において、Ｐ型半導体領域１１２ｐとＩ型半導体領域１１２ｉとの接合部、及びＮ型半導体領域１１２ｎとＩ型半導体領域１１２ｉとの接合部の結晶性が低くなるので、ダイオードの特性が低下してしまう。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、接合部の結晶性を可及的に高め、ダイオード特性を向上させることにある。
　上記目的を達成するために、本発明は、Ｐ型半導体領域及びＮ型半導体領域の少なくとも一方において、ポリシリコン層及び絶縁膜における不純物イオンの厚さ方向に沿った濃度がポリシリコン層の厚さ方向の中間位置よりも絶縁膜側で最大になるようにしたものである。
　具体的に本発明に係る薄膜ダイオードは、ガラス基板と、上記ガラス基板に設けられ、各々、不純物イオンがドープされたＰ型半導体領域及びＮ型半導体領域を同一平面に有するポリシリコン層と、上記ポリシリコン層を覆うように設けられた絶縁膜とを備えた薄膜ダイオードであって、上記Ｐ型半導体領域及びＮ型半導体領域の少なくとも一方において、上記ポリシリコン層及び絶縁膜における不純物イオンの厚さ方向に沿った濃度は、上記ポリシリコン層の厚さ方向の中間位置よりも上記絶縁膜側で最大になっていることを特徴とする。
　上記の構成によれば、ポリシリコン層及び絶縁膜における不純物イオンの厚さ方向に沿った濃度がポリシリコン層の厚さ方向の中間位置よりも絶縁膜側で最大になっているので、Ｐ型半導体領域及びＮ型半導体領域の少なくとも一方では、ポリシリコン層における不純物イオンの厚さ方向に沿った濃度がガラス基板側の面で最小になり、ポリシリコン層のガラス基板側において結晶性の崩壊が抑制されている。
　ここで、図９（ａ）は、不純物イオンが注入された領域Ａａ及びその周囲における加熱処理前の光学顕微鏡の写真であり、図９（ｂ）は、図９（ａ）中のＸ部及びＹ部におけるラマンスペクトルである。そして、図９（ｂ）に示すように、非注入領域のＹ部では、波数５２０ｃｍ－１付近にポリシリコンに帰属する鋭いピークを有しているので、結晶性が良好であり、注入領域Ａａの中央のＸ部では、アモルファスシリコンのスペクトル形状とほぼ一致するので、不純物イオンの注入により、ポリシリコンの結晶性が崩壊していることが推察される。
　また、図１０（ａ）は、不純物イオンが注入された領域Ａａ及びその周囲における加熱処理後の光学顕微鏡の写真であり、図１０（ｂ）は、図１０（ａ）中のＸａ部、Ｘｂ部及びＸｃ部におけるラマンスペクトルである。そして、図１０（ｂ）に示すように、注入領域Ａａの内周端部のＸｃ部では、波数５２０ｃｍ－１付近にポリシリコンに帰属する鋭いピークを有しているので、結晶性が回復していることが推察される。
　なお、図９及び図１０の実験データでは、ポリシリコン層における不純物イオンの厚さ方向に沿った濃度がポリシリコン層の絶縁膜側で最大になるように、加速電圧を相対的に低く（例えば、２０ｋｅＶ）して、ポリシリコン層の領域Ａａに不純物イオンをドープしている。これに対して、以下の図１１及び図１２の実験データでは、ポリシリコン層における不純物イオンの厚さ方向に沿った濃度がポリシリコン層のガラス基板側で最大になるように、加速電圧を相対的に高く（例えば、３５ｋｅＶ）して、ポリシリコン層の領域Ａｂに不純物イオンをドープしている。具体的に図１１（ａ）は、不純物イオンが注入された領域Ａｂ及びその周囲における加熱処理前の光学顕微鏡の写真であり、図１１（ｂ）は、図１１（ａ）中のＸ部及びＹ部におけるラマンスペクトルである。また、図１２（ａ）は、不純物イオンが注入された領域Ａｂ及びその周囲における加熱処理後の光学顕微鏡の写真であり、図１２（ｂ）は、図１２（ａ）中のＸｃ部におけるラマンスペクトルである。そして、図１２（ｂ）に示すように、注入領域Ａｂの内周端部のＸｃ部では、アモルファスシリコンのスペクトル形状に近いので、加熱処理による結晶性の回復が不十分になっていることが推察される。
　これらのことにより、不純物イオンの注入領域Ａａでは、非注入領域に接する部分の結晶性の回復が速く、非注入領域から離れた中央の部分の結晶性の回復が遅くなるので、結晶性の回復の起点となる部分の結晶性が高いと、結晶性の回復が促進される、という知見が得られる。
　このポリシリコン層の膜面方向に沿った結晶性の回復における知見を、厚さ方向に沿った結晶性の回復に置き換えると、ポリシリコン層は、上記のように、Ｐ型半導体領域及びＮ型半導体領域の少なくとも一方において、ガラス基板側に結晶性の崩壊が抑制された部分を有しているので、ガラス基板側が結晶性の回復の起点になり、結晶性の回復が促進される。そのため、ポリシリコン層のＰ型半導体領域及びＮ型半導体領域の少なくとも一方の結晶性が可及的に高くなるので、ポリシリコン層の接合部の結晶性が可及的に高くなる。したがって、接合部の結晶性を可及的に高め、ダイオード特性を向上させることが可能になる。
　上記Ｐ型半導体領域及びＮ型半導体領域の少なくとも一方において、上記ポリシリコン層の上記ガラス基板側の面における不純物イオンの濃度は、上記ポリシリコン層及び絶縁膜における不純物イオンの厚さ方向に沿った濃度の最大値の１／１０以下であってもよい。
　上記の構成によれば、Ｐ型半導体領域及びＮ型半導体領域の少なくとも一方では、ポリシリコン層のガラス基板側の面における不純物イオンの濃度がポリシリコン層及び絶縁膜における不純物イオンの厚さ方向に沿った濃度の最大値の１／１０以下になっているので、ポリシリコン層における不純物イオンの厚さ方向に沿った濃度がガラス基板側の面で具体的に最小になる。
　上記Ｐ型半導体領域及びＮ型半導体領域の間には、不純物イオンがドープされていないＩ型半導体領域が設けられていてもよい。
　上記の構成によれば、Ｐ型半導体領域及びＮ型半導体領域の間にＩ型半導体領域が設けられているので、ＰＩＮ構造のダイオードが具体的に構成され、応答性の良好な光センサー素子を実現することが可能になる。
　上記ポリシリコン層と同一層に他のポリシリコン層を有し、上記他のポリシリコン層は、薄膜トランジスタの一部を構成していてもよい。
　上記の構成によれば、他のポリシリコン層が薄膜トランジスタの一部を構成しているので、その薄膜トランジスタを、光センサー素子として機能する薄膜ダイオードの電流値を読み出すためのドライバとして利用することが可能になり、また、スイッチング素子として薄膜トランジスタが設けられた薄膜トランジスタ基板上に薄膜ダイオードを光センサー素子として搭載したタッチ認識能を有する表示装置やイメージセンサーなどを実現することが可能になる。
　また、本発明に係る薄膜ダイオードの製造方法は、ガラス基板にポリシリコン層を形成するポリシリコン層形成工程と、上記ポリシリコン層を覆うように絶縁膜を形成する絶縁膜形成工程と、上記絶縁膜を介して上記ポリシリコン層に不純物イオンをドープして、Ｐ型半導体領域を形成するＰ型半導体領域形成工程と、上記絶縁膜を介して上記ポリシリコン層に不純物イオンをドープして、Ｎ型半導体領域を形成するＮ型半導体領域形成工程と、上記Ｐ型半導体領域及びＮ型半導体領域が形成されたガラス基板を加熱することにより、上記ポリシリコン層の結晶性を回復させると共に、上記ドープされた不純物イオンを活性化する加熱工程とを備える薄膜ダイオードの製造方法であって、上記Ｐ型半導体領域形成工程及びＮ型半導体領域形成工程の少なくとも一方では、上記ポリシリコン層及び絶縁膜における不純物イオンの厚さ方向に沿った濃度が上記ポリシリコン層の厚さ方向の中間位置よりも上記絶縁膜側で最大になるように、不純物イオンをドープすることを特徴とする。
　上記の方法によれば、Ｐ型半導体領域形成工程及びＮ型半導体領域形成工程の少なくとも一方において、ポリシリコン層及び絶縁膜における不純物イオンの厚さ方向に沿った濃度がポリシリコン層の厚さ方向の中間位置よりも絶縁膜側で最大になるように、不純物イオンをドープするので、Ｐ型半導体領域及びＮ型半導体領域の少なくとも一方では、ポリシリコン層における不純物イオンの厚さ方向に沿った濃度がガラス基板側の面で最小になり、ポリシリコン層のガラス基板側における結晶性の崩壊が抑制される。
　ここで、図９（ａ）は、不純物イオンが注入された領域Ａａ及びその周囲における加熱処理前の光学顕微鏡の写真であり、図９（ｂ）は、図９（ａ）中のＸ部及びＹ部におけるラマンスペクトルである。そして、図９（ｂ）に示すように、非注入領域のＹ部では、波数５２０ｃｍ－１付近にポリシリコンに帰属する鋭いピークを有しているので、結晶性が良好であり、注入領域Ａａの中央のＸ部では、アモルファスシリコンのスペクトル形状とほぼ一致するので、不純物イオンの注入により、ポリシリコンの結晶性が崩壊していることが推察される。
　また、図１０（ａ）は、不純物イオンが注入された領域Ａａ及びその周囲における加熱処理後の光学顕微鏡の写真であり、図１０（ｂ）は、図１０（ａ）中のＸａ部、Ｘｂ部及びＸｃ部におけるラマンスペクトルである。そして、図１０（ｂ）に示すように、注入領域Ａａの内周端部のＸｃ部では、波数５２０ｃｍ－１付近にポリシリコンに帰属する鋭いピークを有しているので、結晶性が回復していることが推察される。
　なお、図９及び図１０の実験データでは、ポリシリコン層における不純物イオンの厚さ方向に沿った濃度がポリシリコン層の絶縁膜側で最大になるように、加速電圧を相対的に低く（例えば、２０ｋｅＶ）して、ポリシリコン層の領域Ａａに不純物イオンをドープしている。これに対して、以下の図１１及び図１２の実験データでは、ポリシリコン層における不純物イオンの厚さ方向に沿った濃度がポリシリコン層のガラス基板側で最大になるように、加速電圧を相対的に高く（例えば、３５ｋｅＶ）して、ポリシリコン層の領域Ａｂに不純物イオンをドープしている。具体的に図１１（ａ）は、不純物イオンが注入された領域Ａｂ及びその周囲における加熱処理前の光学顕微鏡の写真であり、図１１（ｂ）は、図１１（ａ）中のＸ部及びＹ部におけるラマンスペクトルである。また、図１２（ａ）は、不純物イオンが注入された領域Ａｂ及びその周囲における加熱処理後の光学顕微鏡の写真であり、図１２（ｂ）は、図１２（ａ）中のＸｃ部におけるラマンスペクトルである。そして、図１２（ｂ）に示すように、注入領域Ａｂの内周端部のＸｃ部では、アモルファスシリコンのスペクトル形状に近いので、加熱処理による結晶性の回復が不十分になっていることが推察される。
　これらのことにより、不純物イオンの注入領域Ａでは、非注入領域に接する部分の結晶性の回復が速く、非注入領域から離れた中央の部分の結晶性の回復が遅くなるので、結晶性の回復の起点となる部分の結晶性が高いと、結晶性の回復が促進される、という知見が得られる。
　このポリシリコン層の膜面方向に沿った結晶性の回復における知見を厚さ方向に沿った結晶性の回復に置き換えると、ポリシリコン層は、上記のように、Ｐ型半導体領域及びＮ型半導体領域の少なくとも一方において、ガラス基板側に結晶性の崩壊が抑制された部分を有しているので、加熱工程でガラス基板側が結晶性の回復の起点になり、結晶性の回復が促進される。そのため、ポリシリコン層のＰ型半導体領域及びＮ型半導体領域の少なくとも一方の結晶性が可及的に高くなるので、ポリシリコン層の接合部の結晶性が可及的に高くなる。したがって、接合部の結晶性を可及的に高め、ダイオード特性を向上させることが可能になる。
　上記Ｐ型半導体領域形成工程及びＮ型半導体領域形成工程の少なくとも一方では、上記ポリシリコン層及び絶縁膜における不純物イオンの厚さ方向に沿った濃度が上記ポリシリコン層の厚さ方向の中間位置よりも上記絶縁膜側で最大になるように、上記不純物イオンをドープする際の加速電圧を低く設定してもよい。
　上記の方法によれば、不純物イオンをドープする際の加速電圧を低く設定すれば、不純物イオンがポリシリコン層のガラス基板側の面に到達し難くなるので、Ｐ型半導体領域及びＮ型半導体領域の少なくとも一方において、ポリシリコン層における不純物イオンの厚さ方向に沿った濃度がガラス基板側の面で具体的に最小になる。
　上記絶縁膜形成工程では、上記Ｐ型半導体領域となる領域、及びＮ型半導体領域となる領域の少なくとも一方において、上記ポリシリコン層及び絶縁膜における不純物イオンの厚さ方向に沿った濃度が上記ポリシリコン層の厚さ方向の中間位置よりも上記絶縁膜側で最大になるように、上記絶縁膜を厚く形成してもよい。
　上記の方法によれば、ポリシリコン層を覆う絶縁膜を厚く形成すれば、絶縁膜の表面からポリシリコン層のガラス基板側の面までの距離が遠くなり、不純物イオンがポリシリコン層のガラス基板側の面に到達し難くなるので、Ｐ型半導体領域及びＮ型半導体領域の少なくとも一方において、ポリシリコン層における不純物イオンの厚さ方向に沿った濃度がガラス基板側の面で具体的に最小になる。
　上記ポリシリコン層形成工程では、上記Ｐ型半導体領域となる領域、及びＮ型半導体領域となる領域の少なくとも一方において、上記ポリシリコン層及び絶縁膜における不純物イオンの厚さ方向に沿った濃度が上記ポリシリコン層の厚さ方向の中間位置よりも上記絶縁膜側で最大になるように、上記ポリシリコン層を厚く形成してもよい。
　上記の方法によれば、ポリシリコン層自体を厚く形成すれば、絶縁膜の表面からポリシリコン層のガラス基板側の面までの距離が遠くなり、不純物イオンがポリシリコン層のガラス基板側の面に到達し難くなるので、Ｐ型半導体領域及びＮ型半導体領域の少なくとも一方において、ポリシリコン層における不純物イオンの厚さ方向に沿った濃度がガラス基板側の面で具体的に最小になる。
　本発明によれば、Ｐ型半導体領域及びＮ型半導体領域の少なくとも一方において、ポリシリコン層及び絶縁膜における不純物イオンの厚さ方向に沿った濃度がポリシリコン層の厚さ方向の中間位置よりも絶縁膜側で最大になっているので、接合部の結晶性を可及的に高め、ダイオード特性を向上させることができる。
図１は、本発明の実施形態に係る液晶表示装置５０を模式的に示す平面図である。 図２は、液晶表示装置５０を構成するＴＦＤ２１及びＴＦＴ２２の断面図である。 図３は、ＴＦＤ２１におけるイオン注入プロファイルＣを模式的に示す断面図である。 図４は、ＴＦＤ２１における他のイオン注入プロファイルＣを模式的に示す断面図である。 図５は、液晶表示装置５０を構成するＴＦＤ２１及びＴＦＴ２２の形成工程を示す断面図である。 図６は、ＴＦＤ２１における結晶回復の方向を模式的に示す断面図である。 図７は、ＴＦＤにおける暗電流とアノード／カソード間電圧との関係を示すグラフである。 図８は、ＴＦＤにおける明／暗電流比とアノード／カソード間電圧との関係を示すグラフである。 図９は、不純物イオンが注入された領域Ａａ及びその周囲における加熱処理前の光学顕微鏡の写真（ａ）並びにそのラマンスペクトル（ｂ）である。 図１０は、不純物イオンが注入された領域Ａａ及びその周囲における加熱処理後の光学顕微鏡の写真（ａ）並びにそのラマンスペクトル（ｂ）である。 図１１は、不純物イオンが注入された領域Ａｂ及びその周囲における加熱処理前の光学顕微鏡の写真（ａ）並びにそのラマンスペクトル（ｂ）である。 図１２は、不純物イオンが注入された領域Ａｂ及びその周囲における加熱処理後の光学顕微鏡の写真（ａ）並びにそのラマンスペクトル（ｂ）である。 図１３は、従来のＴＦＤ１２１を模式的に示す断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではない。
　図１は、本実施形態の液晶表示装置５０を模式的に示す平面図であり、図２は、液晶表示装置５０を構成するＴＦＤ２１及びＴＦＴ２２の断面図である。また、図３は、ＴＦＤ２１におけるイオン注入プロファイルＣを模式的に示す断面図であり、図４は、ＴＦＤ２１における他のイオン注入プロファイルＣを模式的に示す断面図である。
　液晶表示装置５０は、図１に示すように、ＴＦＴ基板３０と、ＴＦＴ基板３０に対向して配置されたＣＦ基板（不図示）と、ＴＦＴ基板３０及びＣＦ基板の間に設けられた液晶層と、ＴＦＴ基板３０及びＣＦ基板を互いに接着すると共に、ＴＦＴ基板及びＣＦ基板の間で液晶層を封入するために枠状に設けられたシール材（不図示）とを備えている。
　ＴＦＴ基板３０では、複数の画素Ｐ（図１参照）がマトリクス状に設けられている。
　各画素Ｐは、図１に示すように、赤色表示を行う画素領域Ｒ、緑色表示を行う画素領域Ｇ、及び青色表示を行う画素領域Ｂが縦に一列に配列された画像表示を行うための表示領域Ｄと、タッチされた位置を検出するために表示領域Ｄに隣接されたセンサー領域Ｓとを備えている。
　各画素領域Ｒ、Ｇ及びＢは、図１に示すように、画素電極２０と、画素電極２０に接続されたＴＦＴ２２とを備えている。ここで、画素電極２０の周囲には、その図中上辺（又は下辺）に沿って延びるようにゲート線（不図示）が設けられ、その図中左辺（又は右辺）に沿って延びるようにソース線（不図示）が設けられている。
　ＴＦＴ２２は、図２に示すように、ガラス基板１０上にベースコート膜１１を介して設けられたポリシリコン層１２ｂと、ポリシリコン層１２ｂを覆うように設けられたゲート絶縁膜１３と、ゲート絶縁膜１３上に設けられ、上記ゲート線に接続されたゲート電極１４とを備えている。
　ポリシリコン層１２ｂは、図２に示すように、上記ソース線に接続されたソース領域１２ｂｓと、画素電極２０に接続されたドレイン領域１２ｂｄと、ソース領域１２ｂｓ及びドレイン領域１２ｂｄの間にゲート電極１４に重なるように設けられたチャネル領域１２ｂｉとを備えている。
　各センサー領域Ｓは、図１に示すように、光センサー素子として設けられたＴＦＤ２１と、ＴＦＤ２１に接続されたコンデンサー２３とを備えている。そして、各センサー領域Ｓでは、ＴＦＤ２１の順方向に所定時間電圧をかけてコンデンサー２３を充電し、ＴＦＤ２１に光Ｌが入射した場合には、コンデンサー２３から電流が漏れてコンデンサー２３の電位が低下するので、所定時間後のコンデンサー２３の電圧を測定することにより、光Ｌの入射を検出することになる。
　ＴＦＤ２１は、図２に示すように、ガラス基板１０上にベースコート膜１１を介して設けられたポリシリコン層１２ａと、ポリシリコン層１２ａを覆うように設けられたゲート絶縁膜１３とを備えている。
　ポリシリコン層１２ａは、図２に示すように、例えば、不純物としてボロンイオンが高濃度にドープされたアノードのＰ型半導体領域１２ａｐと、不純物としてリンイオンが高濃度にドープされたカソードのＮ型半導体領域１２ａｎと、Ｐ型半導体領域１２ａｐ及びＮ型半導体領域１２ａｎの間に不純物がドープされていないＩ型半導体領域１２ａｉとを備え、ＰＩＮ構造のダイオードを構成している。
　Ｎ型半導体領域１２ａｎでは、図３に示すように、ポリシリコン層１２ａ及びゲート絶縁膜１３における不純物イオンの厚さ方向に沿った濃度（図中イオン注入プロファイルＣ参照）が、ポリシリコン層１２ａの厚さ方向の中間位置よりもゲート絶縁膜１３側で最大になっている。ここで、ポリシリコン層１２ａ及びゲート絶縁膜１３における不純物イオンの厚さ方向に沿った濃度の最大点は、図４（ａ）に示すように、ゲート絶縁膜１３中であったり、図４（ｂ）に示すように、Ｎ型半導体領域１２ａｎ（ポリシリコン層１２ａ）とゲート絶縁膜１３との界面であったり、図４（ｃ）に示すように、Ｎ型半導体領域１２ａｎ（ポリシリコン層１２ａ）の上半分中であってもよい。そして、Ｎ型半導体領域１２ａｎでは、ポリシリコン層１２ａのガラス基板１０側の面における不純物イオンの濃度がポリシリコン層１２ａ及びゲート絶縁膜１３における不純物イオンの厚さ方向に沿った濃度の最大値（例えば、１×１０＋２０／ｃｍ３～１×１０＋２１／ｃｍ３）の１／１０以下になっていることが好ましい。
　上記ＣＦ基板は、ＴＦＴ基板３０の画素領域Ｒに重なるように設けられた赤色層（不図示）と、同じく画素領域Ｇに重なるように設けられた緑色層（不図示）と、同じく画素領域Ｂに重なるように設けられた青色層（不図示）と、同じくセンサー領域Ｓに重なるように設けられた透明層（不図示）と、赤色層、緑色層、青色層及び透明層の間に設けられたブラックマトリクス（不図示）と、赤色層、緑色層、青色層、透明層及びブラックマトリクスを覆うように設けられた共通電極（不図示）と、その共通電極を覆うように設けられた配向膜（不図示）とを備えている。
　上記液晶層は、電気光学特性を有するネマチックの液晶材料などにより構成されている。
　上記構成の液晶表示装置５０は、ＴＦＴ基板３０及びＣＦ基板の間の液晶層に各画素領域Ｒ、Ｇ及びＢ毎に所定の電圧を印加することにより、例えば、バックライトから入射する光の透過率を調整して、画像表示を行うと共に、表示画面がタッチされることにより、各センサー領域Ｓに設けられたＴＦＤ２１の受光量に変化が生じ、そのときのコンデンサー２３の電圧値に基づいて、タッチされた位置を検出するように構成されている。
　次に、本実施形態の液晶表示装置５０を構成するＴＦＤ２１及びＴＦＴ２２を製造する方法について、図５及び図６を用いて説明する。ここで、図５は、液晶表示装置５０を構成するＴＦＤ２１及びＴＦＴ２２の形成工程を示す断面図であり、図６は、ＴＦＤ２１における結晶回復の方向を模式的に示す断面図である。なお、本実施形態の製造方法は、ポリシリコン層形成工程、ゲート絶縁膜形成工程、ゲート電極形成工程、Ｎ型半導体領域形成工程、Ｐ型半導体領域形成工程及び加熱工程を備える。
　＜ポリシリコン層形成工程＞
　まず、ガラス基板１０の基板全体に、プラズマＣＶＤ（Chemical Vapor Deposition）法により、例えば、酸化シリコン膜を成膜して、ベースコート膜１１を形成する。
　続いて、ベースコート膜１１が形成され基板全体に、原料ガスとしてジシランなどを用いて、プラズマＣＶＤ法により、アモルファスシリコン膜（例えば、厚さ５０ｎｍ程度）を成膜した後、レーザー光の照射などによる加熱処理を行ってポリシリコン膜に変成する。その後、そのポリシリコン膜をフォトリソグラフィによりパターニングして、図５（ａ）に示すように、ポリシリコン層１２ｐａ及び１２ｐｂを形成する。
　＜ゲート絶縁膜形成工程＞
　上記ポリシリコン層形成工程でポリシリコン層１２ｐａ及び１２ｐｂが形成された基板全体に、プラズマＣＶＤ法により、酸化シリコン膜（例えば、厚さ３０ｎｍ程度）を成膜して、ゲート絶縁膜１３を形成する。
　＜ゲート電極形成工程＞
　上記ゲート絶縁膜形成工程でゲート絶縁膜１３が形成された基板全体に、スパッタリング法により、窒化タンタル膜及びタングステン膜を順次成膜し、その後、フォトリソグラフィによりパターニングして、図５（ｂ）に示すように、ゲート電極１４を形成する。
　＜Ｎ型半導体領域形成工程＞
　まず、上記ゲート電極形成工程でゲート電極１４が形成された基板全体に、スピンコート法により、感光性樹脂を塗布した後に、部分的に露光及び現像して、フォトレジスト１５を形成する（図５（ｃ）参照）。
　続いて、ゲート電極１４及びフォトレジスト１５をマスクとして、ゲート絶縁膜１３を介してポリシリコン層１２ｐａ及び１２ｐｂに、例えば、不純物イオンとして、リンイオンを所定の加速電圧（例えば、２０ｋｅＶ）でドープ（例えば、平均ドープ量：８×１０＋１４／ｃｍ２）することにより、図５（ｃ）に示すように、ポリシリコン層１２ｐｂにおいて、ゲート電極１４に重なる部分にチャネル領域１２ｂｉ、その外側にソース領域１２ｂｓ及びドレイン領域１２ｄｂを形成し、ポリシリコン層１２ｐａにおいて、フォトレジスト１５から露出する部分にＮ型半導体領域１２ａｎを形成する。
　＜Ｐ型半導体領域形成工程＞
　まず、上記Ｎ型半導体領域形成工程でＮ型半導体領域１２ａｎなどが形成された基板からフォトレジスト１５を除去した後に、その基板全体に、スピンコート法により、感光性樹脂を塗布した後に、部分的に露光及び現像して、フォトレジスト１６を形成する（図５（ｄ）参照）。
　続いて、フォトレジスト１６をマスクとして、ゲート絶縁膜１３を介してポリシリコン層１２ｐａに、例えば、不純物イオンとして、ボロンイオンをドープすることにより、図５（ｄ）に示すように、ポリシリコン層１２ｐａにおいて、フォトレジスト１６から露出する部分にＰ型半導体領域１２ａｐを形成する。
　＜加熱工程＞
　上記Ｐ型半導体領域形成工程でＰ型半導体領域１２ａｐが形成された基板からフォトレジスト１６を除去した後に、その基板を５５０℃で１時間、加熱して、ポリシリコン層１２ａ及び１２ｂの結晶性を回復させると共に、上記Ｎ型半導体領域形成工程及びＰ型半導体領域形成工程でドープされた不純物イオンを活性化する。ここで、加熱工程において、ポリシリコン層１２ａの結晶性は、図６に示すように、不純物イオンのドープ量が相対的に少なく結晶性の崩壊が抑制されたガラス基板１０側から回復する（図中矢印参照）。
　以上のようにして、本実施形態のＴＦＤ２１及びＴＦＴ２２を製造することができる。その後、ＴＦＤ２１及びＴＦＴ２２を覆うように無機絶縁膜を形成し、その無機絶縁膜にコンタクトホールを形成した後にソース線などを形成し、そのソース線などを覆うように有機絶縁膜を形成し、その有機絶縁膜にコンタクトホールを形成した後に画素電極２０を形成し、その画素電極２０を覆うように配向膜を形成することにより、ＴＦＴ基板３０を製造することができる。
　次に、具体的に行った実験について図７及び図８を用いて説明する。ここで、図７は、ＴＦＤにおける暗電流とアノード／カソード間電圧との関係を示すグラフであり、図８は、ＴＦＤにおける明／暗電流比とアノード／カソード間電圧との関係を示すグラフである。
　詳細には、本発明の実施例として、上述した製造方法によりＴＦＤを製造し、また、本発明の比較例として、上述した製造方法におけるリンイオンをドープするときの加速電圧を３５ｋｅＶ（従来の条件）とする共に、シート抵抗を実施例のものと揃えるために平均ドープ量を３×１０＋１４／ｃｍ２とすることによりＴＦＤを製造し、それらのダイオード特性を評価した。
　ダイオード特性としては、ます、各ＴＦＤにおける暗電流（０ｌｘ）とアノード／カソード間電圧との関係を評価した。
　図７に示すように、相対的に低加速でドープした実施例（図中実線部ａ）では、相対的に高加速でドープした比較例（図中破線部ｂ）に比べ、暗電流が低下することが確認された。
　また、各ＴＦＤにおける明（１００００ｌｘ）／暗（０ｌｘ）の電流比とアノード／カソード間電圧との関係を評価した。
　図８に示すように、相対的に低加速でドープした実施例（図中実線部ａ）では、相対的に高加速でドープした比較例（図中破線部ｂ）に比べ、明暗の電流比が増大することが確認された。
　以上の実験により、本発明によれば、ＴＦＤの感度（ダイナミックレンジ）、すなわち、ダイオードの特性が向上することが確認された。
　以上説明したように、本実施形態のＴＦＤ２１及びその製造方法によれば、Ｎ型半導体領域形成工程において、ポリシリコン層１２ａ及びゲート絶縁膜１３における不純物イオンの厚さ方向に沿った濃度がポリシリコン層１２ａの厚さ方向の中間位置よりもゲート絶縁膜１３側で最大になるように、不純物イオンをドープするので、Ｎ型半導体領域１２ａｎでは、ポリシリコン層１２ａにおける不純物イオンの厚さ方向に沿った濃度がガラス基板１０側の面で最小になり、ポリシリコン層１２ａのガラス基板１０側における結晶性の崩壊が抑制される。そして、上述したように、不純物イオンの注入領域では、非注入領域に接する部分の結晶性の回復が速く、非注入領域から離れた中央の部分の結晶性の回復が遅くなるので、結晶性の回復の起点となる部分の結晶性が高いと、結晶性の回復が促進される、という知見（図９及び図１０参照）を厚さ方向に沿った結晶性の回復に置き換えると、ポリシリコン層１２ａは、Ｎ型半導体領域１２ａｎにおいて、ガラス基板１０側に結晶性の崩壊が抑制された部分を有しているので、加熱工程でガラス基板１０側が結晶性の回復の起点になり、結晶性の回復が促進される。そのため、ポリシリコン層１２ａのＮ型半導体領域１２ａｎの結晶性が可及的に高くなるので、ポリシリコン層１２ａの接合部の結晶性が可及的に高くすることができる。したがって、接合部の結晶性を可及的に高め、ダイオード特性を向上させることができる。
　本実施形態では、リンイオンをドープするときの加速電圧を低く設定して、ポリシリコン層１２ａのガラス基板１０側に結晶性の崩壊が抑制された部分を形成する方法を例示したが、本発明は、ポリシリコン層の膜厚を、例えば、５０ｎｍから６０ｎｍに厚くしたり、ゲート絶縁膜のＴＦＤに重なる部分の膜厚を、例えば、ＴＦＴに重なる部分の膜厚よりも２０ｎｍ厚くしたりして、ポリシリコン層のガラス基板側に結晶性の崩壊が抑制された部分を形成してもよい。
　また、本実施形態では、各画素領域Ｒ、Ｇ及びＢにスイッチング素子としてＴＦＴ２２が設けられた構成を例示したが、本発明は、ＴＦＴを各センサー領域Ｓのコンデンサー２３の充電用回路や読み出し用ドライバなどに利用してもよい。
　また、本実施形態では、Ｎ型半導体領域１２ａｎのガラス基板１０側に結晶性の崩壊が抑制された部分を有する構成を例示したが、本発明は、Ｐ型半導体領域のガラス基板側に結晶性の崩壊が抑制された部分を有する構成であっても、また、Ｎ型半導体領域及びＰ型半導体領域の双方のガラス基板側に結晶性の崩壊が抑制された部分を有する構成であってもよい。
　また、本実施形態では、ガラス基板１０に設けられたＴＦＤ２１を例示したが、本発明は、プラスチック基板やステンレス基板などの他の基板に設けられたＴＦＤにも適用することができる。
　以上説明したように、本発明は、ＴＦＤのダイオード特性を向上させることできるので、ＴＦＤを備えた表示装置、タッチパネル、イメージセンサーなどについて有用である。
１０　　ガラス基板
１２ａ，１２ｂ　　ポリシリコン層
１２ａｉ　　Ｉ型半導体領域
１２ａｎ　　Ｎ型半導体領域
１２ａｐ　　Ｐ型半導体領域
１３　　ゲート絶縁膜
２１　　ＴＦＤ
２２　　ＴＦＴ

Claims (8)

  1. 　ガラス基板と、
    　上記ガラス基板に設けられ、各々、不純物イオンがドープされたＰ型半導体領域及びＮ型半導体領域を同一平面に有するポリシリコン層と、
    　上記ポリシリコン層を覆うように設けられた絶縁膜とを備えた薄膜ダイオードであって、
    　上記Ｐ型半導体領域及びＮ型半導体領域の少なくとも一方において、上記ポリシリコン層及び絶縁膜における不純物イオンの厚さ方向に沿った濃度は、上記ポリシリコン層の厚さ方向の中間位置よりも上記絶縁膜側で最大になっていることを特徴とする薄膜ダイオード。
  2. 　請求項１に記載された薄膜ダイオードにおいて、
    　上記Ｐ型半導体領域及びＮ型半導体領域の少なくとも一方において、上記ポリシリコン層の上記ガラス基板側の面における不純物イオンの濃度は、上記ポリシリコン層及び絶縁膜における不純物イオンの厚さ方向に沿った濃度の最大値の１／１０以下であることを特徴とする薄膜ダイオード。
  3. 　請求項１又は２に記載された薄膜ダイオードにおいて、
    　上記Ｐ型半導体領域及びＮ型半導体領域の間には、不純物イオンがドープされていないＩ型半導体領域が設けられていることを特徴とする薄膜ダイオード。
  4. 　請求項１乃至３の何れか１つに記載された薄膜ダイオードにおいて、
    　上記ポリシリコン層と同一層に他のポリシリコン層を有し、
    　上記他のポリシリコン層は、薄膜トランジスタの一部を構成していることを特徴とする薄膜ダイオード。
  5. 　ガラス基板にポリシリコン層を形成するポリシリコン層形成工程と、
    　上記ポリシリコン層を覆うように絶縁膜を形成する絶縁膜形成工程と、
    　上記絶縁膜を介して上記ポリシリコン層に不純物イオンをドープして、Ｐ型半導体領域を形成するＰ型半導体領域形成工程と、
    　上記絶縁膜を介して上記ポリシリコン層に不純物イオンをドープして、Ｎ型半導体領域を形成するＮ型半導体領域形成工程と、
    　上記Ｐ型半導体領域及びＮ型半導体領域が形成されたガラス基板を加熱することにより、上記ポリシリコン層の結晶性を回復させると共に、上記ドープされた不純物イオンを活性化する加熱工程とを備える薄膜ダイオードの製造方法であって、
    　上記Ｐ型半導体領域形成工程及びＮ型半導体領域形成工程の少なくとも一方では、上記ポリシリコン層及び絶縁膜における不純物イオンの厚さ方向に沿った濃度が上記ポリシリコン層の厚さ方向の中間位置よりも上記絶縁膜側で最大になるように、不純物イオンをドープすることを特徴とする薄膜ダイオードの製造方法。
  6. 　請求項５に記載された薄膜ダイオードの製造方法において、
    　上記Ｐ型半導体領域形成工程及びＮ型半導体領域形成工程の少なくとも一方では、上記ポリシリコン層及び絶縁膜における不純物イオンの厚さ方向に沿った濃度が上記ポリシリコン層の厚さ方向の中間位置よりも上記絶縁膜側で最大になるように、上記不純物イオンをドープする際の加速電圧を低く設定することを特徴とする薄膜ダイオードの製造方法。
  7. 　請求項５に記載された薄膜ダイオードの製造方法において、
    　上記絶縁膜形成工程では、上記Ｐ型半導体領域となる領域、及びＮ型半導体領域となる領域の少なくとも一方において、上記ポリシリコン層及び絶縁膜における不純物イオンの厚さ方向に沿った濃度が上記ポリシリコン層の厚さ方向の中間位置よりも上記絶縁膜側で最大になるように、上記絶縁膜を厚く形成することを特徴とする薄膜ダイオードの製造方法。
  8. 　請求項５に記載された薄膜ダイオードの製造方法において、
    　上記ポリシリコン層形成工程では、上記Ｐ型半導体領域となる領域、及びＮ型半導体領域となる領域の少なくとも一方において、上記ポリシリコン層及び絶縁膜における不純物イオンの厚さ方向に沿った濃度が上記ポリシリコン層の厚さ方向の中間位置よりも上記絶縁膜側で最大になるように、上記ポリシリコン層を厚く形成することを特徴とする薄膜ダイオードの製造方法。
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