CN106796940A - 半导体集成电路装置的制造方法及半导体集成电路装置 - Google Patents

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Abstract

本发明提供半导体集成电路装置的制造方法及半导体集成电路装置，其中，由于在形成周边电路区域(ER2)的逻辑栅极(G5、G6)的光掩膜工序时，在存储器电路区域(ER1)中可以形成电隔离的第一选择栅极(G2a、G2b)和第二选择栅极(G3a、G3b)，因此即使形成可以独立控制的第一选择栅极(G2a、G2b)和第二选择栅极(G3a、G3b)的情况下，不需要在现有的仅加工存储器电路区域的专用光掩膜工序的基础上，额外增加仅加工存储器电路区域(ER1)的专用光掩膜工序，相应地能够降低制造成本。

Description

半导体集成电路装置的制造方法及半导体集成电路装置
技术领域
本发明涉及一种半导体集成电路装置的制造方法及半导体集成电路装置。
背景技术
以往，被考虑的是，在存储器栅极的一侧壁夹着由绝缘部件构成的侧壁隔片而形成侧壁状的选择栅极的存储器单元(例如，参照专利文献1)。另外，近年来，还被考虑的是，在侧壁状的第一选择栅极与第二选择栅极之间夹着侧壁隔片配置有存储器栅极、且可以独立地控制第一选择栅极和第二选择栅极的存储器单元。这种存储器单元被构成为，在设置有存储器栅极的存储器栅构造体还设置有电荷存储层，通过向该电荷存储层注入电荷来写入数据，或者通过抽出电荷存储层的电荷来擦除数据。
实际上，后者的存储器单元中，当向电荷存储层注入电荷时，包括第二选择栅极的第二选择栅构造体中阻断源电压的同时通过包括第一选择栅极的第一选择栅构造体向存储器栅构造体的沟道层施加低电压的位电压。此时，存储器栅构造体中，高电压的存储器栅电压施加到存储器栅极，通过因位电压与存储器栅电压的电压差而产生的量子隧道效应，可向电荷存储层注入电荷。
具有这种结构的存储器单元以矩阵形状配置的半导体集成电路装置中，被施加有高电压的存储器栅电压的存储器栅线由多个存储器单元共用。因此，当为了向一存储器单元的电荷存储层注入电荷而向存储器栅线施加高电压的存储器栅电压时，共用所述存储器栅线的另一存储器单元中，即使不向电荷存储层注入电荷时，高电压的存储器栅电压也会被施加到存储器栅极。
因此，此时，在不向电荷存储层注入电荷的存储器单元中，与源线连接的第二选择栅构造体中阻断向沟道层的电压施加的同时，通过第一选择栅构造体将来自位线的高电压的位电压施加到存储器栅构造体的沟道层。由此，高电压的存储器栅电压被施加到存储器栅极的存储器栅构造体中，高电压的位电压被施加到沟道层，因此，存储器栅极与沟道层的电压差变小，结果，不会发生量子隧道效应，电荷不会被注入到电荷存储层。
另外，这样以矩阵形状配置的多个存储器单元的制造如下：利用作为通常的半导体制造工序的使用光掩膜加工抗蚀剂的光刻技术，通过抗蚀剂加工导电层等，从而制造第一选择栅构造体、第二选择栅构造体及存储器栅构造体。
现有技术文献
专利文献
专利文献1：特开2011-129816号公报
发明内容
发明要解决的技术问题
但是，上述的半导体集成电路装置中，除了以矩阵形状配置的多个存储器单元之外，还可设置例如中央处理器(Central Processing Unit；CPU)、应用型专用集成电路(Application-Specific Integrated Circuit；ASIC)、读出放大器、列译码器、行译码器、输入输出电路等的周边电路。因此，通过半导体制造工序制造以矩阵形状配置的多个存储器单元时，与制造周边电路的半导体制造工序不同地，还需要增加存储器单元的半导体制造工序。
尤其，如上所述的存储器单元由于具有能够独立控制第一选择栅极和第二选择栅极的特殊的结构，因此相应地在现有的仅加工存储器电路区域的专用光掩膜工序的基础上还需要增加利用仅加工存储器电路区域的专用的光掩膜的专用光掩膜工序，由此存在导致制造成本上升的问题。
因此，本发明是考虑到上述的问题而提出的，其目的在于提供一种半导体集成电路装置的制造方法及半导体集成电路装置，即使形成可以独立控制的第一选择栅极和第二选择栅极的情况下，在现有的仅加工存储器电路区域的专用光掩膜工序的基础上，无需额外增加仅加工存储器电路区域的专用光掩膜工序，相应地能够降低制造成本。
为解决技术问题的技术手段
为解决上述问题的本发明的半导体集成电路装置的制造方法，其中所述半导体集成电路装置包括：存储器电路区域，在所述存储器电路区域形成有存储器单元，在所述存储器单元中，在具有第一选择栅极的第一选择栅构造体与具有第二选择栅极的第二选择栅构造体之间夹着侧壁隔片配置有存储器栅构造体；周边电路区域，在所述周边电路区域形成有周边电路的逻辑栅构造体，所述半导体集成电路装置的制造方法的特征在于，包括：侧壁隔片形成工序，在所述存储器电路区域形成依次层叠有下部栅绝缘膜、电荷存储层、上部栅绝缘膜及存储器栅极的所述存储器栅构造体后，以覆盖所述存储器栅构造体的方式形成所述侧壁隔片；导电层形成工序，在形成有所述存储器栅构造体的所述存储器电路区域、和所述周边电路区域形成栅绝缘膜后，在所述栅绝缘膜上形成N型导电层或P型导电层；电极阻断部形成工序，在所述周边电路区域形成与所述导电层呈相反导电型的相反导电层，且将至少具有与所述导电层呈相反导电型的相反导电型电极阻断层或者本征半导体层的选择栅极阻断部夹着所述侧壁隔片沿所述存储器栅极的一部分侧壁形成；栅极形成工序，利用通过光掩膜被图案化的抗蚀剂，对所述周边电路区域和所述存储器电路区域的各所述导电层和所述相反导电层进行回蚀，由此在所述周边电路区域中，在所述栅绝缘膜上通过所述抗蚀剂使所述导电层和所述相反导电层残留，形成所述逻辑栅构造体的逻辑栅极，在所述存储器电路区域中，形成夹着所述侧壁隔片沿所述存储器栅极的一侧壁以侧壁形状残留的第一选择栅极和夹着所述侧壁隔片沿所述存储器栅极的另一侧壁以侧壁形状残留的第二选择栅极，其中，所述第一选择栅极和所述第二选择栅极通过所述选择栅极阻断部在所述第一选择栅极与所述第二选择栅极之间形成PIN接合结构、NIN接合结构、PIP接合结构、NPN接合结构或PNP接合结构而被电隔离。
另外，本发明的半导体集成电路装置，其特征在于，包括：存储器电路区域，其中形成有存储器单元，在所述存储器单元中，在具有第一选择栅极的第一选择栅构造体与具有第二选择栅极的第二选择栅构造体之间夹着侧壁隔片配置有存储器栅构造体；周边电路区域，其中形成有周边电路的逻辑栅构造体，其中，所述逻辑栅构造体具有在栅绝缘膜上形成有逻辑栅极的结构，所述逻辑栅极由与所述第一选择栅极和所述第二选择栅极相同的导电层或者相反导电层形成，所述存储器栅构造体具有依次层叠有下部栅绝缘膜、电荷存储层、上部栅绝缘膜及存储器栅极的结构，所述第一选择栅极和所述第二选择栅极沿着所述存储器栅极侧壁的所述侧壁隔片以侧壁形状形成，且配置在环绕所述存储器栅极的相同的环绕线上，在所述第一选择栅极与所述第二选择栅极之间，通过由PIN接合结构、NIN接合结构、PIP接合结构、NPN接合结构或PNP接合结构形成的多个选择栅极阻断部被电隔离。
发明的效果
根据本发明，由于在形成周边电路区域的逻辑栅极的光掩膜工序时，在存储器电路区域中可以形成电隔离的第一选择栅极和第二选择栅极，因此即使形成可以独立控制的第一选择栅极和第二选择栅极的情况下，不需要在现有的仅加工存储器电路区域的专用光掩膜工序的基础上，额外增加仅加工存储器电路区域的专用光掩膜工序，相应地能够降低制造成本。
附图说明
图1是示出通过本发明的制造方法制造的半导体集成电路装置的平面布局的示意图。
图2是示出图1的A-A′部分的侧剖面结构的剖视图。
图3是示出图1的B-B′部分的侧剖面结构的剖视图。
图4是示出图1的C-C′部分的侧剖面结构的剖视图。
图5A是示出半导体集成电路装置的制造工序(1)的示意图，图5B是示出半导体集成电路装置的制造工序(2)的示意图，图5C是示出半导体集成电路装置的制造工序(3)的示意图。
图6A是示出半导体集成电路装置的制造工序(4)的示意图，图6B是示出半导体集成电路装置的制造工序(5)的示意图，图6C是示出半导体集成电路装置的制造工序(6)的示意图。
图7A是示出半导体集成电路装置的制造工序(7)的示意图，图7B是示出半导体集成电路装置的制造工序(8)的示意图，图7C是示出半导体集成电路装置的制造工序(9)的示意图。
图8A是示出半导体集成电路装置的制造工序(10)的示意图，图8B是示出半导体集成电路装置的制造工序(11)的示意图。
图9是示出对于图1所示的完成时的半导体集成电路装置的平面布局，在逻辑栅极的基础上，配置抗蚀剂时的平面布局的示意图，所述抗蚀剂是在形成第一选择栅构造体、第二选择栅构造体、接触器形成导电层及选择栅极阻断部时使用。
图10A是示出图9的A-A′部分的侧剖面结构的剖视图，图10B是示出图9的C-C′部分的侧剖面结构的剖视图。
具体实施方式
以下，对本发明的实施方式进行说明。并且，按照以下所示的顺序进行说明。
1.通过本发明的制造方法制造的半导体集成电路装置的结构
1-1.半导体集成电路装置的平面布局
1-2.半导体集成电路装置的各部位的剖面结构
1-3.关于写入选择存储器单元中向电荷存储层注入电荷的动作原理
1-4.关于高电压的电荷存储栅电压施加于存储器栅极的写入非选择存储器单元中，不向电荷存储层注入电荷的动作原理
2.半导体集成电路装置的制造方法
3.作用及效果
4.省略了第三光掩膜加工工序的另一实施方式的制造方法
5.另一实施方式
(1)通过本发明的制造方法制造的半导体集成电路装置的结构
(1-1)半导体集成电路装置的平面布局
图1是示出通过本发明的制造方法制造的完成时的半导体集成电路装置1的平面布局的示意图，重点示出了形成在存储器电路区域ER1的存储器栅构造体4a、4b、第一选择栅构造体5a、5b及第二选择栅构造体6a、6b的平面布局和形成在周边电路区域ER2的逻辑栅构造体7a、7b的平面布局。
并且，图1中，省略形成在后述的存储器栅构造体4a、4b的侧壁隔片，形成在第一选择栅构造体5a、5b和第二选择栅构造体6a、6b的侧壁、形成在存储器阱W1及逻辑阱W2、W3的元件隔离层等。
此时，半导体集成电路装置1中，在未示出的半导体基板上包括存储器电路区域ER1和周边电路区域ER2，例如，P型的存储器阱W1形成在存储器电路区域ER1，P型的逻辑阱W2和N型的逻辑阱W3形成在周边电路区域ER2。
另外，存储器电路区域ER1具有如下的结构：在栅接触和阻断区域ER12、ER13之间设置有存储器单元区域ER11，在所述存储器单元区域ER11以矩阵状配置有多个存储器单元3a、3b、3c、3d、3e、3f。并且，所述存储器单元3a、3b、3c、3d、3e、3f全部具有相同的结构，因此，在此主要对配置在A-A′部分的存储器单元3a、3b进行说明。
此时，存储器单元3a具有在第一选择栅构造体5a与第二选择栅构造体6a之间夹着侧壁隔片(未示出)配置存储器栅构造体4a的结构。在该实施方式中，形成第1列的存储器单元3a、3c、3e的一存储器栅构造体4a和形成另外的第2列的存储器单元3b、3d、3f的另一存储器栅构造体4b以直线形状形成，并以彼此并排的方式配置。并且，在存储器栅构造体4a(4b)立设有与存储器栅线(未示出)连接的接触器C4a(C4b)，从所述存储器栅线通过接触器C4a(C4b)施加预定的存储器栅电压。
在存储器单元区域ER11以直线形状形成有包括第一选择栅极G2a(G2b)的第一选择栅构造体5a(5b)和包括第二选择栅极G3a(G3b)的第二选择栅构造体6a(6b)，所述第一选择栅构造体5a(5b)和第二选择栅构造体6a(6b)以与具有存储器栅极G1a(G1b)的存储器栅构造体4a(4b)并排的方式配置。第一选择栅极G2a(G2b)和第二选择栅极G3a(G3b)沿存储器栅极G1a(G1b)侧壁的侧壁隔片以侧壁形状形成，且配置在环绕存储器栅极G1a(G1b)的相同的环绕线上，通过第一选择栅极G2a(G2b)和第二选择栅极G3a(G3b)之间形成PIN接合结构的多个选择栅极阻断部13、14(15、16)电隔离。
另外，在所述存储器单元区域ER11的存储器阱W1表面(基板表面)，以相隔预定间距并左右对称的方式形成有两个源区域D1、D3，在所述源区域D1、D3之间形成有多个漏区域D2。此时，存储器单元区域ER11中，在第一选择栅构造体5a与第二选择栅构造体6a之间配置有存储器栅构造体4a的第1列存储器单元3a、3c、3e形成在一源区域D1与漏区域D2之间，在第二选择栅构造体6b与第一选择栅构造体5b之间配置存储器栅构造体4b的第2列的存储器单元3b、3d、3f形成在所述漏区域D2与另一源区域D3之间，存储器单元3a、3c、3e和存储器单元3b、3d、3f左右对称地形成。
实际上，形成在存储器阱W1表面的一源区域D1沿一第一选择栅构造体5a形成，且相应于第1列的存储器单元3a、3c、3e的形成位置，形成至与所述第一选择栅构造体5a邻接的区域，并在排列成一列的多个存储器单元3a、3c、3e中被共用。在源区域D1立设有与源线(未示出)连接的接触器C1，通过接触器C1从所述源线可被施加预定的源电压。
另外，形成在第二选择栅构造体6a、6b之间的存储器阱W1表面的多个漏区域D2，相应于彼此相邻的存储器单元3a、3b(3c、3d，3e、3f)的形成位置，在与第二选择栅构造体6a、6b邻接的区域分别形成，在彼此相邻的存储器单元3a、3b(3c、3d，3e、3f)可共用一个漏区域D2。在各漏区域D2立设有与位线(未示出)连接的接触器C2，通过接触器C2从所述位线施加预定的位电压。并且，未示出的位线在图1中被向行方向排列的每个存储器单元3a、3b(3c、3d，3e、3f)共用，对各行的存储器单元以行单位一律施加预定的位电压。
并且，形成在存储器阱W1表面的另一源区域D3与一源区域D1左右对称地形成，与一源区域D1一样，形成至与另一第一选择栅构造体5b邻接的区域，且在第2列的存储器单元3b、3d、3f中被共用。并且，在所述源区域D3立设有接触器C3，与一源区域D1相同的源线与接触器C3连接。这样，在配置在存储器单元区域ER11的存储器单元3a、3b、3c、3d、3e、3f中可通过接触器C1、C3一律施加相同的源电压。
在与存储器单元区域ER11邻接的一栅接触和阻断区域ER12和同样与存储器单元区域ER11邻接的另一栅接触和阻断区域ER13，在存储器单元区域ER11并排的两个存储器栅极G1a、G1b照原样以直线形状延伸而并排，所述存储器栅极G1a、G1b的一端配置在一栅接触和阻断区域ER12，所述存储器栅极G1a、G1b的另一端配置在另一栅接触和阻断区域ER13。
在该实施方式中，构成第1列的存储器单元3a、3c、3e的第一选择栅极G2a、存储器栅极G1a及第二选择栅极G3a和构成第2列的存储器单元3b、3d、3f的第二选择栅极G2b、存储器栅极G1b及第一选择栅极G3b左右对称地形成，因此，在此着眼于构成第1列的存储器单元3a、3c、3e的第一选择栅极G2a、存储器栅极G1a及第二选择栅极G3a来对以下栅接触和阻断区域ER12、ER13进行说明。
此时，一栅接触和阻断区域ER12中，在从存储器单元区域ER11延伸的第一选择栅极G2a的预定位置设置有接触器形成导电层10a，且设置有阻断所述第一选择栅极G2a和第二选择栅极G3a的选择栅极阻断部13。
另外，在该实施方式中，一栅接触和阻断区域ER12中，在第一选择栅极G2a的中途位置形成有接触器形成导电层10a。接触器形成导电层10a具有立设有与第一选择栅线(未示出)连接的接触器C6的结构，当通过接触器C6从所述第一选择栅线施加预定的第一选择栅电压时，使所述第一选择栅电压照原样只施加到第一选择栅极G2a。
形成在一栅接触和阻断区域ER12的选择栅极阻断部13由成对的本征半导体层I1、I2和配置在所述本征半导体层I1、I2之间的相反导电型电极阻断层Rev构成，且具有一本征半导体层I1与第一选择栅构造体5a连续设置、另一本征半导体层I2与第二选择栅构造体6a连续设置的结构。
设置在选择栅极阻断部13的相反导电型电极阻断部Rev以与第一选择栅极G2a和第二选择栅极G3a的导电型呈相反的导电型形成，在该实施方式中，例如，第一选择栅极G2a和第二选择栅极G3a以N型形成，因此相反导电型电极阻断层Rev以P型形成。
由此，选择栅极阻断部13通过沿着存储器栅极G1a的侧壁依次配置第一选择栅极G2a、一本征半导体层I1、相反导电型电极阻断部Rev、另一本征半导体层I2及第二选择栅极G3a，从而在第一选择栅极G2a和第二选择栅极G3a之间可形成PIN接合结构，使得第一选择栅极G2a和第二选择栅极G3a电隔离。
另外，另一栅接触和阻断区域ER13中，在从存储器单元区域ER11延伸的第二选择栅极G3a的预定位置设有接触器形成导电层11a，且设有使该第一选择栅极G2a和第二选择栅极G3a绝缘的选择栅极阻断部14。
在该实施方式中，另一栅接触和阻断区域ER13中，在第二选择栅极G3a的中途位置形成有接触器形成导电层11a。接触器形成导电层11a具有立设有与第二选择栅线(未示出)的接触器C5的结构，当通过接触器C5从所述第二选择栅线施加预定的第二选择栅电压时，使所述第二选择栅电压照原样只施加到第二选择栅极G3a。
另外，另一栅接触和阻断区域ER13中，设置有与配置在一栅接触和阻断区域ER12的选择栅极阻断部13具有相同结构的选择栅极阻断部14。由此，栅接触和阻断区域ER13中也是选择栅极阻断部14通过沿着存储器栅极G1a侧壁形成在第一选择栅极G2a与第二选择栅极G3a之间，由此在第一选择栅极G2a与第二选择栅极G3a之间形成PIN接合结构，通过上述选择栅极阻断部14，使第一选择栅极G2a和第二选择栅极G3a电隔离。
这样，存储器电路区域ER1中，与一接触器形成导电层10a连续设置的第一选择栅极G2a和与另一接触器形成导电层11a连续设置的第二选择栅极G3a，通过选择栅极阻断部13、14电隔离，从而可独立地控制第一选择栅极G2a和第二选择栅极G3a。
顺便说一下，栅接触和阻断区域ER12、ER13的第2列侧的第二选择栅极G3b、存储器栅极G1b及第一选择栅极G2b中，具有与上述的第1列侧的第一选择栅极G2a、存储器栅极G1a及第二选择栅极G3a相同的结构。
但是，在该实施方式中，区别在于：一栅接触和阻断区域ER12中，在第二选择栅极G3b的预定位置上设置有接触器形成导电层11b，在另一栅接触和阻断区域ER13中，在第一选择栅极G2b的预定位置上设置有接触器形成导电层10b。
因此，在第二选择栅极G3b、存储器栅极G1b及第一选择栅极G2b中，也同样通过设置在一接触器形成导电层10b连续设置的第一选择栅极G2b和另一接触器形成导电层11b连续设置的第二选择栅极G3b之间的选择栅极阻断部15、16，第一选择栅极G2b和第二选择栅极G3b电隔离，从而可独立地控制第一选择栅极G2b和第二选择栅极G3b。
接着，下面对与具有这种结构的存储器电路区域ER1邻接的周边电路区域ER2进行说明。并且，在该实施方式中，周边电路区域ER2配置在存储器电路区域ER1中邻接于存储器单元区域ER11的位置，但是，本发明并不限定于此，也可以设置在其他位置，如邻接于一栅接触和阻断区域ER12的位置、邻接于另一栅接触和阻断区域ER13的位置、或者邻接于存储器单元区域ER11与栅接触和阻断区域ER12之间的位置等。
实际上，在周边电路区域ER2形成有多个周边电路18、19。周边电路18例如具有形成在P型的逻辑阱W2的N型的金属氧化物半导体(Metal-Oxide-Semiconductor；MOS)晶体管结构。此时，在逻辑阱W2形成有逻辑栅构造体7a，通过接触器C8向逻辑栅构造体7a施加预定的逻辑栅电压。
另外，该逻辑阱W2中，在邻接于该逻辑栅构造体7a的区域以夹着逻辑栅构造体7a的方式形成有杂质扩散层D4、D5，在一杂质扩散区域D4立设有接触器C9，且在另一杂质扩散区域D5立设有另一接触器C10。
另外，另一周边电路19具有例如形成在N型的逻辑阱W3的P型的MOS晶体管结构。此时，在逻辑阱W3形成有逻辑栅构造体7b，通过接触器C12向逻辑栅构造体7b施加预定的逻辑栅电压。
另外，所述逻辑阱W3中，在邻接于所述逻辑栅构造体7b的区域也以夹着逻辑栅构造体7b的方式形成有杂质扩散层D6、D7，在一杂质扩散区域D6立设有接触器C13，且在另一杂质扩散区域D7立设有另一接触器C14。
(1-2)半导体集成电路装置的各部位的剖面结构
图2是图1的A-A′部分的侧剖面结构，是示出设置在存储器单元区域ER11的存储器单元3a、3b和设置在周边电路区域ER2的周边电路18、19的侧面剖结构的剖视图。此时，在半导体集成电路装置1设置有半导体基板S，在存储器电路区域ER1的半导体基板S上形成有存储器阱W1，在周边电路区域ER2的半导体基板S上形成有逻辑阱W2、W3。
在该实施方式中，在存储器阱W1的A-A′部分配置有两个存储器单元3a、3b，在所述存储器单元3a、3b之间的表面形成有接触器C2立设的漏区域D2。并且，存储器单元3a、3b左右对称地形成，且具有相同的结构，因此下面主要对一存储器单元3a进行说明。
存储器单元3a中，例如形成N型的晶体管结构的存储器栅构造体4a、形成N型的MOS晶体管构造的第一选择栅构造体5a及同样地形成N型的MOS晶体管结构的第二选择栅构造体6a形成在存储器阱W1。
实际上，在存储器阱W1表面相隔预定距离形成有源区域D1和漏区域D2，来自源线的源电压通过接触器C1(图1)施加到源区域D1，来自位线的位电压通过接触器C2施加到漏区域D2。并且，在该实施方式中，源区域D1和漏区域D2中，杂质浓度被选定为1.0E21/cm3以上，另外，存储器阱W1中，通过在制造过程中注入杂质，形成沟道层的表面区域(例如，从表面到50nm深度的区域)的杂质浓度被选定为1.0E19/cm3以下，优选被选定为3.0E18/cm3以下。
存储器栅构造体4a中，在源区域D1与漏区域D2之间的存储器阱W1上，夹着由SiO2等绝缘部件构成的下部栅绝缘膜23a，具有例如氮化硅(Si3N4)、氮氧化硅(SiON)、氧化铝(Al2O3)等构成的电荷存储层EC，并且，在所述电荷存储层EC上，夹着同样地由绝缘部件构成的上部栅绝缘膜23b，具有存储器栅极G1a。由此，存储器栅构造体4a中，具有通过下部栅绝缘膜23b和上部栅绝缘膜23b，电荷存储层EC与存储器阱W1和存储器栅极G1a绝缘的结构。
存储器栅构造体4a中，由绝缘部件构成的侧壁隔片27a沿着侧壁形成，夹着所述侧壁隔片27a邻接有第一选择栅构造体5a。在存储器栅构造体4a与第一选择栅构造体5a之间形成的所述侧壁隔片27a以预定的膜厚度形成，使得存储器栅构造体4a与第一选择栅构造体5a之间绝缘。
另外，第一选择栅构造体5a中，在侧壁隔片27a与源区域D1之间的存储器阱W1上形成有栅绝缘膜25a，所述栅绝缘膜由绝缘部件构成，且膜厚度为9nm以下，优选为3nm以下，在所述栅绝缘膜25a上形成有与第一选择栅线连接的第一选择栅极G2a。
另外，存储器栅构造体4a的另一侧壁上也形成有由绝缘部件构成的侧壁隔片27a，夹着所述侧壁隔片27a邻接有第二选择栅构造体6a。在存储器栅构造体4a与第二选择栅构造体6a之间形成的所述侧壁隔片27a也以与存储器栅构造体4a与第一选择栅构造体5a之间的侧壁隔片27a相同的膜厚度形成，使得存储器栅构造体4a与第二选择栅构造体6a之间绝缘。
另外，第二选择栅构造体6a中，在侧壁隔片27a与漏区域D2之间的存储器阱W1上形成有栅绝缘膜25b，所述栅绝缘膜由绝缘部件构成，且膜厚度为9nm以下，优选为3nm以下，在所述栅绝缘膜25b上形成有与第二选择栅线连接的第二选择栅极G3a。
在此，夹着侧壁隔片27a沿着存储器栅极G1a的侧壁形成的第一选择栅极G2a和第二选择栅极G3a是通过在后述的制造工序中通过回蚀来形成，因此，分别形成为顶部随着远离存储器栅极G1a朝向存储器阱W1下降的侧壁形状。
在第一选择栅构造体5a的侧壁和第二选择栅构造体6a的侧壁，形成有由绝缘部件形成的侧壁SW，在一侧壁SW下部的存储器阱W1表面形成有延伸区域D1a，在另一侧壁SW下部的存储器阱W1表面也形成有延伸区域D2a。
并且，在该实施方式中，当使第一选择栅极G2a与第二选择栅极G3a之间的存储器阱W1中从表面到50nm深度区域的杂质浓度为1E19/cm3以下时，可通过后续制造工序，将栅绝缘膜25a、25b的各膜厚度形成为9nm以下。另外，当使第一选择栅极G2a与第二选择栅极G3a之间的存储器阱W1中从表面到50nm深度区域的杂质浓度为3E18/cm3以下时，可通过后续制造工序，将栅绝缘膜25a、25b的各膜厚度形成为3nm以下。
顺便说一下，另一存储器单元3b也具有与存储器单元3a相同的结构，在另一源区域D3与漏区域D2之间的存储器阱W1上具有存储器栅构造体4b，在第一选择栅构造体5b与第二选择栅构造体6b之间的存储器阱W1上夹着侧壁隔片27a形成存储器栅构造体4b。另外，存储器单元3b中，形成在第一选择栅构造体5b的侧壁的一侧壁SW的下部的存储器阱W1表面形成有延伸区域D3a，形成在第二选择栅构造体6b的侧壁的另一侧壁SW的下部的存储器阱W1表面也形成有延伸区域D2b。
形成在存储器电路区域ER1的存储器阱W1和形成在周边电路区域ER2的一逻辑阱W2，通过一元件隔离层20电隔离，并且，形成在周边电路区域ER2的一逻辑阱W2和另一逻辑阱W3也通过另一元件隔离层20电隔离。在此，在该实施方式中，在一逻辑阱W2形成有具有N型的MOS晶体管结构的周边电路18，在另一逻辑阱W3形成有具有P型的MOS晶体管结构的周边电路19。
实际上，一逻辑阱W2中，在形成于基板表面的一对杂质扩散区域D4、D5之间，设置有夹着栅绝缘膜29a形成逻辑栅极G5的逻辑栅构造体7a。并且，在逻辑栅构造体7a的侧壁形成有侧壁SW，在各侧壁SW下部的逻辑阱W2表面形成有延伸区域D4a、D5a。
另外，导电型不同于一逻辑阱W2的另一逻辑阱W3也具有与一逻辑阱W2相同的结构，在形成于表面的一对杂质扩散区域D6、D7之间，设置有夹着栅绝缘膜29b形成逻辑栅极G6的逻辑栅构造体7b。并且，在逻辑栅构造体7b的侧壁形成有侧壁SW，在各侧壁SW下部的逻辑阱W2表面形成有延伸区域D6a、D7a。
顺便说一下，在该实施方式中，形成在一逻辑阱W2的逻辑栅构造体7a中，配置有注入例如N型杂质的逻辑栅极G5，另外，形成在另一逻辑阱W3的逻辑栅构造体7b中，配置有注入例如P型杂质的逻辑栅极G6，但是本发明并不限定于此，也可以使逻辑栅极G5、G6形成为相同的导电型。
并且，半导体集成电路装置1中，第一选择栅构造体5a、5b、存储器栅构造体4a、4b、第二选择栅构造体6a、6b、接触器C2、逻辑栅构造体7a、7b等被层间绝缘膜21覆盖而各部位之间彼此绝缘的同时，例如漏区域D1、D3、源区域D2等其他各表面被硅化物SC覆盖。
在此，图3是图1的B-B′部分的侧剖面结构，是示出存储器电路区域ER1的栅接触和阻断区域ER12中设置在第二选择栅极G3b的接触器形成导电层11b的侧剖面结构的剖视图。如图3所示，接触器形成导电层11b形成在存储器阱W1上形成的元件隔离层20上。
实际上，接触器形成导电层11b形成为从元件隔离层20的表面(基板表面)一直升起至存储器栅极G1b的一侧壁及顶部的一部分，在形成在元件隔离层20上的基座部17a形成有与元件隔离层20的表面形状对应的平坦的接触器设置面17c。另外，接触器形成导电层11b与存储器栅极G1b之间形成有侧壁隔片27c，通过上述侧壁隔片27c与存储器栅极G1b绝缘。
接触器形成导电层11b中，在接触器设置面17c夹着硅化物SC立设有柱状的接触器C5，从所述接触器C5可被施加第二选择栅电压。由此，通过接触器形成导电层11b，第二选择栅电压可被施加到第二选择栅极G2b。并且，在接触器形成导电层11b中，在基座部17a的侧壁和与所述基座部17a一体地形成且升起在存储器栅极G1b的顶部的升起部17b的侧壁形成有侧壁SW。
顺便说一下，在该实施方式中，存储器栅极G1b中，在另一侧壁夹着侧壁隔片27a形成有侧壁形状的第一选择栅极G2b，接触器形成导电层11b和第一选择栅极G2b夹着侧壁隔片27a、27c而可相对配置。另外，如图3所示，在配置有一存储器栅极G1a的一侧，第一选择栅极G2a和第二选择栅极G3a可夹着存储器栅极G1a和侧壁隔片27a相对配置。
图4是图1的C-C′部分的侧剖面结构，是示出设置在存储器电路区域ER1的栅接触和阻断区域ER12的选择栅极阻断部15的侧剖面结构的剖视图。但是，图4是将从第二选择栅极G3b到另一本征半导体层I2内的角CN1的侧剖面结构、从另一本征半导体层I2内的角CN1经由相反导电型电极阻断层Rev到一本征半导体层I1内的角CN2的侧剖面结构和从一本征半导体层I1内的角CN2到第一选择栅极G2b的侧剖面结构以直线形式示出的示意图。
如图4所示，形成选择栅极阻断部15的区域中，在半导体基板S上形成有元件隔离层20，在所述元件隔离层20上形成有一本征半导体层I1、相反导电型电极阻断层Rev及另一本征半导体层I2。此时，选择栅极阻断部15中，在第一选择栅极G2b的端部连续设置有一本征半导体层I1的一端，在所述一本征半导体层I1的另一端连续设置有相反导电型电极阻断层Rev的一端。另外，选择栅极阻断部15中，在第二选择栅极G3b的端部连续设置有另一本征半导体层I2的一端，在所述另一本征半导体层I2的另一端连续设置有相反导电型电极阻断层Rev的另一端。
选择栅极阻断部15中，由于相反导电型电极阻断层Rev以与第一选择栅极G2b和第二选择栅极G3b的导电型相反的导电型形成，因此，通过包括所述第一选择栅极G2b和第二选择栅极G3b在内、本征半导体层I1、I2和相反导电型电极阻断部Rev，形成PIN接合结构，使得第一选择栅极G2b和第二选择栅极G3b之间电隔离。顺便说一下，在所述第一选择栅极G2b和第二选择栅极G3b的表面形成有硅化物SC。另外，从相反导电型电极阻断层Rev到本征半导体层I2的区域和从相反导电型电极阻断层Rev到本征半导体层I1的区域没有形成有硅化物。由此，选择栅极阻断部15中，第一选择栅极G2b和第二选择栅极G3b之间能够可靠地形成PIN接合结构，使得所述第一选择栅极G2b和第二选择栅极G3b之间电隔离。
(1-3)关于写入选择存储器单元中向电荷存储层注入电荷的动作原理
接着，下面对通过本发明的制造方法制造的半导体集成电路装置1中，例如向存储器单元3a的电荷存储层EC注入电荷而向所述存储器单元3a写入数据的情况进行简单说明。此时，如图2所示，向电荷存储层EC注入电荷的存储器单元(称为写入选择存储器单元)3a中，通过接触器C4a(图1)从存储器栅线(未示出)向存储器栅构造体4a的存储器栅极G1a可施加12V的电荷存储栅电压，沿与所述存储器栅极G1a相对的存储器阱W1表面可形成沟道层(未示出)。
此时，第一选择栅构造体5a中，通过接触器侧C6(图1)和接触器形成导电层10a从第一选择栅线(未示出)向第一选择栅极G2a可被施加0V的栅截止电压，且向源区域D1可被施加0V的源截止电压。由此，第一选择栅构造体5a中，在与第一选择栅极G2a相对的存储器阱W1表面不会形成沟道层，可阻断源区域D1与存储器栅构造体4a的沟道层的电连接，阻止电压从源区域D1施加到存储器栅构造体4a的沟道层。
另外，第二选择栅构造体6a中，通过接触器C5(图1)和接触器形成导电层11a从第二选择栅线(未示出)向第二选择栅极G3a可被施加1.5V的第二选择栅电压，且向漏区域D2可被施加0V的电荷存储位电压。由此，第二选择栅构造体6a中，在与第二选择栅极G3a相对的存储器阱W1形成沟道层而成为导通状态，漏区域D2与存储器栅构造体4a的沟道层电连接，从而使存储器栅构造体4a的沟道层成为0V的电荷存储位电压。并且，此时，向存储器阱W1可被施加与电荷存储位电压相同的0V的基板电压。
这样，存储器栅构造体4a中，存储器栅极G1a成为12V，沟道层成为0V，从而存储器栅极G1a与沟道层之间产生12V的大的电压差，通过因大的电压差而发生的量子隧道效应，可向电荷存储层EC注入电荷，使其成为写入数据的状态。
(1-4)关于高电压的电荷存储栅电压施加于存储器栅极的写入非选择存储器单元中，不向电荷存储层注入电荷的动作原理
通过本发明的制造方法制造的半导体集成电路装置1中，例如不向存储器单元3a的电荷存储层EC注入电荷时，向存储器栅极G1a施加与写入数据时相同的高电压的电荷存储栅电压，通过第一选择栅构造体5a阻断源区域D1与存储器栅构造体4a的沟道层的电连接，且通过第二选择栅构造体6a阻断漏区域D2与存储器栅构造体4a的沟道层的电连接，从而阻止电荷注入到存储器栅构造体4a的电荷存储层EC。
实际上，此时不向电荷存储层EC注入电荷的存储器单元(称为写入非选择存储器单元)3a的存储器栅构造体4a中，由于向存储器栅极G1a施加12V的电荷存储栅电压，因此电荷存储栅电压会传递至存储器阱W1，沿着与所述存储器栅极G1a相对的存储器阱W1表面形成沟道层。
第一选择栅构造体5a中，通过接触器C6(图1)和接触器形成导电层10a从第一选择栅线(未示出)向第一选择栅极G3a被施加0V的栅截止电压，向源区域D1被施加0V的源截止电压。由此，存储器单元3a的第一选择栅构造体5a中，与第一选择栅极G2a相对的存储器阱W1成为非导通状态，阻断源区域D1与存储器栅构造体4a沟道层的电连接。
另外，进一步，第二选择栅构造体6a中，通过接触器C5(图1)和接触器形成导电层11a从第二选择栅线(未示出)向第二选择栅极G3a可被施加1.5V的第二选择栅电压，向漏区域D2可被施加1.5V的截止电压。由此，所述第二选择栅构造体6a中，与第二选择栅极G3a相对的存储器阱W1成为非导通状态，可阻止漏区域D2与存储器栅构造体4a的沟道层的电连接。
这样，存储器单元3a的存储器栅构造体4a中，两侧的第一选择栅构造体5a和第二选择栅构造体6a的下部的存储器阱W1成为非导通状态，因此，成为通过存储器栅极G1a在存储器阱W1表面形成的沟道层与源区域D1和漏区域D2的电连接被阻断的状态，在所述沟道层的周边可形成耗尽层。
在此，通过上部栅绝缘膜23b、电荷存储层EC及下部栅绝缘膜23a的三层结构所得到的电容(以下，称为栅绝缘膜电容)C2和形成在存储器阱W1内且包围沟道层的耗尽层的电容(以下，称为耗尽层电容)C1可以视为串联连接的结构，因此，例如假设栅绝缘膜电容C2为耗尽层电容C1的三倍时，则沟道层的沟道电位Vch可以通过下述式得出为9V。
[数1]
由此，存储器栅构造体4a中，即使向存储器栅极G1a施加12V的电荷存储栅电压，存储器阱W1中被耗尽层包围的沟道层的沟道电位Vch成为9V，因此，存储器栅极G1a与沟道层之间的电压差成为较小的3V，结果，不会发生量子隧道效应，从而能够阻止电荷注入到电荷存储层EC。
进一步，所述存储器单元3a中，在存储器栅构造体4a与第一选择栅构造体5a之间的存储器阱W1的区域和存储器栅构造体4a与第二选择栅构造体6a之间的存储器阱W1的区域，由于没有形成有杂质浓度高的杂质扩散区域，因此在形成于存储器阱W1表面周边的沟道层周边，能够可靠地形成耗尽层，通过所述耗尽层可阻止沟道电位Vch从沟道层到达第一选择栅构造体5a和第二选择栅构造体6a的各栅绝缘膜25a、25b。
由此，存储器单元3a中，即使相应于源区域D1的低电压的源电压和漏区域D2的低电压的位电压，将第一选择栅构造体5a和第二选择栅构造体6a的栅绝缘膜25a、25b的各膜厚度形成得薄，由于可以通过耗尽层阻断沟道层的沟道电位Vch到达栅绝缘膜25a、25b，因此能够防止基于沟道电位Vch的栅绝缘膜25a、25b的绝缘被破坏。
(2)半导体集成电路装置的制造方法
对于具有上述的结构的半导体集成电路装置1，可以通过下面所述的制造工序制造，在现有的仅加工存储器电路区域的专用光掩膜工序基础上，无需额外增加仅加工存储器电路区域的专用光掩膜工序。图5示出图1的A-A′部分的侧剖面结构。此时，首先，如图5A所示，准备半导体基板S，然后通过浅沟道隔离(Shallow Trench Isolation；STI)法等，在存储器电路区域ER1与周边电路区域ER2的境界等其他预定位置形成由绝缘部件构成的元件隔离层20。
接着，为了注入杂质，通过热氧化法等在半导体基板S表面形成牺牲氧化膜30a，然后例如通过离子注入法向周边电路区域ER2注入P型杂质或者N型杂质，由此形成P型逻辑阱W2和N型逻辑阱W3。
接着，使用专用于加工存储器电路区域ER1的第一光掩膜(未示出)，利用光刻技术和蚀刻技术对抗蚀剂实施图案化处理，如与图5A对应部分使用相同符号的图5B所示，形成使存储器电路区域ER1露出、且覆盖周边电路区域ER2的抗蚀剂Rm1。
接着，通过经图案化处理的抗蚀剂Rm1，只向存储器电路区域ER1注入P型杂质，以形成存储器阱W1。进一步，向存储器电路区域ER1注入N型杂质，在与之后形成的存储器栅极G1a、G1b和侧壁隔片27a(图2)相对的基板表面形成沟道形成层(未示出)，然后将所述抗蚀剂Rm1照原样使用，利用氢氟酸等来去除存储器电路区域ER1的牺牲氧化膜30a(第一光掩膜加工工序)。
并且，第一光掩膜加工工序中，作为半导体基板S使用P型基板的情况下，可以省略通过向半导体基板S注入P型杂质来形成存储器阱W1的工序。
接着，在去除抗蚀剂Rm1后，如与图5B对应部分使用相同符号的图5C所示，在存储器电路区域ER1和周边电路区域ER2的整个表面，形成分别将层状的下部栅绝缘膜23a、电荷存储层EC及上部栅绝缘膜23b依次层叠的ONO膜，然后在上部栅绝缘膜23b上形成将成为存储器栅极G1a、G1b的存储器栅极用导电层35。接着，利用热氧化法或化学气相沉积(Chemical Vapor Deposition；CVD)法等，在存储器栅极用导电层35上形成由绝缘部件构成的保护绝缘膜30b。
接着，使用专用于加工存储器电路区域ER1的第二光掩膜(未示出)，利用光刻技术和蚀刻技术对抗蚀剂实施图案化处理，如与图5C对应部分使用相同符号的图6A所示，只在存储器栅构造体4a、4b的形成预定位置形成抗蚀剂Rm2，通过利用所述抗蚀剂Rm2对存储器栅极用导电层35实施图案化处理，形成存储器栅极G1a、G1b(第二光掩膜加工工序)。
接着，去除抗蚀剂Rm2后，如与图6A对应部分使用相同符号的图6B所示，将存储器栅极G1a、G1b的形成位置以外露出的上部栅绝缘膜23b和电荷存储层EC依次去除(去除ON膜)，在被图案化的存储器栅极G1a、G1b的下部，形成同样被图案化的上部绝缘膜23b和电荷存储层EC。由此，在存储器电路区域ER1形成下部栅绝缘膜23a、电荷存储层EC、上部栅绝缘膜23b及存储器栅极G1a(G1b)依次层叠的存储器栅构造体4a(4b)(存储器栅构造体形成工序)。
接着，如与图6B对应部分使用相同符号的图6C所示，在存储器电路区域ER1和周边电路区域ER2的整个表面形成保护绝缘膜30c。顺便说一下，在该实施方式中，对在整个表面形成一层保护绝缘膜30c的情况进行说明，但是，本发明并不限定于此，例如，还可以在整个表面形成依次层叠氧化膜系绝缘膜和氮化膜系绝缘膜的两层保护绝缘膜。
接着，如与图6C对应部分使用相同符号的图7A所示，通过对保护绝缘膜30c实施回蚀处理，形成覆盖存储器栅构造体4a、4b周边的侧壁隔片27a(侧壁隔片形成工序)。接着，使用专用于加工存储器电路区域ER1的第三光掩膜(未示出)，利用光刻技术和蚀刻技术对抗蚀剂实施图案化处理，如与图7A对应部分使用相同符号的图7B所示，形成覆盖周边电路区域ER2的整个表面且使存储器电路区域ER1露出的抗蚀剂Rm3。
接着，利用所述抗蚀剂Rm3，向成为第一选择栅构造体5a、5b(图2)的形成预定位置和第二选择栅构造体6a、6b(图2)的形成预定位置的存储器电路区域ER1注入杂质，在与之后形成的第一选择栅极G2a、G2b和第二选择栅极G3a、G3b相对的基板表面形成沟道形成层(未示出)(第三光掩膜加工工序)。
接着，去除抗蚀剂Rm3，然后利用氢氟酸等来去除周边电路区域ER2的牺牲氧化膜30a，如与图7B对应部分使用相同符号的图7C所示，通过热氧化法等，在存储器电路区域ER1的第一选择栅极G2a、G2b(图1)和第二选择栅极G3a、G3b(图1)的形成预定位置形成栅绝缘膜25a、25b，且在周边电路区域ER2的逻辑栅极G5、G6的形成预定位置也形成栅绝缘膜29a、29b。
接着，在存储器电路区域ER1和周边电路区域ER2的整个表面，形成由多晶硅等本征半导体构成的本征半导体加工层，然后向存储器电路区域ER1和周边电路区域ER2的预定区域的本征半导体加工层注入N型杂质，如与图7C对应部分使用相同符号的图8A所示，在本征半导体加工层的一部分区域形成N型导电层37。此时，例如，通过由光掩膜实施图案化处理的抗蚀剂，使本征半导体加工层照原样残留在周边电路区域ER2中在之后形成的相反导电层38的形成预定位置和存储器电路区域ER1中在之后形成的选择栅极阻断部13、14、15、16的形成预定位置。
接着，例如，通过由光掩膜实施图案化处理的抗蚀剂，向形成于周边电路区域ER2的相反导电层38的形成预定位置和形成于存储器电路区域ER1的相反导电型电极阻断层Rev的形成预定位置注入P型杂质，来在周边电路区域ER2形成相反导电层38的同时，在存储器电路区域ER1形成选择栅极阻断部13、14、15、16的各相反导电型电极阻断部Rev。此时，使本征半导体加工层照原样只残留在选择栅极阻断部13、14、15、16的本征半导体层I1、I2的形成预定位置，如表示图1B-B′部分侧剖面结构的图8B所示，夹着相反导电型电极阻断层Rev形成相隔开的本征半导体层I1、I2。
如上所述，根据本发明的制造方法，在周边电路区域ER2形成相反导电层38时，在成为选择栅极阻断部13、14、15、16的形成预定位置的存储器电路区域ER1的栅接触和阻断区域ER12、ER13也沿着存储器栅极G1b侧壁的侧壁隔片形成相反导电型电极阻断层Rev，可沿着所述存储器栅极G1b侧壁的侧壁隔片形成具有PIN接合结构的选择栅极阻断部13、14、15、16。
顺便说一下，如上所述在注入杂质时进行的光掩膜工序相当于用于向周边电路区域ER2的预定区域注入特定的杂质时进行的现有的注入用光掩膜工序，利用所述注入用光掩膜工序来向存储器电路区域ER1的预定区域也注入特定的杂质，因此其并不对应于专用于加工存储器电路区域ER1的专用光掩膜，而可以成为用于加工存储器电路区域ER1和周边电路区域ER2的光掩膜工序。
接着，使用其它光掩膜(未示出)，并利用光刻技术和蚀刻技术对抗蚀剂实施图案化处理，利用所述抗蚀剂，加工周边电路区域ER2的导电层37和相反导电层38、存储器电路区域ER1的导电层37、本征半导体层I1、I2及相反导电型电极阻断部Rev。在此，图9是对于图1所示的完成时的半导体集成电路装置1的平面布局，是重叠通过光掩膜实施图案化处理的抗蚀剂Rr1a、Rr1b时的示意图。
如图9所示，在周边电路区域ER2中，抗蚀剂Rr1a以覆盖形成逻辑栅极G5、G6(图1)的形成预定位置的方式形成，另外，在存储器电路区域ER1的栅接触和阻断区域ER12、ER13中，抗蚀剂Rr1b以覆盖形成接触器形成导电层10a、11a、10b、11b的形成预定位置的方式形成。
并且，如上所述，在周边电路区域ER2中由抗蚀剂Rr1a覆盖逻辑栅极G5、G6(图1)的形成预定位置、且在存储器电路区域ER1的栅接触和阻断区域ER12、ER13中由抗蚀剂Rr1b覆盖接触器形成导电层10a、11a、10b、11b的形成预定位置的状态下，对露出于存储器电路区域ER1的导电层37、本征半导体层I1、I2及相反导电型电极阻断层Rev进行回蚀的同时，对露出于周边电路区域ER2的导电层37和相反导电层38(图8)页进行回蚀。
由此，如与图8A对应部分使用相同符号的图10A所示，周边电路区域ER2中，露出于外部的导电层37和相反导电层38被去除，只残留被抗蚀剂Rr1a覆盖的导电层37和相反导电层38。这样，在周边电路区域ER2形成与抗蚀剂Rr1a的外廓形状匹配的逻辑栅极G5、G6，可形成在栅绝缘膜29a、29b上层叠有逻辑栅极G5、G6的逻辑栅构造体7a、7b。
另外，与此同时，存储器电路区域ER1中，由于露出的导电层37被回蚀，由此沿着存储器栅构造体4a、4b侧壁的侧壁隔片27a可形成侧壁形状的第一选择栅极G2a、G2b和第二选择栅极G3a、Geb，进一步，此时，由于本征半导体层I1、I2和相反导电型电极阻断层Rev也被回蚀，由此沿着存储器栅极G1a、G1b侧壁的侧壁隔片27a可形成侧壁形状的选择栅极阻断部13、14、15、16。
进一步，此时，存储器单元区域ER1中，通过抗蚀剂Rr1b(图9)，存储器栅极G1a(G1b)的一部分周边的导电层37照原样残留，在第一选择栅极G2a(G2b)和第二选择栅极G3a(G3b)形成多个接触器形成导电层10a、11a(10b、11b)。
并且，接触器形成导电层10a、11a、10b、11b全部具有相同的结构，因此，下面主要对形成在图9的B-B′部分的接触器形成导电层11b进行说明。此时，如表示图9B-B′部分侧剖面结构的图10B所示，接触器形成导电层11b具有如下的结构：形成在元件隔离层20上的基座部17a和升起在存储器栅极G1b的顶部的一部分的升起部17b一体地形成，在基座部17a形成与元件隔离层20的表面形状对应的平坦的接触器设置面17c。
如此，在所述工序中，加工位于存储器电路区域ER1的导电层37，在存储器电路区域ER1中，除了沿着存储器栅极G1a、G1b侧壁的侧壁隔片27a以侧壁形状形成的第一选择栅极G2a(G2b)和第二选择栅极G3a(G3b)之外，还可形成多个接触器形成导电层10a、11a、10b、11b。
接着，例如通过灰化来去除抗蚀剂Rr1a、Rr1b后，使用被图案化为N型用或P型用的抗蚀剂，在存储器电路区域ER1和周边电路区域ER2，通过离子注入法等注入低浓度的N型杂质或者P型杂质，如图10A(并且，图10A中示出在该工序应去除的抗蚀剂Rr1a、Rr1b)所示，在露出于外部的存储器阱W1和一逻辑阱W2的基板表面上可形成N型延伸区域Eta，在同样地露出于外部的另一逻辑阱W3的基板表面上可形成P型延伸区域ETb。
最后，去除所述抗蚀剂后，通过依次进行形成侧壁SW的工序和其他的如通过离子注入法等向所需的位置注入高浓度的N型杂质或P型杂质来形成源区域D1、D3和漏区域D2的工序、形成硅化物SC的工序、形成绝缘层21和接触器C1、C2、C3、…等的工序等，可以制造具有如图1、图2、图3及图4所示的结构的半导体集成电路装置1。
(3)作用及效果
在上述的半导体集成电路装置1的制造方法中，在形成有由侧壁隔片27a覆盖的存储器栅构造体4a、4b的存储器电路区域ER1(图7A)和周边电路区域ER2形成栅绝缘膜25a、25b、25c、29a、29b，然后在栅绝缘膜25a、25b、25c、29a、29b上形成导电层37(图8A)。
另外，在半导体集成电路装置1的制造方法中，在周边电路区域ER2形成与导电层37呈相反导电型的相反导电层38，且在相隔开的本征半导体层I1、I2之间，夹着侧壁隔片27a沿存储器栅构造体4a、4b的一部分侧壁形成配置有与导电层37呈相反导电型的相反导电型电极阻断层Rev的选择栅极阻断部13、14、15、16(图8A和图8B)。
进一步，半导体集成电路装置1的制造方法中，利用通过光掩膜实施图案化处理的抗蚀剂Rr1a、Rr1b，对周边电路区域ER2的导电层37和相反导电层38和存储器电路区域ER1的导电层37、本征半导体层I1、I2及相反导电型电极阻断层Rev进行回蚀。由此，周边电路区域ER2中，通过抗蚀剂Rr1a，在栅绝缘膜29a、29b上导电层37和相反导电层38照原样残留，形成逻辑栅极G5、G6。
另外，此时，在存储器电路区域ER1中，形成通过抗蚀剂Rr1b以夹着侧壁隔片27a覆盖存储器栅极G1a、G1b一部分周边的方式残留的多个接触器形成导电层10a、11a、10b、11b、和与一接触器形成导电层10a(10b)连续设置且夹着侧壁隔片27a沿存储器栅构造体4a(4b)一侧壁以侧壁形状残留的第一选择栅极G2a(G2b)、和与另一接触器形成导电层11a(11b)连续设置且夹着侧壁隔片27a沿存储器栅构造体4a(4b)另一侧壁以侧壁形状残留的第二选择栅极G3a(G3b)(图10A和图10B)。
所述第一选择栅极G2a(G2b)和第二选择栅极G3a(G3b)配置在环绕存储器栅极G1a(G1b)的相同的环绕线上，并且，通过选择栅极阻断部13、14(15、16)在第一选择栅极G2a(G2b)与第二选择栅极G3a(G3b)之间形成PIN接合结构，通过上述选择栅极阻断部13、14(15、16)电隔离。
这样，本发明中，用于形成周边电路区域ER2的逻辑栅极G5、G6的光掩膜工序时，由于在存储器电路区域ER1中可以形成电隔离的第一选择栅极G2a、G2b和第二选择栅极G3a、G3b，因此，在现有的仅加工存储器电路区域的专用光掩膜工序的基础上，无需额外增加仅加工存储器电路区域ER1的专用光掩膜工序，形成可以独立控制的第一选择栅极G2a、G2b和第二选择栅极G3a、G3b，相应地能够降低制造成本。
并且，所述半导体集成电路装置1的制造方法中，如果关注利用专用于加工存储器电路区域ER1的专用光掩膜对抗蚀剂实施图案化处理的光掩膜工序，则可以归于如下的三个工序：(ⅰ)第一光掩膜加工工序(图5B)，在存储器电路区域ER1中，通过在成为存储器栅构造体4a、4b和侧壁隔片27a的形成预定位置的基板表面注入杂质来形成沟道形成层，去除存储器电路区域ER1的牺牲氧化膜30a；(ⅱ)第二光掩膜加工工序(图6A)，对存储器栅极用导电层35实施图案化处理来形成存储器栅极G1a、G1b；(ⅲ)第三光掩膜加工工序(图7B)，通过在成为第一选择栅极G2a、G2b和第二选择栅极G3a、G3b的形成预定位置注入杂质来形成沟道形成层。
这样，半导体集成电路装置1的制造方法中，相对于通常的周边电路的制造工序，仅增加三张光掩膜量的制造工序，能够组装存储器单元3a、3b、3c、3d、3e、3f，所述存储器单元可以独立地控制以夹着存储器栅极G1a、G1b的方式配置的第一选择栅极G2a、G2b和第二选择栅极G3a、G3b，从而可以降低成本。
4)省略了第三光掩膜加工工序的另一实施方式的制造方法
上述的实施方式中，如果关注利用专用于加工存储器电路区域ER1的专用光掩膜对抗蚀剂实施图案化处理的专用光掩膜工序，则共进行三个工序，即第一光掩膜加工工序、第二光掩膜加工工序及第三光掩膜加工工序，但是，本发明并不限定于此，也可以共计实施第一光掩膜加工工序和第二光掩膜加工工序这两个加工工序，而不实施第三光掩膜加工工序的杂质注入。
即，即使不实施第三光掩膜加工工序的杂质注入也在最终形成的第一选择栅构造体5a、5b和第二选择栅构造体6a、6b的阈值电压(Vth)达到期望的值时，无需进行第三光掩膜加工工序，可以省略所述第三光掩膜加工工序。
实际上，省略了所述第三光掩膜加工工序的制造方法中，如图7A所示，在形成覆盖存储器栅构造体4a、4b(图6B)周边的侧壁隔片27a(侧壁隔片形成工序)后，利用氢氟酸等来去除周边电路区域ER2的牺牲氧化膜30a，如图7C所示，通过热氧化法等，在存储器电路区域ER1的第一选择栅极G2a、G2b(图1)和第二选择栅极G3a、G3b(图1)的形成预定位置形成栅绝缘膜25a、25b的同时，在周边电路区域ER2的逻辑栅极G5、G6(图1)的形成预定位置也形成栅绝缘膜29a、29b。然后，与上述的实施方式的制造方法一样，可以经过图8～图10所示的制造工序制造图1所示的半导体集成电路装置1。
省略了第三光掩膜加工工序的所述实施方式中，相对于通常的周边电路的制造工序，仅增加两张光掩膜量的制造工序，能够组装存储器单元3a、3b、3c、3d、3e、3f，所述存储器单元中，第一选择栅极G2a、G2b和第二选择栅极G3a、G3b以夹着存储器栅极G1a、G1b的方式配置，且可以独立地控制第一选择栅极G2a、G2b和第二选择栅极G3a、G3b。因此，省略了第三光掩膜加工工序的制造方法中，与上述的实施方式的制造方法相比能够减少光掩膜，相应地可以降低成本。
(5)其他实施方式
并且，本发明并不限定于本实施方式，在本发明的要旨的范围内可以进行各种变形实施，例如，存储器单元3a、3b、3c、3d、3e、3f的数量、周边电路18、19的数量、接触器形成导电层10a、11a、10b、11b的数量、选择栅极阻断部13、14、15、16的数量等可以采用各种数量，另外，导电层37、相反导电层38、存储器阱W1和逻辑阱W2、W3的导电型也可以是N型或P型的任何一种。
另外，上述的实施方式中，对于作为至少具有与导电层呈相反导电型的相反导电型电极阻断层或者本征半导体层的选择栅极阻断部夹着侧壁隔片沿存储器栅构造体的一部分侧壁形成的电极阻断形成工序，在相隔开的本征半导体层I1、I2之间，夹着侧壁隔片沿存储器栅构造体的一部分侧壁形成配置与导电层37呈相反导电型的相反导电型电极阻断层Rev的选择栅极阻断部13、14(15、16)，从而在第一选择栅极G2a(G2b)与第二选择栅极G3a(G3b)之间形成PIN接合结构的情况进行了说明，但是本发明并不限定于此，例如，作为电极阻断部形成工序，也可以做成如下：使由本征半导体层构成的选择栅极阻断部13、14(15、16)夹着侧壁隔片沿存储器栅构造体的一部分侧壁形成，在第一选择栅极G2a(G2b)与第二选择栅极G3a(G3b)之间形成PIP接合结构或者NIN接合结构，从而使第一选择栅极G2a(G2b)和第二选择栅极G3a(G3b)电隔离。
另外，作为其他的电极阻断部形成工序，也可以做成如下：当第一选择栅极G2a(G2b)与第二选择栅极G3a(G3b)为N型时，使由P型的相反导电型电极阻断层构成的选择栅极阻断部13、14(15、16)夹着侧壁隔片沿存储器栅构造体的一部分侧壁形成，在第一选择栅极G2a(G2b)与第二选择栅极G3a(G3b)之间形成NPN接合结构，通过相反偏压使第一选择栅极G2a(G2b)和第二选择栅极G3a(G3b)电隔离。
进一步，作为其他的电极阻断部形成工序，也可以做成如下：或者当第一选择栅极G2a(G2b)和第二选择栅极G3a(G3b)为P型时，使由N型的相反导电型电极阻断层构成的选择栅极阻断部13、14(15、16)夹着侧壁隔片沿存储器栅构造体的一部分侧壁形成，在第一选择栅极G2a(G2b)与第二选择栅极G3a(G3b)之间形成PNP接合结构，通过相反偏压使第一选择栅极G2a(G2b)和第二选择栅极G3a(G3b)电隔离。
另外，上述的实施方式中，例如，第1列的接触器形成导电层10a、11a和选择栅极阻断部13、14只要能够使与一接触器形成导电层10a连续设置的第一选择栅极G2a和与另一接触器形成导电层11a连续设置的第二选择栅极G3a电隔离，且能够独立地控制第一选择栅极G2a和第二选择栅极G3a，则可以形成在各种不同的位置。
例如，图1所示的半导体集成电路装置1的存储器电路区域ER1中，对在一栅接触和阻断区域ER12各设置一个接触器形成导电层10a和选择栅极阻断部13，在另一栅接触和阻断区域ER13中也各设置一个接触器形成导电层11a和选择栅极阻断部14的情况进行了说明，但是，本发明并不限定于此，还可以在一栅接触和阻断区域ER12设置两个接触器形成导电层10a、11a，在所述两个接触器形成导电层10a、11a之间配置一个选择栅极阻断部13，并且在另一栅接触和阻断区域ER13设置一个选择栅极阻断部14。
即使此时，也可使与一接触器形成导电层10a连续设置的第一选择栅极G2a和与另一接触器形成导电层11a连续设置的第二选择栅极G3a电隔离，可独立地控制第一选择栅极G2a和第二选择栅极G3a。
即，本发明的半导体集成电路装置的制造方法中，即使设置两个以上的接触器形成导电层10a、11a、…时，只要在与各所述接触器形成导电层10a、11a、…连续设置的选择栅极彼此电隔离的位置形成选择栅极阻断部13、14、…即可。
顺便说一下，作为上述实施方式的周边电路18、19，除了适用形成在与存储器单元3a、3b、3c、3d、3e、3f相同区域的读出放大器、列译码器、行译码器等其他各种周边电路(直接周边电路)之外，还可以适用形成在与存储器单元3a、3b、3c、3d、3e、3f不同区域的CPU、ASIC、输入输出电路等其他各种周边电路。
附图标记的说明
1：半导体集成电路装置
3a、3b、3c、3d、3e、3f：存储器单元
4a、4b：存储器栅构造体
5a、5b：第一选择栅构造体
6a、6b：第二选择栅构造体
13、14、15、16：选择栅极阻断部
G1a、G1b：存储器栅极
G2a、G2b：第一选择栅极
G3a、G3b：第二选择栅极
EC：电荷存储层
23a：下部栅绝缘膜
23b：上部栅绝缘膜
I1、I2：本征半导体层
Rev：相反导电型电极阻断部
Rrla、Rrlb：抗蚀剂

Claims (5)

1.一种半导体集成电路装置的制造方法，所述半导体集成电路装置包括：
存储器电路区域，在所述存储器电路区域形成有存储器单元，在所述存储器单元中，在具有第一选择栅极的第一选择栅构造体与具有第二选择栅极的第二选择栅构造体之间夹着侧壁隔片配置有存储器栅构造体；
周边电路区域，在所述周边电路区域形成有周边电路的逻辑栅构造体，
所述半导体集成电路装置的制造方法的特征在于，包括：
侧壁隔片形成工序，在所述存储器电路区域形成依次层叠有下部栅绝缘膜、电荷存储层、上部栅绝缘膜及存储器栅极的所述存储器栅构造体后，以覆盖所述存储器栅构造体的方式形成所述侧壁隔片；
导电层形成工序，在形成有所述存储器栅构造体的所述存储器电路区域、和所述周边电路区域形成栅绝缘膜后，在所述栅绝缘膜上形成N型导电层或P型导电层；
电极阻断部形成工序，在所述周边电路区域形成与所述导电层呈相反导电型的相反导电层，且将至少具有与所述导电层呈相反导电型的相反导电型电极阻断层或者本征半导体层的选择栅极阻断部夹着所述侧壁隔片沿所述存储器栅极的一部分侧壁形成；及
栅极形成工序，利用通过光掩膜被图案化的抗蚀剂，对所述周边电路区域和所述存储器电路区域的各所述导电层和所述相反导电层进行回蚀，由此在所述周边电路区域中，在所述栅绝缘膜上通过所述抗蚀剂使所述导电层和所述相反导电层残留，形成所述逻辑栅构造体的逻辑栅极，在所述存储器电路区域中，形成夹着所述侧壁隔片沿所述存储器栅极的一侧壁以侧壁形状残留的第一选择栅极和夹着所述侧壁隔片沿所述存储器栅极的另一侧壁以侧壁形状残留的第二选择栅极，其中，
所述第一选择栅极和所述第二选择栅极通过所述选择栅极阻断部在所述第一选择栅极与所述第二选择栅极之间形成PIN接合结构、NIN接合结构、PIP接合结构、NPN接合结构或PNP接合结构而被电隔离。
2.根据权利要求1所述的半导体集成电路装置的制造方法，其特征在于，
在所述侧壁隔片形成工序之前，包括：
第一光掩膜加工工序，在所述第一光掩膜加工工序中，通过利用所述存储器电路区域加工专用的第一光掩膜被图案化的抗蚀剂，向所述存储器电路区域的所述存储器栅构造体的形成预定区域注入杂质，在与所述存储器栅构造体相对的基板表面形成沟道形成层，
所述侧壁隔片形成工序包括：
第二光掩膜加工工序，在所述第二光掩膜加工工序中，在所述上部栅绝缘膜的整个表面形成存储器栅极用导电层后，通过利用所述存储器电路区域加工专用的第二光掩膜被图案化的抗蚀剂，对所述存储器栅极用导电层进行图案化处理，由此形成所述存储器栅极，
为了形成所述存储器电路区域的所述存储器单元而利用专用的光掩膜的专用光掩膜工序为所述第一光掩膜加工工序和所述第二光掩膜加工工序的共计两个工序。
3.根据权利要求2所述的半导体集成电路装置的制造方法，其特征在于，
所述侧壁隔片形成工序在所述第二光掩膜加工工序之后包括第三光掩膜加工工序，
在所述第三光掩膜加工工序中，通过利用所述存储器电路区域加工专用的第三光掩膜被图案化的抗蚀剂，向所述存储器电路区域的所述第一选择栅极和所述第二选择栅极的各形成预定区域注入杂质，在与所述第一选择栅极和所述第二选择栅极相对的基板表面形成沟道形成层，
为了形成所述存储器电路区域的所述存储器单元而利用专用的光掩膜的专用光掩膜工序为所述第一光掩膜加工工序、所述第二光掩膜加工工序及所述第三光掩膜加工工序的共计三个工序。
4.根据权利要求1至3中任一项所述的半导体集成电路装置的制造方法，其特征在于，
所述栅极形成工序中被形成的所述第一选择栅极与第一选择栅线连接，
所述栅极形成工序中被形成的所述第二选择栅极与不同于所述第一选择栅线的另一第二选择栅线连接，
所述存储器栅极与存储器栅线连接。
5.一种半导体集成电路装置，其特征在于，包括：
存储器电路区域，形成有存储器单元，在所述存储器单元中，在具有第一选择栅极的第一选择栅构造体与具有第二选择栅极的第二选择栅构造体之间夹着侧壁隔片配置有存储器栅构造体；及
周边电路区域，形成有周边电路的逻辑栅构造体，其中，
所述逻辑栅构造体具有在栅绝缘膜上形成有逻辑栅极的结构，所述逻辑栅极由与所述第一选择栅极和所述第二选择栅极相同的导电层或者相反导电层形成，
所述存储器栅构造体具有依次层叠有下部栅绝缘膜、电荷存储层、上部栅绝缘膜及存储器栅极的结构，
所述第一选择栅极和所述第二选择栅极沿着所述存储器栅极侧壁的所述侧壁隔片以侧壁形状形成，且配置在环绕所述存储器栅极的相同的环绕线上，在所述第一选择栅极与所述第二选择栅极之间，通过由PIN接合结构、NIN接合结构、PIP接合结构、NPN接合结构或PNP接合结构形成的多个选择栅极阻断部被电隔离。
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