CN112436008B - 半导体存储装置及其制造方法 - Google Patents

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Abstract

实施方式提供一种可良好地制造的半导体存储装置及其制造方法。实施方式之半导体存储装置具备：衬底，具备第1区域、在第1方向上与第1区域相邻的第2区域、及在第1方向上与第1区域相邻的第3区域；第1绝缘层，设置在第1区域、第2区域及第3区域；第1布线，在第1区域中，设置在第1绝缘层的表面；存储单元，设置在第1布线；第2布线，设置在存储单元，且以第1方向延伸；及触点，在第2区域连接于第2布线，且以与衬底交叉的第2方向延伸。第1绝缘层的表面具备设置在第2区域及第3区域中的至少一个区域且在第1方向上排列的多个第1面、及设置在多个第1面之间的多个第2面。多个第2面较多个第1面更靠近衬底、或者较多个第2面更远离衬底。

Description

半导体存储装置及其制造方法
[相关申请案]
本申请案享有以日本专利申请案2019-144870号(申请日：2019年8月6日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
以下记载的实施方式涉及一种半导体存储装置及其制造方法。
背景技术
已知一种具备第1布线、配置在该第1布线的存储单元、及连接于该存储单元的第2布线的半导体存储装置。
发明内容
本发明要解决的问题是提供一种可良好地制造的半导体存储装置及其制造方法。
实施方式的半导体存储装置具备：衬底，具备第1区域、在第1方向上与第1区域相邻的第2区域、及在第1方向上与第1区域相邻的第3区域；第1绝缘层，设置在第1区域、第2区域及第3区域；第1布线，在第1区域中，设置在第1绝缘层的表面；存储单元，设置在第1布线；第2布线，设置在存储单元，且以第1方向延伸；及触点，在第2区域中，连接于第2布线，且以与衬底交叉的第2方向延伸。第1绝缘层的表面具备设置在第2区域及第3区域中的至少一个区域且在第1方向上排列的多个第1面、及设置在多个第1面之间的多个第2面。多个第2面较多个第1面更靠近衬底、或者较多个第2面更远离衬底。
附图说明
图1是表示第1实施方式的半导体存储装置的一部分构成的示意性电路图。
图2是表示所述半导体存储装置的一部分构成的示意性立体图。
图3是表示所述半导体存储装置的一部分构成的示意性俯视图。
图4是图3的以A所示部分的示意性放大图。
图5是将图4所示的构造沿A-A'线切割且沿箭头方向观察所得的示意性剖视图。
图6是将图4所示的构造沿B-B'线切割且沿箭头方向观察所得的示意性剖视图。
图7(a)、(b)是与图5及图6的一部分对应的示意性剖视图。
图8是对应于图5的示意性剖视图。
图9是对应于图6的示意性剖视图。
图10是表示第1实施方式的半导体存储装置的制造方法的示意图。
图11是表示所述制造方法的示意图。
图12是表示所述制造方法的示意图。
图13是表示所述制造方法的示意图。
图14是表示所述制造方法的示意图。
图15是表示所述制造方法的示意图。
图16是表示所述制造方法的示意图。
图17是表示所述制造方法的示意图。
图18是表示所述制造方法的示意图。
图19是表示所述制造方法的示意图。
图20是表示所述制造方法的示意图。
图21是表示所述制造方法的示意图。
图22是表示所述制造方法的示意图。
图23是表示所述制造方法的示意图。
图24是表示所述制造方法的示意图。
图25是表示所述制造方法的示意图。
图26是表示所述制造方法的示意图。
图27是表示所述制造方法的示意图。
图28是表示所述制造方法的示意图。
图29是表示所述制造方法的示意图。
图30是表示所述制造方法的示意图。
图31是表示所述制造方法的示意图。
图32是表示所述制造方法的示意图。
图33是表示所述制造方法的示意图。
图34是表示所述制造方法的示意图。
图35是表示所述制造方法的示意图。
图36是表示所述制造方法的示意图。
图37是表示所述制造方法的示意图。
图38是表示所述制造方法的示意图。
图39是表示所述制造方法的示意图。
图40是表示所述制造方法的示意图。
图41是表示所述制造方法的示意图。
图42是表示所述制造方法的示意图。
图43是表示所述制造方法的示意图。
图44是表示所述制造方法的示意图。
图45是表示所述制造方法的示意图。
图46是表示所述制造方法的示意图。
图47是表示所述制造方法的示意图。
图48是表示所述制造方法的示意图。
图49是表示所述制造方法的示意图。
图50是表示所述制造方法的示意图。
图51是表示所述制造方法的示意图。
图52是表示所述制造方法的示意图。
图53是表示所述制造方法的示意图。
图54是表示所述制造方法的示意图。
图55是表示所述制造方法的示意图。
图56是表示所述制造方法的示意图。
图57是表示所述制造方法的示意图。
图58是表示所述制造方法的示意图。
图59是表示所述制造方法的示意图。
图60是表示所述制造方法的示意图。
图61是表示所述制造方法的示意图。
图62是表示所述制造方法的示意图。
图63是表示所述制造方法的示意图。
图64是表示所述制造方法的示意图。
图65是表示所述制造方法的示意图。
图66是表示所述制造方法的示意图。
图67是表示所述制造方法的示意图。
图68是表示所述制造方法的示意图。
图69是表示所述制造方法的示意图。
图70是表示所述制造方法的示意图。
图71是表示所述制造方法的示意图。
图72是表示所述制造方法的示意图。
图73是表示所述制造方法的示意图。
图74是表示所述制造方法的示意图。
图75是表示所述制造方法的示意图。
图76是表示比较例的半导体存储装置的制造方法的示意图。
图77是表示所述制造方法的示意图。
图78是表示所述制造方法的示意图。
图79是表示第2实施方式的半导体存储装置的一部分构成的示意性剖视图。
图80是表示所述半导体存储装置的一部分构成的示意性剖视图。
图81是表示所述半导体存储装置的一部分构成的示意性剖视图。
图82是表示所述半导体存储装置的一部分构成的示意性剖视图。
图83是表示第2实施方式的半导体存储装置的制造方法的示意图。
图84是表示所述制造方法的示意图。
图85是表示所述制造方法的示意图。
图86是表示所述制造方法的示意图。
图87是表示所述制造方法的示意图。
具体实施方式
其次，参照附图，详细地说明实施方式的半导体存储装置。
此外，以下实施方式仅为一例，并非以限定本发明的意图而示出。
而且，在本说明书中，将相对衬底表面平行的特定的方向称为X方向，将相对衬底表面平行且与X方向垂直的方向称为Y方向，将相对衬底表面垂直的方向称为Z方向。
而且，在本说明书中，有时将沿着特定的面的方向称为第1方向，将沿着该特定的面与第1方向交叉的方向称为第2方向，将与该特定的面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向与X方向、Y方向及Z方向中的任一方向既可对应，也可不对应。
而且，在本说明书中，“上”或“下”等表达是以衬底为基准。例如，在所述第1方向与衬底的表面交叉的情况下，将沿着该第1方向远离衬底的方向称为上，将沿着第1方向靠近衬底的方向称为下。而且，在对于某一构成称为下表面或下端的情况下，表示该构成的衬底侧的面或端部，在称为上表面或上端的情况下，表示该构成的与衬底为相反侧的面或端部。而且，将与第2方向或第3方向交叉的面称为侧面等。
以下，参照附图，对实施方式的半导体存储装置的电路构成进行说明。此外，以下的附图为示意性附图，为了便于说明，有时省略一部分构成。
[第1实施方式]
首先，参照图1及图2，对第1实施方式的半导体存储装置简单地进行说明。图1是表示所述半导体存储装置的一部分构成的示意性电路图。图2是表示所述半导体存储装置的一部分构成的示意性立体图。
本实施方式的半导体存储装置具备存储单元阵列MCA、及控制存储单元阵列MCA的外围电路PC。
例如，如图2所示，存储单元阵列MCA具备沿Z方向排列的下层存储垫LMM及上层存储垫UMM。下层存储垫LMM具备沿X方向排列且以Y方向延伸的多个下层位线LBL、沿Y方向排列且以X方向延伸的多个字线WL、及对应于下层位线LBL及字线WL沿X方向及Y方向排列的多个存储单元MC。上层存储垫UMM具备沿X方向排列且以Y方向延伸的多个上层位线UBL、沿Y方向排列且以X方向延伸的多个字线WL、及对应于上层位线UBL及字线WL沿X方向及Y方向排列的多个存储单元MC。在图示的例子中，下层存储垫LMM及上层存储垫UMM共享字线WL。在图1的例子中，存储单元MC的阴极EC连接于下层位线LBL或上层位线UBL。而且，存储单元MC的阳极EA连接于字线WL。存储单元MC具备阻变元件VR及非线性元件NO。
外围电路PC经由位线触点BLC连接于下层位线LBL及上层位线UBL。外围电路PC例如具备将电源电压等降压后输出至电压供给线的降压电路、将对应于选择地址的下层位线LBL、上层位线UBL及字线WL与对应的电压供给线导通的选择电路、根据下层位线LBL及上层位线UBL的电压或电流输出0或1的数据的感测放大器电路、及控制这些的定序器等。
其次，参照图3～图9，对本实施方式的半导体存储装置的构成，更详细地进行说明。
图3是表示本实施方式的半导体存储装置的构成的示意性俯视图。本实施方式的半导体存储装置具备衬底100。衬底100中设置有存储区域MA及外围区域PA。在存储区域MA设置有沿X方向及Y方向矩阵状排列的多个存储单元阵列MCA。在外围区域PA设置有外围电路PC。
图4是图3的以A所示部分的示意性放大图。在存储区域MA设置有设置存储单元阵列MCA的区域101、X方向上与区域101相邻的区域102及区域103、及Y方向上与区域101相邻的区域104及区域105。在区域101中设置有存储单元阵列MCA、及连接于下层位线LBL的位线触点BLC。在区域102中设置有字线WL的一部分、及连接于字线WL的字线触点WLC。在区域104中设置有上层位线UBL的一部分、及连接于上层位线UBL的位线触点BLC。在区域105中设置有下层位线LBL的一部分。
图5是将图4所示的构造沿A-A'线切割，且沿箭头方向观察所得的示意性剖视图。图6是将图4所示的构造沿B-B'线切割，且沿箭头方向观察所得的示意性剖视图。图7是对应于图5及图6的一部分的示意性剖视图。
如图5所示，本实施方式的半导体存储装置具备布线层200、设置在布线层200的存储层300、及设置在存储层300的存储层400。
布线层200具备触点布线201、触点布线202、触点布线203(图6)、及设置在它们之间的绝缘层204。
触点布线201(图5)以Z方向延伸，作为连接于下层位线LBL的位线触点BLC发挥功能。触点布线201例如包含氮化钛(TiN)及钨(W)的积层膜等。
触点布线202以Z方向延伸，作为连接于字线WL的字线触点WLC的一部分发挥功能。触点布线202例如包含氮化钛(TiN)及钨(W)的积层膜等。
触点布线203(图6)以Z方向延伸，作为连接于上层位线UBL的位线触点BLC的一部分发挥功能。触点布线203例如包含氮化钛(TiN)及钨(W)的积层膜等。
绝缘层204例如包含氧化硅(SiO2)等。
例如图7所示，存储层300的区域101包括导电层301、势垒导电层302、电极层303、硫属元素层304、电极层305、势垒导电层306、硫属元素层307、势垒导电层308、电极层309、势垒导电层310、及导电层311。而且，例如图5所示，存储层300包含触点布线312。
例如图7所示，导电层301设置在绝缘层204的上表面。导电层301以Y方向延伸，作为下层位线LBL的一部分发挥功能。导电层301例如包含钨(W)等。
势垒导电层302设置在导电层301的上表面。势垒导电层302以Y方向延伸，作为下层位线LBL的一部分发挥功能。势垒导电层302例如包含氮化钨(WN)等。
电极层303设置在势垒导电层302的上表面。电极层303作为存储单元MC的阴极EC发挥功能。电极层303例如包含氮化碳(CN)等。
硫属元素层304设置在电极层303的上表面。硫属元素层304作为非线性元件NO发挥功能。例如，在对硫属元素层304施加低于特定阈值的电压的情况下，硫属元素层304为高电阻状态。如果施加至硫属元素层304的电压达到特定的阈值，则硫属元素层304成为低电阻状态，流入硫属元素层304的电流多位数地增大。如果施加至硫属元素层304的电压低于特定电压达到固定时间，则硫属元素层304再次成为高电阻状态。
硫属元素层304例如包含至少1种以上的硫属元素。硫属元素层304例如可含有包含硫属元素的化合物即硫化物。而且，硫属元素层304也可包含选自由B、Al、Ga、In、C、Si、Ge、Sn、As、P、Sb所组成的群中的至少1种元素。
此外，此处所说的所谓硫属元素，是属于周期表的第16族的元素中的除氧(O)以外的元素。硫属元素例如包含硫(S)、硒(Se)、碲(Te)等。
电极层305设置在硫属元素层304的上表面。电极层305作为连接于阻变元件VR及非线性元件NO的电极发挥功能。电极层305例如包含碳(C)等。
势垒导电层306设置在电极层305的上表面。势垒导电层306例如包含氮化钨(WN)等。
硫属元素层307设置在势垒导电层306的上表面。硫属元素层307作为阻变元件VR发挥功能。硫属元素层307例如具备结晶区域及相变区域。相变区域设置在较结晶区域更靠阴极侧。相变区域利用熔融温度以上的加热及快速冷却而成为非晶状态(重启状态：高电阻状态)。而且，相变区域利用低于熔融温度、且高于结晶化温度的温度的过热、及缓慢的冷却而成为结晶状态(设置状态：低电阻状态)。
硫属元素层307例如包含至少1种以上的硫属元素。硫属元素层307例如可含有作为包含硫属元素的化合物的硫化物。硫属元素层307例如可包含GeSbTe、GeTe、SbTe、SiTe等。而且，硫属元素层307也可包含选自锗(Ge)、锑(Sb)及碲(Te)中的至少1种元素。
势垒导电层308设置在硫属元素层307的上表面。势垒导电层308例如包含氮化钨(WN)等。
电极层309设置在势垒导电层308的上表面。电极层309作为存储单元MC的阳极EA发挥功能。电极层309例如包含碳(C)等。
势垒导电层310设置在电极层309的上表面。势垒导电层310以X方向延伸，作为字线WL的一部分发挥功能。势垒导电层310例如包含氮化钨(WN)等。
导电层311设置在势垒导电层310的上表面。导电层311以X方向延伸，作为字线WL的一部分发挥功能。导电层311例如包含钨(W)等。
例如图5所示，触点布线312以Z方向延伸，连接于势垒导电层310的下表面及触点布线202的上表面。触点布线312作为连接于字线WL的字线触点WLC的一部分发挥功能。触点布线312例如包含钨(W)等。
此外，例如图5所示，在存储层300的区域101中的构成X方向的侧面，设置有势垒绝缘层321、及设置在这些构成之间的绝缘层322。而且，在存储层300的区域102中与下层位线LBL及存储单元MC对应的高度位置设置有绝缘层323。而且，在存储层300的区域103中与下层位线LBL对应的高度位置设置有绝缘层323，且在与存储单元MC及字线WL对应的高度位置设置有绝缘层326。势垒绝缘层321包含氮化硅(SiN)等。绝缘层322、绝缘层323及绝缘层326例如包含氧化硅(SiO2)等。
而且，例如图6所示，在存储层300的区域101中的构成Y方向的侧面，设置有势垒绝缘层324、及设置在这些构成之间的绝缘层325。而且，在存储层300的区域104中与下层位线LBL对应的高度位置设置有绝缘层323，且在与存储单元MC及字线WL对应的高度位置设置有绝缘层326。而且，在存储层300的区域105中与存储单元MC及字线WL对应的高度位置设置有绝缘层326。势垒绝缘层324包含氮化硅(SiN)等。绝缘层325例如包含氧化硅(SiO2)等。
例如图7所示，存储层400的区域101包括导电层401、势垒导电层402、电极层403、硫属元素层404、电极层405、势垒导电层406、硫属元素层407、势垒导电层408、电极层409、势垒导电层410、及导电层411。而且，例如图6所示，存储层400包括触点布线412。
例如图7所示，导电层401设置在导电层311的上表面。导电层401以X方向延伸，作为字线WL的一部分发挥功能。导电层401例如包含钨(W)等。
势垒导电层402设置在导电层401的上表面。势垒导电层402以X方向延伸，作为字线WL的一部分发挥功能。势垒导电层402例如包含氮化钨(WN)等。
电极层403设置在势垒导电层402的上表面。电极层403作为存储单元MC的阳极EA发挥功能。电极层403例如包含氮化碳(CN)等。
硫属元素层404设置在电极层403的上表面。硫属元素层404与硫属元素层304同样地作为非线性元件NO发挥功能。硫属元素层404例如包含与硫属元素层304相同的材料。
电极层405设置在硫属元素层404的上表面。电极层405作为连接于阻变元件VR及非线性元件NO的电极发挥功能。电极层405例如包含碳(C)等。
势垒导电层406设置在电极层405的上表面。势垒导电层406例如包含氮化钨(WN)等。
硫属元素层407设置在势垒导电层406的上表面。硫属元素层407与硫属元素层307同样地作为阻变元件VR发挥功能。硫属元素层407例如包含与硫属元素层307相同的材料。
势垒导电层408设置在硫属元素层407的上表面。势垒导电层408例如包含氮化钨(WN)等。
电极层409设置在势垒导电层408的上表面。电极层409作为存储单元MC的阴极EC发挥功能。电极层409例如包含碳(C)等。
势垒导电层410设置在电极层409的上表面。势垒导电层410以Y方向延伸，作为上层位线UBL的一部分发挥功能。势垒导电层410例如包含氮化钨(WN)等。
导电层411设置在势垒导电层410的上表面。导电层411以Y方向延伸，作为上层位线UBL的一部分发挥功能。导电层411例如包含钨(W)等。
例如图6所示，触点布线412以Z方向延伸，连接于势垒导电层410的下表面及触点布线203的上表面。触点布线412作为连接于上层位线UBL的位线触点BLC的一部分发挥功能。触点布线412例如包含钨(W)等。
此外，例如图6所示，在存储层400的区域101中的构成Y方向的侧面，设置有势垒绝缘层421、及设置在这些构成之间的绝缘层422。而且，在存储层400的区域104中与字线WL及存储单元MC对应的高度位置设置有绝缘层423。而且，在存储层400的区域105中与字线WL对应的高度位置设置有绝缘层423，且在与存储单元MC及上层位线UBL对应的高度位置设置有绝缘层426。势垒绝缘层421包含氮化硅(SiN)等。绝缘层422、绝缘层423及绝缘层426例如包含氧化硅(SiO2)等。
而且，例如图5所示，在存储层400的区域101中的构成X方向的侧面，设置有势垒绝缘层424、及设置在这些构成之间的绝缘层425。而且，在存储层400的区域102中与存储单元MC及上层位线UBL对应的高度位置设置有绝缘层426。而且，在存储层400的区域103中与字线WL对应的高度位置设置有绝缘层423，且在与存储单元MC及上层位线UBL对应的高度位置设置有绝缘层426。势垒绝缘层424包含氮化硅(SiN)等。绝缘层425例如包含氧化硅(SiO2)等。
图8是对应于图5的示意性剖视图。图9是对应于图6的示意性剖视图。此外，为了便于说明，在图8及图9中省略一部分构成。
在区域101中，如图8所示，多个存储单元MC以周期x1沿X方向排列。而且，在绝缘层204的上表面，设置有设置导电层301的多个面S11、及设置在它们之间的多个面S12。面S11对应于导电层301沿X方向排列，且以Y方向延伸。面S12可设置在与面S11相同的高度位置，也可设置在较面S11更靠下方。此外，在图示的例子中，面S11以周期x1沿X方向排列。
在区域102中，在绝缘层204的上表面设置有多个凸状面S21、及设置在这些多个面S21之间的多个凹状面S22。而且，在区域102中，在绝缘层204的上表面设置有多个凸状面S23、及设置在这些多个面S23之间的多个凹状面S24。凹状面S22及面S24设置在较凸状面S21及面S23更靠下方。多个面S21及面S22较多个面S23及面S24更靠近区域101。面S21与所述面S11皆以周期x1沿X方向排列。面S22与所述面S12皆以周期x1沿X方向排列。面S23以大于周期x1的周期x2沿X方向排列。面S24以周期x2沿X方向排列。
在区域103中，在绝缘层204的上表面设置有多个凸状面S21、及设置在这些多个面S21之间的多个凹状面S22。而且，虽图示省略，但在区域103中，在绝缘层204的上表面设置有多个凸状面S23、及设置在这些多个面S23之间的多个凹状面S24。
而且，在区域103中，在绝缘层423的上表面设置有多个凸状面S31、及设置在这些多个面S31之间的多个凹状面S32。这些多个面S31及面S32与设置在绝缘层204的上表面的多个面S21及面S22同样地形成。面S31与多个存储单元MC皆以周期x1沿X方向排列。而且，虽图示省略，但在区域103中，在绝缘层423的上表面设置有多个凸状面、及设置在这些多个凸状面之间的多个凹状面。这些多个面与设置在绝缘层204的上表面的多个面S23及面S24同样地形成。
而且，如图9所示，在区域101中，多个存储单元MC以周期y1沿Y方向排列。
在区域104中，在绝缘层204的上表面设置有多个凸状面S43、及设置在这些多个面S43之间的多个凹状面S44。凹状面S44设置在较凸状面S43更靠下方。面S43以大于周期y1的周期y2沿Y方向排列。面S44以周期y2沿Y方向排列。
而且，在区域104中，在绝缘层323的上表面设置有多个凸状面S51、及设置在这些多个面S51之间的多个凹状面S52。而且，在区域104中，在绝缘层323的上表面设置有多个凸状面S53、及设置在这些多个面S53之间的多个凹状面S54。凹状面S52及面S54设置在较凸状面S51及面S53更靠下方。多个面S51及面S52较多个面S53及面S54更靠近区域101。面S51与多个存储单元MC皆以周期y1沿Y方向排列。面S52以周期y1沿Y方向排列。面S53以周期y2沿Y方向排列。面S54以周期y2沿Y方向排列。
而且，在区域104中，在绝缘层326的上表面设置有多个凸状面S61、及设置在这些多个面S61之间的多个凹状面S62。而且，在区域104中，在绝缘层326的上表面设置有多个凸状面S63、及设置在这些多个面S63之间的多个凹状面S64。凹状面S62及面S64设置在较凸状面S61及面S63更靠下方。多个面S61及面S62较多个面S63及面S64更靠近区域101。面S61与多个存储单元MC皆以周期y1沿Y方向排列。面S62以周期y1沿Y方向排列。面S63以周期y2沿Y方向排列。面S64以周期y2沿Y方向排列。
在区域105中，在绝缘层326的上表面设置有多个凸状面S61、及设置在这些多个面S61之间的多个凹状面S62。面S61与多个存储单元MC皆以周期y1沿Y方向排列。而且，虽图示省略，但在区域105中，在绝缘层326的上表面设置有多个凸状面S63、及设置在这些多个面S63之间的多个凹状面S64。
[制造方法]
其次，参照图10～图75，对本实施方式的半导体存储装置的制造方法进行说明。图10、图12、图16、图21、图24、图31、图33、图38、图41、图47、图49、图50、图54、图57、图58、图64、图66、图70、图71、图73、及图74是对应于图4的示意性俯视图。图11、图13～图15、图17、图19、图20、图22、图25、图27～图29、图30、图34、图39、图42、图55、图62、图65、及图67～图69是对应于图5的示意性剖视图。图18、图23、图26、图32、图35、图36、图37、图40、图43～图46、图48、图51～图53、图56、图59～图61、图63、图72、及图75是对应于图6的示意性剖视图。此外，为了便于说明，存在图10～图75中省略一部分构成的情况。
在制造本实施方式的半导体存储装置时，例如，在半导体晶圆上形成外围电路PC(图3)。接着，例如，形成用于将该外围电路PC连接于存储单元阵列MCA的布线层200(图5)等。
接着，例如图11所示，在绝缘层204的上表面，形成包含形成导电层301的导电层301A、形成势垒导电层302的势垒导电层302A、形成电极层303的电极层303A、形成硫属元素层304的硫属元素层304A、形成电极层305的电极层305A、形成势垒导电层306的势垒导电层306A、形成硫属元素层307的硫属元素层307A(阻变层)、形成势垒导电层308的势垒导电层308A、形成电极层309的电极层309A、及氮化硅(SiN)等的硬掩模层501的积层体。该步骤例如利用溅射等PVD(Physical Vapor Deposition，物理气相沉积)等而进行。
接着，例如图10及图11所示，在硬掩模层501的上表面，形成碳(C)等芯材502。芯材502例如在区域101及区域105、及区域101及区域105的附近(区域102的一部分、区域103的一部分及区域104的一部分)，以Y方向延伸，且以周期2x1沿X方向排列。而且，例如在远离区域101及区域105的区域(区域102的一部分、区域103的一部分、及区域104的一部分)，以周期2x2沿X方向排列，且以特定的周期沿Y方向排列。
接着，例如图11所示，在硬掩模层501的上表面、芯材502的侧面、及芯材502的上表面，形成氧化硅(SiO2)等的硬掩模层503。该步骤例如通过利用TEOS(Tetraethoxysilane，四乙氧基硅烷)等气体的CVD(Chemical Vapor Deposition，化学气相沉积)等而进行。
接着，例如图12及图13所示，保留硬掩模层503中形成在芯材502侧面的部分，将形成在硬掩模层501及芯材502的上表面的部分去除。
接着，例如图14所示，形成将设置在远离区域101及区域105的区域的一部分芯材502覆盖的掩模材504。而且，去除芯材502中未被掩模材504保护的部分。芯材502的去除例如利用灰化等进行。此后，去除掩模材504。
接着，例如图15所示，去除硬掩模层501的一部分。该步骤例如利用将芯材502及硬掩模层503作为掩模的RIE(Reactive Ion Etching，反应性离子刻蚀)等各向异性刻蚀等而进行。通过该步骤，在区域101及区域105、以及区域101及区域105的附近，将硬掩模层501在X方向上分隔，形成线宽和间隔的图形。而且，在远离区域101及区域105的区域，将硬掩模层501在X方向及Y方向上分隔，形成矩阵状排列的岛状图形。
接着，例如图16～图18所示，将导电层301A、势垒导电层302A、电极层303A、硫属元素层304A、电极层305A、势垒导电层306A、硫属元素层307A、势垒导电层308A、及电极层309A的一部分去除。该步骤例如利用将硬掩模层501、芯材502及硬掩模层503作为掩模的RIE等各向异性刻蚀等进行。通过该步骤，沿着形成在硬掩模层501的图形，将这些层在X方向及Y方向上分隔。此外，通过该步骤，将芯材502及硬掩模层503去除，残留硬掩模层501的至少一部分。
接着，例如图19所示，在绝缘层204的上表面、硬掩模层501的上表面、以及导电层301A、势垒导电层302A、电极层303A、硫属元素层304A、电极层305A、势垒导电层306A、硫属元素层307A、势垒导电层308A、及电极层309A的X方向的侧面，形成势垒绝缘层321。而且，形成绝缘层322。绝缘层322例如通过利用旋涂等方法在晶圆上涂覆聚硅氮烷等，进行热处理等而形成。
接着，例如图20所示，将绝缘层322的一部分去除，使硬掩模层501的上表面露出。该步骤例如利用将硬掩模层501作为阻挡层的CMP(Chemical Mechanical Polishing，化学机械抛光)等平坦化处理而进行。
接着，例如图21～图23所示，形成覆盖区域101及区域105的掩模材505。
接着，例如图24～图26所示，将区域102、区域103及区域104形成在绝缘层204上的构成去除。该步骤例如利用将掩模材505作为掩模的RIE等各向异性刻蚀等而进行。此外，在包含硬掩模层501等的构造及绝缘层322，存在刻蚀速率不同的情况。在这种情况下，例如图25所示，有时在区域101及区域105的附近(对应于所述线宽和间隔的图形的位置)，在绝缘层204的上表面形成凸状面S21及凹状面S22。而且，有时在远离区域101及区域105的区域(对应于所述岛状图形的位置)，在绝缘层204的上表面形成凸状面S23、凹状面S24、凸状面S43、及凹状面S44。此后，去除掩模材505。
接着，例如图27所示，形成绝缘层323。该步骤例如通过利用TEOS等气体的CVD等而进行。
接着，例如图28所示，将绝缘层323的一部分去除，使硬掩模层501的上表面露出。该步骤例如利用将硬掩模层501作为阻挡层的CMP等平坦化处理而进行。
接着，例如图29及图30所示，将硬掩模层501及绝缘层323的一部分去除，使电极层309A的上表面露出。该步骤例如利用CMP或湿刻蚀等进行。在该步骤之后，例如可形成触点布线312(图5)。
接着，例如图32所示，在电极层309A及绝缘层323的上表面，形成包含形成势垒导电层310的势垒导电层310A、形成导电层311的导电层311A、及氮化硅(SiN)等的硬掩模层511的积层体。该步骤例如利用溅射等PVD等进行。
接着，例如图31及图32所示，在硬掩模层511的上表面，形成碳(C)等芯材512。芯材512例如在区域101及区域102、以及区域101及区域102的附近(区域103的一部分、区域104的一部分及区域105的一部分)以X方向延伸，且以周期2y1沿Y方向排列。而且，例如在远离区域101及区域102的区域(区域103的一部分、区域104的一部分、及区域105的一部分)，以周期2y2沿Y方向排列，且以特定的周期沿X方向排列。
接着，例如图32所示，在硬掩模层511的上表面、芯材512的侧面、及芯材512的上表面，形成氧化硅(SiO2)等的硬掩模层513。该步骤例如通过利用TEOS等气体的CVD等而进行。
接着，例如图33～图35所示，进行与参照图12～图18说明的步骤相同的步骤。
通过该步骤，在区域101及区域102、以及区域101及区域102的附近，将硬掩模层511在Y方向上分隔，形成线宽和间隔的图形。而且，在远离区域101及区域102的区域，将硬掩模层511在X方向及Y方向上分隔，形成矩阵状排列的岛状图形。
而且，通过该步骤，沿着形成在硬掩模层511的图形，将电极层303A、硫属元素层304A、电极层305A、势垒导电层306A、硫属元素层307A、势垒导电层308A、电极层309A、势垒导电层310A、及导电层311A在X方向及Y方向上分隔。此外，通过该步骤，将芯材512及硬掩模层513去除，残留硬掩模层511的至少一部分。
接着，例如图36所示，在势垒导电层302A及绝缘层323的上表面、硬掩模层511的上表面、以及电极层303A、硫属元素层304A、电极层305A、势垒导电层306A、硫属元素层307A、势垒导电层308A、电极层309A、势垒导电层310A、导电层311A、及硬掩模层511的Y方向的侧面，形成势垒绝缘层324。而且，形成绝缘层325。绝缘层325例如通过利用旋涂等方法在晶圆上涂覆聚硅氮烷等，进行热处理等而形成。
接着，例如图37所示，将绝缘层325的一部分去除，使硬掩模层511的上表面露出。该步骤例如利用将硬掩模层511作为阻挡层的CMP等平坦化处理而进行。
接着，例如图38～图40所示，形成覆盖区域101及区域102的掩模材515。
接着，例如图41～图43所示，将区域103、区域104及区域105形成在绝缘层323上的构成去除。该步骤例如利用将掩模材515作为掩模的RIE等各向异性刻蚀等而进行。此外，在包含硬掩模层511等的构造及绝缘层422中，存在刻蚀速率不同的情况。在这种情况下，例如图43所示，有时在区域101及区域102的附近(对应于所述线宽和间隔的图形的位置)，在绝缘层323的上表面形成凸状面S51及凹状面S52。而且，有时在远离区域101及区域102的区域(对应于所述岛状图形的位置)，在绝缘层323的上表面形成凸状面S53及凹状面S54。此后，去除掩模材515。
接着，例如图44所示，形成绝缘层326。该步骤例如通过利用TEOS等气体的CVD等而进行。
接着，例如图45所示，将绝缘层326的一部分去除，使硬掩模层511的上表面露出。该步骤例如利用将硬掩模层511作为阻挡层的CMP等平坦化处理而进行。
接着，例如图46所示，将硬掩模层511及绝缘层326的一部分去除，使导电层311A的上表面露出。该步骤例如利用CMP或湿刻蚀等进行。
接着，例如图48所示，在导电层311A及绝缘层326的上表面，形成包含形成导电层401的导电层401A、形成势垒导电层402的势垒导电层402A、形成电极层403的电极层403A、形成硫属元素层404的硫属元素层404A、形成电极层405的电极层405A、形成势垒导电层406的势垒导电层406A、形成硫属元素层407的硫属元素层407A(阻变层)、形成势垒导电层408的势垒导电层408A、形成电极层409的电极层409A、及氮化硅(SiN)等的硬掩模层521的积层体。该步骤例如利用溅射等PVD等进行。
接着，例如图47及图48所示，在硬掩模层521的上表面形成碳(C)等芯材522。芯材522例如在区域101及区域102、以及区域101及区域102的附近(区域103的一部分、区域104的一部分及区域105的一部分)，以X方向延伸，且以周期2y1沿Y方向排列。而且，例如在远离区域101及区域102的区域(区域103的一部分、区域104的一部分及区域105的一部分)，以周期2y2沿Y方向排列，且以特定的周期沿X方向排列。
接着，例如图48所示，在硬掩模层521的上表面、芯材522的侧面、及芯材522的上表面，形成氧化硅(SiO2)等的硬掩模层523。该步骤例如通过利用TEOS等气体的CVD等进行。
接着，例如图49～图51所示，进行与参照图12～图18说明的步骤相同的步骤。
通过该步骤，在区域101及区域102、以及区域101及区域102的附近，将硬掩模层521在Y方向上分隔，形成线宽和间隔的图形。而且，在远离区域101及区域102的区域，将硬掩模层521在X方向及Y方向上分隔，形成矩阵状排列的岛状图形。
而且，通过该步骤，沿着形成在硬掩模层521的图形，将导电层401A、势垒导电层402A、电极层403A、硫属元素层404A、电极层405A、势垒导电层406A、硫属元素层407A、势垒导电层408A、及电极层409A在X方向及Y方向上分隔。此外，通过该步骤，去除芯材522及硬掩模层523，残留硬掩模层521的至少一部分。
接着，例如图52所示，在绝缘层326的上表面、硬掩模层521的上表面、以及导电层401A、势垒导电层402A、电极层403A、硫属元素层404A、电极层405A、势垒导电层406A、硫属元素层407A、势垒导电层408A、电极层409A、及硬掩模层521的Y方向的侧面，形成势垒绝缘层421。而且，形成绝缘层422。绝缘层422例如通过利用旋涂等方法在晶圆上涂覆聚硅氮烷等，进行热处理等而形成。
接着，例如图53所示，将绝缘层422的一部分去除，使硬掩模层521的上表面露出。该步骤例如利用将硬掩模层521作为阻挡层的CMP等平坦化处理而进行。
接着，例如图54～图56所示，形成将区域101及区域102覆盖的掩模材525。
接着，例如图57～图59所示，将区域103、区域104及区域105形成在绝缘层326上的构成去除。该步骤例如利用将掩模材525作为掩模的RIE等各向异性刻蚀等而进行。此外，在包含硬掩模层521等的构造及绝缘层422中，存在刻蚀速率不同的情况。在这种情况下，例如图59所示，有时在区域101及区域102的附近(对应于所述线宽和间隔的图形的位置)，在绝缘层326的上表面形成凸状面S61及凹状面S62。而且，有时在远离区域101及区域102的区域(对应于所述岛状图形的位置)，在绝缘层326的上表面形成有凸状面S63及凹状面S64。此后，去除掩模材525。
接着，例如图60所示，形成绝缘层423。该步骤例如通过利用TEOS等气体的CVD等进行。
接着，例如图61所示，将绝缘层423的一部分去除，使硬掩模层521的上表面露出。该步骤例如利用将硬掩模层521作为阻挡层的CMP等平坦化处理而进行。
接着，例如图62及图63所示，将硬掩模层521及绝缘层423的一部分去除，使电极层409A的上表面露出。该步骤例如利用CMP或湿刻蚀等进行。
接着，例如图65所示，在电极层409A及绝缘层423的上表面，形成包含形成势垒导电层410的势垒导电层410A、形成导电层411的导电层411A、及氮化硅(SiN)等的硬掩模层531的积层体。该步骤例如利用溅射等PVD等进行。
接着，例如图64及图65所示，在硬掩模层531的上表面，形成碳(C)等芯材532。芯材532例如在区域101及区域104、以及区域101及区域104的附近(区域102的一部分、区域103的一部分及区域105的一部分)，以Y方向延伸，且以周期2x1沿X方向排列。而且，例如在远离区域101及区域104的区域(区域102的一部分、区域103的一部分、及区域105的一部分)，以周期2x2沿X方向排列，且以特定的周期沿Y方向排列。
接着，例如图65所示，在硬掩模层531的上表面、芯材532的侧面、及芯材532的上表面，形成氧化硅(SiO2)等的硬掩模层533。该步骤例如通过利用TEOS等气体的CVD等进行。
接着，例如图66及图67所示，进行与参照图12～图18说明的步骤相同的步骤。
通过该步骤，在区域101及区域104、以及区域101及区域104的附近，将硬掩模层531在X方向上分隔，形成线宽和间隔的图形。而且，在远离区域101及区域104的区域，将硬掩模层531在X方向及Y方向上分隔，形成矩阵状排列的岛的图形。
而且，通过该步骤，沿着形成在硬掩模层531的图形，将电极层403A、硫属元素层404A、电极层405A、势垒导电层406A、硫属元素层407A、势垒导电层408A、电极层409A、势垒导电层410A、及导电层411A在X方向及Y方向上分隔。此外，通过该步骤，将芯材532及硬掩模层533去除，残留硬掩模层531的至少一部分。
接着，例如图68所示，在势垒导电层402A及绝缘层423的上表面、硬掩模层531的上表面、以及电极层403A、硫属元素层404A、电极层405A、势垒导电层406A、硫属元素层407A、势垒导电层408A、电极层409A、势垒导电层410A、导电层411A、及硬掩模层531的Y方向的侧面，形成势垒绝缘层424。而且，形成绝缘层425。绝缘层425例如通过利用旋涂等方法在晶圆上涂覆聚硅氮烷等，进行热处理等而形成。
接着，例如图69所示，将绝缘层425的一部分去除，使硬掩模层531的上表面露出。该步骤例如利用将硬掩模层531作为阻挡层的CMP等平坦化处理而进行。
接着，例如图70～图72所示，形成将区域101及区域104覆盖的掩模材535。
接着，例如图73～图75所示，将区域103、区域104及区域105形成在绝缘层423上的构成去除。该步骤例如利用将掩模材535作为掩模的RIE等各向异性刻蚀等而进行。此外，在包含硬掩模层531等的构造及绝缘层425中，存在刻蚀速率不同的情况。在这种情况下，例如图74所示，有时在区域101及区域104的附近(对应于所述线宽和间隔的图形的位置)，在绝缘层423的上表面形成凸状面S53及凹状面S53。而且，有时在远离区域101及区域104的区域(对应于所述岛状图形的位置)，在绝缘层423的上表面形成凸状面及凹状面。此后，去除掩模材535。
接着，例如，形成绝缘层426(图5)。该步骤例如通过利用TEOS等气体的CVD等进行。由此，形成参照图5及图6说明的构成。
[比较例]
接着，参照图76～图78，对比较例的半导体存储装置的制造方法进行说明。
比较例的半导体存储装置的制造方法与第1实施方式的半导体存储装置的制造方法大致相同。
然而，例如参照图16～图18所说明，在第1实施方式中，不仅使区域101，而且也使区域102～区域104残留硬掩模层501等。另一方面，如图76所示，在比较例中，在与该步骤对应的步骤中在区域102～区域104，将硬掩模层501等去除。
接着，例如图77所示，形成绝缘层322。绝缘层322例如通过利用旋涂等方法在晶圆上涂覆聚硅氮烷等，进行热处理等而形成。
接着，例如图78所示，将绝缘层322的一部分去除，使硬掩模层501的上表面露出。该步骤例如利用将硬掩模层501作为阻挡层的CMP等平坦化处理而进行。
此外，在比较例的半导体存储装置的制造方法中，在与本实施方式的参照图33～图35说明的步骤对应的步骤、与本实施方式的参照图49～图51说明的步骤对应的步骤、以及与本实施方式的参照图66及图67说明的步骤对应的步骤的任一者中，皆将未形成布线等的区域中设置的硬掩模层511、521、531等去除。
[效果]
在比较例中，与本实施方式同样地，例如在与图27等对应的步骤中预先形成绝缘层323等，且该步骤通过利用TEOS等气体的CVD等进行。在这种方法中，可形成高密度的氧化硅，从而可形成绝缘性及机械强度优异的绝缘层。
然而，伴随半导体存储装置的微细化，存储单元MC间的距离、例如图8的周期x1及图9的周期y1不断变小。由此，变得难以通过利用TEOS等气体的CVD等在存储单元MC间形成绝缘层。
对此，在比较例中，与本实施方式同样地，例如在与图19等对应的步骤中预先形成绝缘层322等，且该步骤通过在晶圆上涂覆聚硅氮烷等而进行。在这种方法中，可在存储单元MC之间良好地形成绝缘层。
然而，由聚硅氮烷等形成的绝缘层存在机械强度较低的情况。如果以这种状态进行CMP等平坦化处理，则例如图78所例示，有时在区域102～区域104中，绝缘层322被大幅度削除。由此，有时在形成在区域101及区域105中的构造的上表面与形成在区域102～区域104的构造的上表面之间产生高低差，导致此后的步骤中成为问题。
对此，在第1实施方式中，例如在参照图16～图18说明的步骤等中，不仅使区域101及区域105，而且也使区域102～区域104残留硬掩模层501等。而且，例如在参照图20说明的步骤中进行CMP等平坦化处理时，将该硬掩模层501用作阻挡层。由此，可抑制区域102～区域104中绝缘层322被大幅度削除，从而良好地制造半导体存储装置。
然而，在使区域102～区域104残留硬掩模层501等时，存在因与触点布线312等的关系而受到位置限制的情况。而且，有时在未预期的位置制作与存储单元MC相同的构造。
对此，在第1实施方式中，在参照图24～图26说明的步骤等中，将形成在区域102～区域104等的构造去除。所以，包含硬掩模层501等的所述构造在触点布线312等的位置不受限制，从而可高密度地配置。
而且，在比较例中，例如图76所示，仅在区域101及区域105形成线宽和间隔的图形。在这种情况下，有时在区域101的X方向的端部附近，线宽和间隔的线宽度发生变化或者图形变形。在这种情况下，存在形成在区域101端部附近的存储单元MC的特性发生变化的情况。
对此，在第1实施方式中，例如在参照图16～图18说明的步骤等中，在区域101及区域105、以及区域101及区域105的附近等形成线宽和间隔的图形。由此，可将导致图形变形的部位设定在区域101之外，使形成在区域101的存储单元MC的特性一致。
[第2实施方式]
接着，参照图79～图82，对第2实施方式的半导体存储装置进行说明。图79是表示所述半导体存储装置对应于图5的截面的示意性剖视图。图80是表示所述半导体存储装置对应于图6的截面的示意性剖视图。
如图79及图80所示，第2实施方式的半导体存储装置与第1实施方式的半导体存储装置大致相同地构成。
然而，例如图80所示，在本实施方式中，在存储层300及存储层400的区域101中的构成Y方向的侧面，设置有势垒绝缘层431、及设置在这些构成之间的绝缘层432。势垒绝缘层431包含氮化硅(SiN)等。绝缘层432例如包含氧化硅(SiO2)等。
而且，如图79及图80所示，在本实施方式的半导体存储装置未设置绝缘层326及绝缘层423，而在设置有绝缘层326及绝缘层423的部分设置有绝缘层433。绝缘层433例如包含氧化硅(SiO2)等。
图81是对应于图79的示意性剖视图。图82是对应于图80的示意性剖视图。此外，为了便于说明，在图81及图82中省略一部分构成。
如图81及图82所示，绝缘层433的上表面与绝缘层423的上表面相同地构成。
[制造方法]
接着，参照图83～图87，对本实施方式的半导体存储装置的制造方法进行说明。图84及图86是对应于图79的示意性剖视图。图83、图85、及图87是对应于图80的示意性剖视图。
在制造本实施方式的半导体存储装置时，例如，与第1实施方式相同地进行至参照图29及图30说明的步骤为止。
接着，例如图83所示，在电极层309A及绝缘层323的上表面，形成包含势垒导电层310A、导电层311A、导电层401A、势垒导电层402A、电极层403A、硫属元素层404A、电极层405A、势垒导电层406A、硫属元素层407A、势垒导电层408A、电极层409A、及硬掩模层511的积层体。该步骤例如利用溅射等PVD等进行。
接着，例如图31及图83所示，在硬掩模层511的上表面形成芯材512。
接着，例如图83所示，在硬掩模层511的上表面、芯材512的侧面、及芯材512的上表面，形成氧化硅(SiO2)等的硬掩模层513。
接着，例如图33、图84及图85所示，进行与参照图12～图18说明的步骤相同的步骤。
通过该步骤，将电极层303A、硫属元素层304A、电极层305A、势垒导电层306A、硫属元素层307A、势垒导电层308A、电极层309A、势垒导电层310A、导电层311A、导电层401A、势垒导电层402A、电极层403A、硫属元素层404A、电极层405A、势垒导电层406A、硫属元素层407A、势垒导电层408A、及电极层409A在X方向及Y方向上分隔。
接着，例如图41、图86及图87所示，进行与参照图19、图20、及图38～图43说明的步骤相同的步骤。
接着，例如与参照图60说明的步骤同样地形成绝缘层433。
此后，进行参照图61进行说明的步骤以后的步骤。由此，形成参照图79及图80进行说明的构成。
[其它实施方式]
第1实施方式及第2实施方式是在形成下层位线LBL的步骤中，在区域101及区域105、以及区域101及区域105的附近(区域102的一部分、区域103的一部分及区域104的一部分)形成线宽和间隔的图形，在远离区域101及区域105的区域(区域102的一部分、区域103的一部分及区域104的一部分)形成岛状图形。然而，这仅为例示，具体的图形可进行适当调整。例如，也可在全部的区域101～区域105形成线宽和间隔的图形。对于形成上层位线UBL的步骤及形成字线WL的步骤，也情况相同。
而且，第1实施方式及第2实施方式是在所述线宽和间隔的图形中，所有的线宽及线彼此的间隔具有固定的大小。然而，例如在区域101之外的区域中，可将线宽及线的间隔中的至少一个设定为与区域101中的大小不同的大小。
而且，第1实施方式及第2实施方式示出了在参照图24～图26说明的步骤中，在与绝缘层204的包含硬掩模层501等的构造对应的部分，形成凸状面S21、S23、S43等，在与绝缘层322对应的部分，形成凹状面S22、S24、S44等的例子。然而，也考虑根据RIE等的条件，在与绝缘层204的包含硬掩模层501等的构造对应的部分形成凹状面，在与绝缘层322对应的部分形成凹状面。对于参照图41～图43说明的步骤、参照图57～图59说明的步骤、及参照图73～图75说明的步骤等，也情况相同。
而且，第1实施方式及第2实施方式是在下层存储垫LMM及上层存储垫UMM两者中，将阻变元件VR设置在非线性元件NO的上方。然而，例如也可在下层存储垫LMM及上层存储垫UMM的至少一个中，将阻变元件VR设置在非线性元件NO的下方。
而且，第1实施方式及第2实施方式是采用硫属元素层307及硫属元素层407作为阻变元件VR，采用硫属元素层304及硫属元素层404作为非线性元件NO。然而，例如，阻变元件VR既可包含氧化铪(HfO)等金属氧化物，也可包含一对磁性层及设置在它们之间的隧道绝缘膜，也可具有其它构成。而且，例如非线性元件NO既可为二极管，也可为MIM(Metal-Insulator-Metal，金属-绝缘体-金属)结或MIS(Metal Insulator Semiconductor，金属-绝缘体-半导体)结，也可为其它非线性元件。
而且，第1实施方式及第2实施方式是将字线触点WLC设置在区域102而非设置在区域103。然而，字线触点WLC也可设置在区域102及区域103两者。同样地，第1实施方式及第2实施方式是将位线触点BLC设置在区域104而非设置在区域105。然而，位线触点BLC也可设置在区域104及区域105两者。
[其它]
已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出，并不意图限定发明的范围。这些新颖的实施方式可以其它多种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中记载的发明及其均等的范围内。
[符号说明]
100 衬底
101～105 区域
200 布线层
201～203 触点布线
204 绝缘层
300、400 存储层
301、401 导电层
302、402 势垒导电层
303、403 电极层
304、404 硫属元素层
305、405 电极层
306、406 势垒导电层
307、407 硫属元素层
308、408 势垒导电层
309、409 电极层
310、410 势垒导电层
311、411 导电层
312、412 触点布线
321、324、421、424 势垒绝缘层
322、323、325、326、422、423、425、426 绝缘层
S11、S12、S21～S24、S31、S42、S43、S44、S51～S54、S61～S64 面

Claims (19)

1.一种半导体存储装置，具备：
衬底，具备第1区域、在第1方向上与所述第1区域相邻的第2区域、及在所述第1方向上与所述第1区域相邻的第3区域；
第1绝缘层，设置在所述第1区域、所述第2区域及所述第3区域；
第1布线，在所述第1区域中，设置在所述第1绝缘层的表面；
第1存储单元，设置在所述第1布线；
第2布线，设置在所述第1存储单元，且以所述第1方向延伸；及
触点，在所述第2区域中连接于所述第2布线，且以与所述衬底交叉的第2方向延伸；
所述第1绝缘层的表面具备：
多个第1面，设置在所述第2区域及所述第3区域中的至少一个区域，且沿所述第1方向排列；及
多个第2面，设置在所述多个第1面之间；
所述多个第2面较所述多个第1面更靠近所述衬底或者较所述多个第1面更远离所述衬底。
2.根据权利要求1所述的半导体存储装置，其具备：
多个所述第1布线，沿所述第1方向以第1周期排列；及
多个所述第1存储单元，沿所述第1方向以所述第1周期排列；
所述多个第1面包含沿所述第1方向以所述第1周期排列的多个第3面。
3.根据权利要求2所述的半导体存储装置，其中
所述多个第1面包含沿所述第1方向以大于所述第1周期的第2周期排列的多个第4面。
4.根据权利要求3所述的半导体存储装置，其中
所述多个第3面设置在所述多个第1布线与所述多个第4面之间。
5.根据权利要求2所述的半导体存储装置，其中
所述多个第3面设置在所述多个第1布线与所述触点之间。
6.根据权利要求1所述的半导体存储装置，其具备：
多个所述第1布线，沿所述第1方向以第1周期排列；及
多个所述第1存储单元，沿所述第1方向以所述第1周期排列；
所述多个第1面包含沿所述第1方向以大于所述第1周期的第2周期排列的多个第4面。
7.根据权利要求1所述的半导体存储装置，其中
所述多个第1面及所述多个第2面较所述第1布线更靠近所述衬底。
8.根据权利要求1所述的半导体存储装置，其中
所述衬底具备在与所述第1方向及所述第2方向交叉的第3方向上与所述第1区域相邻的第4区域、及在所述第3方向上与所述第1区域相邻的第5区域，且具备设置在所述第4区域及所述第5区域的第2绝缘层，
所述第2绝缘层的与所述衬底为相反侧的表面具备：
多个第5面，设置在所述第4区域及所述第5区域中的至少一个区域，且沿所述第3方向排列；及
多个第6面，设置在所述多个第5面之间；
所述多个第6面较所述多个第5面更靠近所述衬底或者较所述多个第5面更远离所述衬底。
9.根据权利要求8所述的半导体存储装置，其具备：
多个所述第1存储单元，沿所述第3方向以第3周期排列；及
多个所述第2布线，沿所述第3方向以所述第3周期排列；
所述多个第5面包含沿所述第3方向以所述第3周期排列的多个第7面。
10.根据权利要求9所述的半导体存储装置，其中
所述多个第5面包含沿所述第3方向以大于所述第3周期的第4周期排列的多个第8面。
11.根据权利要求10所述的半导体存储装置，其中
所述多个第7面设置在所述多个第2布线与所述多个第8面之间。
12.根据权利要求8所述的半导体存储装置，其具备：
多个所述第1存储单元，沿所述第3方向以第3周期排列；及
多个所述第2布线，沿所述第3方向以所述第3周期排列；
所述多个第5面包含沿所述第3方向以大于所述第3周期的第4周期排列的多个第8面。
13.根据权利要求8所述的半导体存储装置，其中
所述多个第5面及所述多个第6面较所述第2布线更靠近所述衬底。
14.根据权利要求1所述的半导体存储装置，其具备
设置在所述第3区域的第3绝缘层，且
所述第3绝缘层的与所述衬底为相反侧的表面具备：
多个第9面，沿所述第1方向排列；及
多个第10面，设置在所述多个第9面之间；
所述多个第10面较所述多个第9面更靠近所述衬底或者较所述多个第9面更远离所述衬底。
15.根据权利要求14所述的半导体存储装置，其具备：
第3布线，设置在所述第2布线，以所述第1方向延伸；
第2存储单元，设置在所述第3布线；及
第4布线，设置在所述第2存储单元。
16.根据权利要求15所述的半导体存储装置，其具备：
多个所述第2存储单元，沿所述第1方向以第5周期排列；及
多个所述第4布线，沿所述第1方向以所述第5周期排列；
所述多个第9面包含沿所述第1方向以所述第5周期排列的多个第11面。
17.根据权利要求15所述的半导体存储装置，其中
所述多个第9面及所述多个第10面较所述第3布线的与所述衬底为相反侧的表面更靠近所述衬底。
18.一种半导体存储装置的制造方法，在具备第1区域、在第1方向上与所述第1区域相邻的第2区域、及在所述第1方向上与所述第1区域相邻的第3区域的衬底的上方形成第1绝缘层，
在所述第1绝缘层的表面形成包含第1导电层、阻变层及第1电极层的积层体，
以在所述第1区域、所述第2区域及所述第3区域，残留所述第1导电层、所述阻变层及所述第1电极层的至少一部分的方式，在所述第1方向上分隔所述积层体，
在所述第1区域、所述第2区域及所述第3区域形成第2绝缘层，
利用平坦化处理去除所述第2绝缘层的一部分，
保护形成在所述第1区域的所述第1导电层、所述阻变层、所述第1电极层及所述第2绝缘层，去除形成在所述第2区域及所述第3区域的所述第1导电层、所述阻变层、所述第1电极层及所述第2绝缘层，
在所述第2区域及所述第3区域形成第3绝缘层，
在所述第1电极层形成第2导电层。
19.根据权利要求18所述的半导体存储装置的制造方法，其中
在保护形成在所述第1区域的所述第1导电层、所述阻变层、所述第1电极层及所述第2绝缘层，去除形成在所述第2区域及所述第3区域的所述第1导电层、所述阻变层、所述第1电极层及所述第2绝缘层时，
在所述第1绝缘层的表面，形成
多个第1面，设置在所述第2区域及所述第3区域中的至少一个区域，且沿所述第1方向排列；及
多个第2面，设置在所述多个第1面之间，且较所述多个第1面更靠近所述衬底或者较所述多个第1面更远离所述衬底。
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