CN103646962A - 非易失性半导体存储器件 - Google Patents

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Abstract

一种非易失性半导体存储器件，包括：半导体区；在所述半导体区上的第一绝缘膜；在所述第一绝缘膜上的电荷存储层；在所述电荷存储层上的第二绝缘膜；以及在所述第二绝缘膜上的控制栅电极，其中，所述第二绝缘膜包含：由氧化铪形成的底层（A）、由氧化铪形成的顶层（C）、以及由(SiO2)x(Si3N4)1-x形成的中间层（B），其中，0.75≤x≤1，所述中间层（B）形成在所述底层（A）与所述顶层（C）之间，所述电荷存储层由多个层形成，并且所述控制栅电极包含：包含Ta的第一层和包含W的第二层，所述第一层与所述顶层（C）接触，并且所述第二层与所述第一层接触。

Description

非易失性半导体存储器件
本申请是申请号为200810161780.2、申请日为2008年9月26日、发明名称为“非易失性半导体存储器件”的发明专利申请的分案申请。
相关申请的交叉引用
本申请是基于并要求于2007年9月26日提交的日本专利申请No.2007-250291的优先权，在此通过参考并入其全部内容。
技术领域
本发明涉及一种存储单元具有叠置栅极结构的非易失性半导体存储器件，并且特别用于优良的NAND型闪存。
背景技术
NAND型闪存中存储单元的叠置栅极结构是由形成在Si衬底上的第一绝缘膜、形成在第一绝缘膜上的电荷存储层、以及形成在电荷存储层上的另一第二绝缘膜形成。第一绝缘膜称作“隧穿绝缘膜”，并在向此绝缘膜施加高电场时，在Si衬底与电荷存储层之间进行电荷交换。
另外，尽管电荷存储层通常是由多晶硅形成的浮置栅极，随着存储单元微细加工的进展，引入了由诸如氮化硅膜的绝缘膜形成的电荷存储层。
在电荷存储层是由多晶硅形成的浮置栅极时，第二绝缘膜称作“多晶间（inter-poly）绝缘膜”，而在电荷存储层是由绝缘膜形成时，第二绝缘膜称作“阻挡绝缘膜”。在两种情况下，第二绝缘膜都必须具有比第一绝缘膜更高的绝缘性。
由金属氧化物形成的高介电常数（High-k）绝缘膜在高电场区域内具有抑制漏电流的效果，因为可以使物理厚度增加而不增加电厚度。由于该原因，出现了使用高介电常数（High-k）绝缘膜作为存储单元的第二绝缘膜的研究（例如，参照JP-A2003-68897（KOKAI））。
然而，与氧化硅膜系统的绝缘膜相比，高介电常数绝缘膜在膜内带入了大量缺陷和分界面。因此，在使用高介电常数绝缘膜作为第二绝缘膜的存储单元中，在写入/擦除时阈值电流窗口放大的同时，数据保持特性由于低电场区域的漏电流而下降。
如上所述，在传统的第二绝缘膜中，存在无法同时对高电场漏电流特性和低电场漏电流特性两者进行改善的问题。
发明内容
根据本发明一方面的一种非易失性半导体存储器件，包括在半导体衬底上的彼此分开的源极/漏极层，在源极/漏极层之间的沟道，在沟道上的第一绝缘膜，在第一绝缘膜上的电荷存储层，设置在电荷存储层上、由多个层形成的第二绝缘膜，以及在第二绝缘膜上的控制栅极。该第二绝缘膜包括设置在电荷存储层上方的底层（A）、设置在控制栅极下方的顶层（C）、以及设置在底层（A）与顶层（C）之间的中间层（B），中间层（B）具有比底层（A）和顶层（C）两者更高的势垒高度和更低的介电常数。另外，对于形成第二绝缘膜各层膜的平均配位数，中间层（B）的平均配位数比顶层（C）的平均配位数和底层（A）的平均配位数都小。
根据本发明一方面的一种非易失性半导体存储器件，包括在半导体衬底上的彼此分开的源极/漏极层，在源极/漏极层之间的沟道，在沟道上的第一绝缘膜，在第一绝缘膜上的电荷存储层，设置在电荷存储层上、由多个层形成的第二绝缘膜，以及在第二绝缘膜上的控制栅极。该第二绝缘膜包括设置在电荷存储层上方的底层（A）、设置在控制栅极下方的顶层（C）、以及设置在底层（A）与顶层（C）之间的中间层（B），中间层（B）由硅的成分比与底层（A）和顶层（C）两者相比更大的氧化物和氮氧化物中之一形成。
根据本发明一方面的一种非易失性半导体存储器件，包括在半导体衬底上的彼此分开的源极/漏极层，在源极/漏极层之间的沟道，在沟道上的第一绝缘膜，在第一绝缘膜上的电荷存储层，设置在电荷存储层上的第二绝缘膜，以及在第二绝缘膜上的控制栅极。该第二绝缘膜的介电常数、势垒高度和平均配位数沿厚度方向连续改变，在第二绝缘膜沿厚度方向的中间部分，介电常数和平绝配位数最小，而势垒高度最大。
根据本发明一方面的一种非易失性半导体存储器件，包括在半导体衬底上的彼此分开的源极/漏极层，在源极/漏极层之间的沟道，在沟道上的第一绝缘膜，在第一绝缘膜上的电荷存储层，设置在电荷存储层上的第二绝缘膜，以及在第二绝缘膜上的控制栅极。该第二绝缘膜的介电常数、势垒高度和平均配位数沿厚度方向连续改变，介电常数和平绝配位数达到极值的第二绝缘膜沿厚度方向的中间部分由硅的成分比与该第二绝缘膜的其它部分相比都大的氧化物或氮氧化物形成。
附图说明
图1为低电场区域和高电场区域中导电的解释图；
图2为与本发明相关的代表性示例的概念图；
图3A和图3B为示出本发明的第二绝缘膜的角色的解释图；
图4为示出参照实施方式的存储单元结构的截面图；
图5为示出实施方式1的单元结构的截面图；
图6为示出实施方式1的单元结构的截面图（详图）；
图7为示出制造实施方式1的单元结构的方法的截面图；
图8为示出制造实施方式1的单元结构的方法的截面图；
图9为示出制造实施方式1的单元结构的方法的截面图；
图10为示出制造实施方式1的单元结构的方法的截面图；
图11为示出制造实施方式1的单元结构的方法的截面图；
图12为示出作为漏电流比较对象的结构的解释图；
图13为示出作为漏电流比较对象的结构的解释图；
图14为示出作为漏电流比较对象的结构的解释图；
图15为示出阻挡膜的电流电压特性的特性图；
图16为示出作为单元特性评价对象的结构的解释图；
图17为示出阈值电压窗口和数据保持时间的计算结果的视图；
图18为示出氧化铝和氧化硅膜的适合厚度范围的视图；
图19为示出实施方式2的单元结构的截面图；
图20为示出实施方式3的单元结构的截面图；
图21为示出氧化铝和氮氧化硅膜的适合厚度范围的视图；
图22为示出氧化铝的厚度范围与氮氧化硅膜的成分值之间关系的视图；
图23为示出实施方式4的单元结构的截面图；
图24为示出实施方式5的单元结构的截面图；
图25为示出实施方式6的单元结构的截面图；
图26为示出实施方式7的单元结构的截面图；
图27为示出实施方式8的单元结构的截面图；
图28为示出实施方式9的单元结构的截面图；
图29为示出氧化铪和氧化硅膜的适合厚度范围的视图；
图30为示出实施方式10的单元结构的截面图；
图31为示出氧化铪的厚度范围与氮氧化硅膜的成分值之间关系的视图；
图32为示出实施方式11的单元结构的截面图；
图33为示出实施方式12的单元结构的截面图；
图34为示出氮化硅和氧化硅膜的适合厚度范围的视图；
图35为示出栅极功函数与栅极界面处氮化硅膜厚度之间关系的视图；
图36为示出实施方式13的单元结构的截面图；
图37为示出电流对成分的依赖性与硅酸铝的有效电场特性的对比的特性图；
图38为示出硅酸铝的漏电流与控制栅极功函数之间关系的视图；
图39为示出成分比与功函数之间关系的视图；
图40为示出实施方式14的单元结构的截面图；
图41为示出实施方式15的单元结构的截面图；
图42为示出实施方式16的单元结构的截面图；
图43为示出实施方式17的单元结构的截面图；
图44为示出实施方式18的单元结构的截面图；
图45为示出氮氧化物膜成分比与漏电流之间关系的视图；
图46为示出HfAlO和SiO2的最佳厚度范围的视图；以及
图47为示出铝酸铪的成分比与最佳厚度范围之间关系的视图。
具体实施方式
下面将参照附图详细介绍作为本发明的一方面的一种非易失性半导体存储器件。
1.本发明原理
首先，将介绍用于在高电场区域和低电场区域两者中抑制作为阻挡绝缘膜的第二绝缘膜中的漏电流的基本概念。
阻挡绝缘膜定义如下：
阻挡绝缘膜为阻挡电子在电荷存储层与控制栅极之间流动的绝缘体。
如图1A所示，在高电场区域，隧穿电流（tunneling current）为主要的漏电流。隧穿电流由电荷注入第二绝缘膜的“开端处”决定，即由阴极边缘附近绝缘膜材料决定。因此，在阴极边缘附近使用高介电常数更加有利于抑制高电场区域中的漏电流。
同时，由于存储单元的高电场操作有写入和擦除两者，并且对于这两种操作施加的是相反的电压，可以在第二绝缘膜的两端都设置高介电常数绝缘膜。
另一方面，为了抑制低电场区域中第二绝缘膜的漏电流，希望将具有较低密度的作为导电通路的缺陷的氧化硅膜系统的绝缘膜插在第二绝缘膜中。
图1B示出了对应于零电场的限制的导电的示意图。随着电场变得更低，氧化硅膜系统在第二绝缘膜中所处的位置变得更加不重要。
即，低电场区域中漏电流的阻挡性能由氧化硅膜系统的厚度确定，与其沿着厚度方向的位置无关。
因此，期望第二绝缘膜具有这样的结构，使得在外部设置高介电常数绝缘膜，而具有较低缺陷的氧化硅膜系统的中间绝缘膜层夹在内。
在此情况下，由于设置在中间区域的氧化硅膜系统的绝缘膜具有比高介电常数绝缘膜更高的势垒（势垒高度），有望不仅在低电场区域而且在高电场区域实现降低漏电流的效果，如后面介绍。
注意，“势垒高度”（或“带阶”）定义为在未施加外电场且能带平坦的条件下，以Si衬底为参照，每一层的导带边缘的能级。
如图2中所示，根据上述概念，在本发明中，采用了其中作为低介电常数绝缘膜的中间层（B）夹在作为高介电常数绝缘膜的底层（A）与顶层（C）之间的构造。
对于上述概念，应注意的是，减少膜中的缺陷对于抑制低电场漏电流是最为重要的，而提高膜的介电常数对于抑制高电场漏电流是最为重要的。
因为，由膜中缺陷导致的漏电流具有渐变的电场依赖性，并在低电场区域中成为主导，而由膜的介电常数和势垒高度决定的固有漏电流具有陡峭的电场依赖性，并在高电场区域中成为主导。
由于底层（A）和顶层（C）主要起着抑制高电场区域中的漏电流的作用，首要的是介电常数要高。因此，膜中缺陷可以允许在一定程度上放松。另一方面，由于中间层（B）的主要目的是阻挡低电场漏电流，材料的选择应按照首要考虑低缺陷浓度的方式来进行。
同时，在大部分情况下，在进行中间层（B）的材料选择使得低缺陷浓度是首要时，中间层（B）的介电常数易于变低。虽然看起来此现象与降低高电场区域中的漏电流是对立的，但实际上并非如此。
在确定使用具有低介电常数的氧化硅膜系统的绝缘膜作为中间层（B）时，获得了一种未料到的效果，即不仅低电场漏电流降低，而且高电场区域中的漏电流也降低。
因为低介电常数的绝缘膜通常具有高势垒高度，如图3A所示，中间层（B）的势垒高度在高电场区域作为对于电子的隧穿势垒。
由单层高介电绝缘膜形成的阻挡绝缘膜无法获得此效果。通过使用低缺陷密度的低介电常数中间层（B）不仅在低电场区域也在高电场区域获得了降低漏电流的效果。
另外，对于底层（A）与顶层（C）之间的关系，应注意，对于底层（A）可以允许比顶层（C）更高的缺陷密度。这是因为电荷存储层就在底层（A）下，因此底层（A）的缺陷可以作为电荷存储层的陷阱的联合部分。
相比较，在顶层（C）中，由于控制栅极就在顶层（C）上方，在顶层（C）进行俘获和电荷发射时，产生了阈值电压的不稳定和数据保持特性的下降。因此，顶层（C）的缺陷密度与底层（A）相比应保持在低水平。
保持顶层（C）的低缺陷密度的一种方法是使用比底层（A）低的介电常数的绝缘膜材料。在此情况下，伴随较低介电常数产生的高电场区域中的漏电流增加可以通过加深控制栅极的功函数来补偿。
接着，将介绍讨论中一直使用的膜中“缺陷密度”的量化。
虽然难以测量和直接评价膜中的缺陷密度，已经发现绝缘膜中的缺陷密度与加在组成原子的键的约束相应，根据G.Lucovsky等人的研究。
此“键约束”与形成绝缘膜的原子的平均配位数：Nav成比例。因此，“平均配位数”可以用作与缺陷密度相关的量化指标。另外，已知Nav=3成为用来确定缺陷密度是大或小的边界（临界点）。（例如，参照G.Lucovsky，Y.Wu，H.Niimi，V.Misra，L.C.Phillips的“Bonding constraints and defect formation at interfaces betweencrystalline silicon and advanced single layer and composite gatedielectrics”，Appl.Phys.Lett.74，2005（1999））。
各元素的平均配位数在例如由M.Houssa编辑的“High-k GateDielectrics”（Institute of Physics Publishing Limited（2004））的339页的表4.2.1中示出。在参考此表时，本发明中使用的典型绝缘膜材料的平均配位数表示如下。
硅的氮氧化物膜（包括氧化硅膜和氮化硅膜）：(SiO2)x(Si3N4)1-x（0≤x≤1）的平均配位数Nav计算如下。
硅原子具有4配位，氧原子具有2配位（fold coordination），而氮原子具有3配位。由于各种原子的存在比例为[Si]:[O]:[N]=(3-2x)/(7-4x)，2x/(7-4x)，4(1-x)/(7-4x)，氮氧化硅膜的平均配位数Nav表示如下：
( N av ) = 4 3 - 2 x 7 - 4 x + 2 2 x 7 - 4 x + 3 4 ( 1 - x ) 7 - 4 x = 8 ( 3 - 2 x ) 7 - 4 x . . . . . . ( 1 )
对于氮化硅（Si3N4），其中成分比为x=0，Nav=24/7=3.43。由于Nav满足Nav>3，氮化硅属于较多缺陷的膜的范畴。
另一方面，对于氧化硅（SiO2）的极限，其中x=1，Nav=8/3=2.67。由于Nav满足Nav<3，氧化硅为较少缺陷的膜。通过将Nav设置为公式（1）中Nav=1，获得了对应的成分比x为0.75。
对于另一示例，铝酸铪（包括氧化铝、氧化铪）(HfO2)x(Al2O3)1-x（0≤x≤1）的平均配位数计算如下。
铪原子具有8配位，铝原子具有4.5配位（4配位的铝和6配位的铝以3:1的比例存在），而氧原子具有(3(1-x)+4x)配位（与铝键合的氧具有3配位，与铪键合的氧具有4配位，此为其平均值）。
由于各种原子的存在比例为[Hf]:[Al]:[O]=x/(5-2x)，2(1-x)/(5-2x)，(3-x)/(5-2x)，铝酸铪的平均配位数Nav计算为：
N av = 8 x 5 - 2 x + 4.5 ( 1 - x ) 5 - 2 x + { 3 ( 1 - x + 4 x ) } 3 - x 5 - 2 x = 18 - x - x 2 5 - 2 x . . . . . . ( 2 )
对于氧化铝（Al2O3）的极限，其中成分比为x=0，Nav=3.6。由此，氧化铝为具有相对小缺陷数的绝缘膜。另一方面，对于氧化铪（HfO2），其中成分比为x=1，Nav=5.33。由此，氧化铪属于具有高平均配位数和多缺陷的膜的范畴。
接着，研究各层中平均配位数应为多少。
对于中间层（B），可以说具有较少绝对数量的缺陷密度的绝缘膜是必须的，其条件为Nav≤3。在对于氮氧化硅(SiO2)x(Si3N4)1-x实现此平均配位数条件时，成分范围为0.75≤x≤1。
因此，在中间层（B）由氮氧化硅膜（包括氧化硅膜）形成时，期望采用0.75≤x≤1的成分范围。
接着，研究用于底层（A）和顶层（C）的平均配位数。
例如，如G.Lucovsky，Y.Wu，H.Niimi，V.Misra，L.C.Phillips的“Bonding constraints and defect formation at interfaces betweencrystalline silicon and advanced single layer and composite gatedielectrics”（Appl.Phys.Lett.74，2005（1999））中所示，缺陷密度近似与平均配位数的过配位的平方成比例地增加。
由此，通过参考氮氧化硅膜的实验结果并考虑对于Nav=3的缺陷密度为约1011cm-2，Nav与缺陷密度之间的关系在表1中示出。
应注意，阻挡绝缘膜中的缺陷密度成为1013cm-2量级时，由于阻挡绝缘膜的缺陷密度成为与电荷存储层的陷阱密度相同量级，阻挡绝缘膜与电荷存储层之间无区别。
因此，1013cm-2左右的阻挡绝缘膜中的缺陷密度意味着阻挡绝缘膜给出了对MONOS（金属/氧化物/氮化物/氧化物/硅）型闪存的数据保持特性的下降的主要影响。为此，通常，难以使用平均配位数高于4.9（参照表1）的绝缘膜作为阻挡绝缘膜。
然而，作为例外，从刚好位于电荷存储层上方的角度来看，对于底层（A）可以允许高于4.9的平均配位数，且其缺陷可以与电荷存储层的陷阱一同起作用。
表1
Nav (Nav-Nav *)2 对应缺陷密度（cm-2）
3.0 0.1 ～1011
3.4 0.5 ～1012
4.9 5 ～1013
由上述考虑，顶层（C）的平均配位数为Nav<4.9。还可以期望底层（A）的平均配位数为Nav<4.9；然而，特别地，可以使用比4.9大的平均配位数。
作为一个示例，在采用铝酸铪作为底层（A）和顶层（C）的绝缘膜材料时，由公式（2），平均配位数Nav=4.9对应于(HfO2)x(Al2O3)1-x的成分比x=0.81。因此，在利用铝酸铪（包括氧化铝）形成顶层（C）时，成份比应比0.81小。
另一方面，在利用铝酸铪（包括氧化铝，氧化铪）形成底层（A）时，期望成份比不大于0.81；然而，可以允许不小于0.81的成分比。
另外，在底层（A）和顶层（C）用相同材料形成时，应区分顶层（C）的成分和平均配位数的优先次序。例如，在利用相同成分的铝酸铪形成底层（A）和顶层（C）时，两者成分比应为0.81或更小。
最后，从平均配位数的角度看，最期望的底层（A）、中间层（B）和顶层（C）的组合在表2中示出。
表2
第一种 第二种 第三种 第四种
顶层（C） Nav<4.9 Nav<4.9 Nav≥4.9 Nav<4.9
中间层（B） Nav<3 Nav<3 Nav<3 Nav≥3
底层（A） Nav<4.9 Nav≥4.9 Nav≥4.9 Nav<4.9
此处，第一至第四平均配位数的组合是按照本发明依次展示出更大效果的顺序排列。
第一种期望情况为底层（A）中Nav<4.9，中间层（B）中Nav<3，顶层（C）中Nav<4.9。对于所有的层，每个层具有期望的平均配位数和缺陷密度。
第二种期望情况为底层（A）中Nav≥4.9，中间层（B）中Nav<3，顶层（C）中Nav<4.9。对于此情况，尽管底层（A）的缺陷密度大，由于底层（A）的缺陷可以与电荷存储层的陷阱一同起作用，如上所述，因此对于MONOS单元可以获得相对优选的特性。
第三种期望情况为底层（A）中Nav≥4.9，中间层（B）中Nav<3，顶层（C）中Nav≥4.9。对于此情况，尽管底层（A）和顶层（C）两者的缺陷密度都大，但不会对MONOS单元产生较大负面影响，因为中间层（B）的缺陷密度小，因此缺陷电流不会通过底层（A）的缺陷与顶层（C）的缺陷的耦合而流动。
第四种期望情况为底层（A）中Nav<4.9，中间层（B）中Nav≥3，顶层（C）中Nav<4.9。对于此情况，尽管中间层（B）的缺陷密度相当大，可以预见，MONOS单元的特性在可以允许的范围内，因为底层（A）和顶层（C）的缺陷密度小，且由于缺陷导致的漏电流相对难以流动。
同时，在将本发明的第二绝缘膜与具有等效电厚度的单层高介电常数绝缘膜相比较时，该第二绝缘膜可以降低物理膜厚度同时抑制漏电流。
这导致了具有本发明第二绝缘膜的存储单元栅极叠层结构高度降低，使得降低了相邻单元之间的相互干涉。因此，可以实现比传统更小尺寸的闪存和具有高可靠性的闪存。
2.参考示例
在介绍实施方式前，将介绍作为本发明前提的存储单元。注意，本发明也可以应用于浮置栅极型存储单元和纳米点型存储单元，尽管以下参考示例是关于MONOS型存储单元介绍。
图4示出了根据本发明参考示例的存储单元。
此存储单元为电荷存储层由绝缘膜形成的MONOS型存储单元。图4（a）为沿着沟道长度方向的截面图，而图4（b）为沿着沟道宽度方向的截面图。在这些图中，沟道长度方向为位线朝向其延伸的列向，而沟道宽度方向为字线（控制栅极）朝向其延伸的行向。
首先，如图4（a）所示，两个源极/漏极扩散层21彼此独立设置在掺杂有p型杂质的硅衬底（包括阱）11的表面上。两个源极/漏极扩散层21之间的空隙为沟道区域，当存储单元处于ON状态时，在沟道区域中形成了使两个源极/漏极扩散层21电性导通的沟道。
在沟道区域上设置厚度约3至4nm的隧穿SiO2膜（第一绝缘膜）12。在第一绝缘膜12上，叠置厚度约6nm的氮化硅膜13（电荷存储层）、厚度15nm的氧化铝（第二绝缘层）14和厚度100nm的磷掺杂多晶硅膜（控制栅极）15。
源极/漏极扩散层21通过使用叠置栅极作为掩模按自对准方式向硅衬底11中注入杂质离子形成。
如图4（b）所示，沿行方向形成多个包括隧穿氧化膜12、氮化硅膜13、氧化铝膜14和磷掺杂多晶硅膜15的叠层结构（栅极部分），这些叠层结构通过STI（浅沟槽隔离）结构形式的器件隔离绝缘层22相互分开。
器件隔离绝缘层22填充了深度为磷掺杂多晶硅膜15的上表面与硅衬底11之间距离（例如，约100nm）的狭缝形沟槽。
磷掺杂多晶硅膜15的上表面近似与器件隔离绝缘层22的上表面高度相同。随后，在磷掺杂多晶硅膜15上和器件隔离绝缘层22上设置沿行方向延伸的字线23。字线23由例如厚度近似100nm的钨制成的导电膜形成。
在此结构中，存储单元的数据保持特性下降，且无法保证NAND闪存的长期可靠性，因为第二绝缘膜为作为高介电常数绝缘膜中一种的氧化铝，且特别地，低电场区域中膜中缺陷产生的漏电流无法忽略。
3.实施方式
以下，将利用附图详细介绍本发明的实施方式。
（1）实施方式1
图5示出了实施方式1的存储单元。
图5（a）为沿沟道长度方向的截面图，而图5（b）为沿沟道宽度方向截面图。另外，图6详细示出了图5（a）的结构。
在掺杂有p型杂质的硅衬底（包括阱）101的表面上，彼此独立地设置两个源极/漏极扩散层110。两个源极/漏极扩散层110之间的空隙为沟道区域，当存储单元处于ON状态时，在沟道区域中形成了使两个源极/漏极扩散层110电性导通的沟道。
在沟道区域上，设置例如厚度4nm的氧化硅膜（SiO2）102，作为第一绝缘膜（隧穿绝缘膜）。在第一绝缘膜102上，设置例如厚度6nm的氮化硅膜（Si3N4）103，作为电荷存储层。
在电荷存储层103上，设置例如厚度3.9nm的氧化铝膜104、厚度3nm的氧化硅膜105、以及厚度3.9nm的氧化铝膜106形成的叠层绝缘膜107，作为第二绝缘膜（阻挡绝缘膜）。
在第二绝缘膜107上，设置例如由磷掺杂多晶硅膜形成的控制栅极108。在控制栅极108上，设置例如由钨（W）制成的低阻抗金属膜109。
另外，沿行方向形成多个第一绝缘膜（隧穿绝缘膜）102、电荷存储层103、第二绝缘膜（阻挡绝缘膜）107、以及控制栅极108，且这些结构通过STI（浅沟槽隔离）结构的器件隔离绝缘层121彼此分开。
沿行方向延伸的低阻抗金属膜109作为字线。
注意，期望用于本实施方式的第一绝缘膜（隧穿绝缘膜）102的厚度在2至8nm的范围。另外，尽管在本实施方式中将氧化硅膜用作第一绝缘膜（隧穿绝缘膜）102，除此以外，可以使用氮氧化硅膜。
由于在使用氮氧化硅膜作为隧穿绝缘膜时对空穴的势垒变小，实现了存储单元擦除操作变快的效果。
或者另外，可以使用诸如氧化硅膜/氮化硅膜/氧化硅膜（ONO膜）的叠层隧穿绝缘膜作为第一绝缘膜。在此情况下，获得了写入操作和擦除操作都变快的效果。
期望作为用于本实施方式的电荷存储层103的氮化硅膜的厚度在3至10nm的范围。另外，作为电荷存储层103的氮化硅膜不必是具有化学计量成分（stoichiometrical）的Si3N4，且该成分可以具有较多的Si从而增加膜内陷阱密度，或者该成分可以具有较多的氮用来加深陷阱能级。
另外，作为电荷存储层103的氮化硅膜不必是具有均匀成分的膜，且氮化硅膜可以是其中硅和氮之间的比例沿厚度方向变化的叠层膜或连续膜。另外，对于电荷存储层103，除了氮化硅膜，可以使用包括一定量的氧的氮氧化硅膜。
另外，对于电荷存储层103，可以使用诸如HfO2、HfON、HfSiOx、HfSiON、HfAlOx、HfAlON、ZrO2、ZrON、ZrSiOx、ZrSiON、ZrAlOx、ZrAlON和Zr的包括Hf的高介电常数电荷存储层，且可以向该高介电常数电荷存储层额外添加La，诸如可以使用添加La的HfSiOx和氧化铪镧（HfLaOx）。
另外，电荷存储层103可以是由氮化硅膜和高介电常数电荷存储层形成的叠层膜或连续膜。
对于控制栅极108，除了磷掺杂或砷掺杂n+型多晶硅外，可以使用硼掺杂p+型多晶硅。另外，对于控制栅极108，可以使用诸如硅化镍、硅化钴、硅化钽的硅化物材料，或者也可以使用诸如TaN、TiN的金属性材料。
接着，将介绍制造图5和图6的存储单元的方法。
图7至11中，图7（a）至图11（a）为沿沟道长度方向的截面图，图7（b）至图11（b）为沿沟道宽度方向的截面图。
首先，如图7所示，在清洁了掺杂有p型杂质的硅衬底（包括阱）101的表面以后，在800℃至1000℃的温度区域内通过热氧化法形成厚度为4nm的氧化硅膜（第一绝缘膜）102。
接着，在600℃至800℃的温度区域内，在第一绝缘膜102上，通过LPCVD（低压化学汽相沉积）法使用二氯硅烷（SiH2Cl2）和氨（NH3）作为原料形成厚度6nm的氮化硅膜（电荷存储层）103。
接着，在500℃至800℃的温度区域内，通过MOCVD（金属有机物化学汽相沉积）法使用TMA（Al(CH3)3）和H2O作为原料形成厚度3.9nm的氧化铝（Al2O3）膜104。接着，在600℃至800℃的温度区域内，通过LPCVD法使用二氯硅烷（SiH2Cl2）和一氧化氮（N2O）作为原料形成厚度3nm的氧化硅膜（SiO2）105。接着，在500℃至800℃的温度区域内，通过MOCVD法使用TMA（Al(CH3)3）和H2O作为原料形成厚度3.9nm的氧化铝（Al2O3）膜106。
如上所述，形成了构成第二绝缘膜的氧化铝/氧化硅/氧化铝叠层阻挡绝缘膜107。
接着，在550℃至700℃的温度区域内，通过LPCVD法使用硅烷（SiH4）和磷化氢（PH3）作为原料形成用作控制栅极的磷掺杂多晶硅膜（或，在温度处于低温一侧时为非晶硅膜）108。
随后，在多晶硅膜108上，形成用于加工器件隔离区的掩模材料111。在掩模材料111上形成光致抗蚀剂材料，且对光致抗蚀剂材料进行曝光和显影。随后，通过RIE（反应离子蚀刻）法将光致抗蚀剂材料的图案转移到掩模材料111上。其后，去掉光致抗蚀剂材料。
在此状态下，使用掩模材料111作为掩模，通过RIE法顺序蚀刻控制栅极108、第二绝缘膜107（104、105和106）、电荷存储层103、以及隧穿绝缘膜102，从而形成用于沿行方向分开相邻的存储单元的狭缝112a。
另外，通过RIE法，在蚀刻硅衬底101的同时形成具有近似100nm深度的器件隔离沟槽112b。
接着，如图8所示，通过使用CVD法形成完全填充图7的狭缝112a和器件隔离沟槽112b的氧化硅膜（掩埋氧化物膜）121。接着，通过CMP（化学机械研磨）法，研磨氧化硅膜121，直至出现掩模材料111。由此，使氧化硅膜121的表面平坦。其后，选择性的去除掩模材料111。
接着，如图9所示，在多晶硅（控制栅极）108上，通过CVD法，在例如400℃至600℃的温度区域内，使用WF6或W(CO)6为原料气体形成由钨制成的厚度近似100nm的低阻抗金属膜（字线）109。
接着，如图10所示，通过CVD法，在低阻抗金属膜109上形成掩模材料131。在掩模材料131上形成光致抗蚀剂材料，曝光并显影光致抗蚀剂材料。随后，通过RIE法，将光致抗蚀剂材料的图案转移至掩模材料131。其后，去除光致抗蚀剂材料。
接着，如图11所示，使用掩模材料131作为掩模，通过RIE法，在顺序蚀刻低阻抗金属膜109、多晶硅膜108、第二绝缘膜（阻挡绝缘膜）107（104、105和106）、电荷存储层103、以及第一绝缘膜（隧穿氧化膜）102的同时，形成MONOS栅极叠层形状。
其后，通过CVD法，进行MONOS栅极叠层侧表面上氧化硅的形成。之后，通过在硅衬底101的表面区域按照自对准方法通过使用离子注入法形成n+型源极/漏极扩散层110完成了存储单元。
最后，通过CVD法，形成覆盖存储单元的层间绝缘膜（未示出）。
上述制造方法仅是一个示例。图5和6的存储单元可以通过此外的其它制造方法形成。
例如，用于形成第一绝缘膜（隧穿绝缘膜）的热氧化法，可以使用除了干燥O2氧化以外的诸如湿法氧化（热解（氢燃烧）氧化）、使用O2或H2O的作为原料气体的等离子氧化的各种方法。另外，氮化的氧化硅膜（氮氧化硅膜）可以通过进行在热氧化前后提供NO气体、NH3气体、或氮等离子体的方法形成。
另外，用作电荷存储层的氮化硅膜的成分可以通过调整作为LPCVD原料气体的二氯硅烷（SiH2Cl2）和氨（NH3）的流速比改变。
另外，除了通过MOCVD法形成Al2O3的方法外，通过使用TMA（Al(CH3)3）和H2O作为原料气体的ALD（原子层沉积）法在200℃至400℃的温度区域内形成作为第二绝缘膜（阻挡绝缘膜）之中一层的Al2O3是没有问题的。
类似的，除了通过MOCVD法形成SiO2的方法外，通过使用BTBAS（二（叔丁基氨基）硅烷：SiH2(t-BuNH2)2）和臭氧（O3）或3DMAS（SiH(N(CH3)2)3）和臭氧（O3）作为原料气体的ALD法在200℃至500℃的温度区域内形成作为第二绝缘膜（阻挡绝缘膜）之中一层的SiO2是没有问题的。
另外，除了以磷掺杂的n+型多晶硅外，通过以硼掺杂的p+型多晶硅替代作为控制栅极的多晶硅也是没有问题的。
另外，对于形成上述MONOS型栅极叠层结构的各层膜，用于CVD法的原料气体可以由其它气体替代。另外，CVD法可以由溅射法替代。另外，除CVD法和溅射法外，上述各层的薄膜形成也能够通过诸如气相沉积法、激光烧蚀法、以及MBE法的方法，或者这些方法的组合来形成。
接下来示出的是与至今已知的设置有由单层膜或高介电常数绝缘膜的叠层膜形成的第二绝缘膜（阻挡绝缘膜）的存储单元相比，通过本实施方式可以获得的在写入/擦除特性和数据保持特性两方面的优异性能。
（1-1）各种阻挡绝缘膜的电流-电场特性
图12（a）示出了根据本实施方式的第二绝缘膜（阻挡绝缘膜）的结构。以下，为简便起见，该阻挡绝缘膜的结构称作“AOA结构”。
在本实施方式的AOA结构中，氧化铝部分的总物理厚度为7.8nm，而氧化硅膜部分的总物理厚度为3nm。已知，氧化铝的相对介电常数为10，而氧化硅膜的相对介电常数为3.9，本实施方式的AOA结构的EOT（等效氧化物厚度）为6nm。
另一方面，图12（b）示出了EOT（=6nm）与之相等的氧化铝单层膜，其物理厚度为15.4nm。另外，图13（a）和13（b）和图14（a）分别示出了氧化铝和氧化硅的总厚度与本实施方式的AOA结构相同而膜构造发生改变的各种情况。
图13（a）包括1.5nm的氧化硅膜、7.8nm的氧化铝和1.5nm的氧化硅膜的叠层，以下称做“OAO结构”。
图13（b）包括7.8nm的氧化铝和3nm的氧化硅膜的叠层，以下称做“AO结构”。
图14（a）包括3nm的氧化硅膜和7.8nm的氧化铝的叠层，以下称做“OA结构”。
对于上述膜结构，EOT相互相等，其值为6nm。
接下来，图15示出了在这些膜结构的两端设置功函数为4.05eV的电极（n+多晶硅）时的电流-电场特性。
在以下假设下计算电流特性。
由于漏电流经氧化铝中的缺陷形成，与电场成比例的电流部分在低电场区域中出现。低电场区域中的漏电流根据夹在中间部分处的氧化硅的厚度而下降。这是因为氧化硅具有较少的缺陷，隧穿导电在该部分是主导。
另一方面，流经多层膜的隧穿电流为高电场区域中的主要导电机制。在此情况下，通过对多层膜应用WKB（Wentzel-Kramers-Brillouin）近似获得隧穿概率。
注意，确定在通过此计算方法获得的电流特性之中，氧化铝单层膜的特性优选地与通过实验获得的电流-电场特性相符。
在观察图15的结果时，低电场区域（通常是指有效电场不大于5MV/cm的区域）中的漏电流由连续存在的氧化硅膜的厚度确定。在此示例中，漏电流对于氧化硅膜以3nm的厚度连续存在的“AOA结构”、“OA结构”和“AO结构”最小。
另一方面，高电场区域（通常是指有效电场为约15MV/cm的区域）中的漏电流对于“OA结构”和“OAO结构”最大。这是因为，这些结构中在电子注入的边缘（阴极边缘）处存在有低介电常数的氧化硅膜。
与该情况相比，在氧化铝单层膜中，漏电流变小了多个量级；氧化铝单层膜适用于抑制高电场漏电流。
因而，值得注意的点是，对于本实施方式的“AOA结构”的阻挡绝缘膜，高电场区域的漏电流与氧化铝单层膜和“AO结构”相比变得更小。
原因在于，设置在阻挡绝缘膜中央部分的氧化硅膜的势垒（势垒高度）处于防止从阴极边缘注入的电子发生隧穿的能量位置。由此，氧化硅膜的势垒实现了抑制漏电流的功能。
对于氧化铝单层是没有该效果的。该效果对于“AO结构”也无法获得，因为氧化硅膜位于阳极边缘附近。
（1-2）存储单元的特性比较
接下来，基于该阻挡绝缘膜的电流-电场特性，通过模拟计算在写入/擦除特性中能达到的阈值电压的宽度（窗口）和写入操作后数据保持特性中的保持寿命（阈值电压位移的半衰时间）。
用于计算的存储单元具有图16所示的结构，其中对EOT=6nm的第二绝缘膜（阻挡绝缘膜）采用了本实施方式的“AOA结构”。此外，也对第二绝缘膜（阻挡绝缘膜）通过氧化铝单层膜、“OAO结构”、“AO结构”、以及“OA结构”情况下的存储单元进行了模拟。对各个特性进行比较。
控制栅极的功函数为4.05eV（n+多晶硅）。在写入操作期间，为控制栅极提供+16V的电压，而在擦除操作期间为控制栅极提供-18V的电压。
模拟的计算结果在图17中总结。
首先，沿水平轴可以达到的阈值电压宽度（Vth窗口）在具有OAO膜的存储单元中变得极小，因为OAO膜具有因其结构的对称性质而在写入和擦除操作两者中都会出现大漏电流的特性。对于AO结构和OA结构，写入和擦除操作整体能够达到的阈值电压宽度不会变大，因为由于其结构的非对称性质而使得在写入和擦除操作中的一个方面漏电流大（尽管其在另一个方面小）。
相比较，对于氧化铝单层膜，由于漏电流抑制的效果而获得了较大的阈值电压宽度。
如前所述，由于本实施方式还可以通过中间氧化硅膜的效果抑制高电场漏电流，阈值电压在具有EOT相同的各种阻挡绝缘膜的存储单元之中为最大，因此，本发明在写入/擦除特性中实现了最优异的存储单元。
另一方面，由于图17中垂直轴表示的数据保持寿命主要由低电场区域中的漏电流特性决定，“AOA结构”、“AO结构”和“OA结构”表现出最优异的数据保持特性，因为由于引入了中间氧化硅膜层，这些结构可以抑制低场漏电流。
基于上述结果，结论是，从写入/擦除特性和数据保持特性整体评价，本实施方式的“AOA结构”实现了在EOT相同的各种阻挡绝缘层之中具有最优异性能的存储单元。
（1-3）“AOA结构”阻挡绝缘膜中各层的最佳厚度
如图17所示，在各种叠层阻挡绝缘膜中，AOA结构表现出优异的性能。因而，对膜厚度结构应为多少才能获得对漏电流产生最大抑制的电流-电场特性进行研究。
首先，考虑低电场区域。
低电场区域中的漏电流抑制由中间氧化硅膜的连续厚度决定。因此，优选氧化硅膜尽可能厚；然而，过厚时，存储单元的EOT变大，结果写入和擦除操作期间控制栅极所施加的电压变大。在考虑减小存储单元的EOT时，中间氧化硅膜的厚度应在近似4nm或更小的范围内。
接着，考虑高电场区域。
对于本实施方式的“AOA结构”的阻挡绝缘膜，评估AOA结构的漏电流，同时，在0至9nm的范围内独立改变两端的氧化铝层的厚度和中间氧化硅膜层的厚度。在此评估中，假定AOA结构沿厚度方向是对称的且两层氧化铝层（位于上下）的厚度相等。另外，用于评估漏电流的电场为15MV/cm的有效电场（等效SiO2电场），即用于写入和擦除操作的通常电场。
图18的图形示出了其中15MV/cm电场下本实施方式的AOA结构中漏电流变得比氧化铝单层膜（EOT=6nm）更小的厚度范围。
由该结果可知，实现高电场区域中AOA结构优势的范围为氧化铝层厚度在近似3至5nm的范围。另外，在厚度为0.9nm或更大是时，无论厚度如何都可以用于中间SiO2层。
如上所述，在从高低电场区域的整体角度考虑厚度范围时，通过采用范围3至5nm内的氧化铝厚度，另外，通过采用范围0.9至4nm的中间氧化硅膜层的厚度，可以实现AOA结构的最好性能。
（2）实施方式2
图19示出了实施方式2沿沟道长度方向存储单元的截面图。注意在图19中，相同的标记用于表示与图6中相同的部分，其详细介绍在此略去。
本实施方式与前述实施方式1的区别在于，第二绝缘膜由具有连续成分变化的绝缘膜构成，而非形成清晰区别的底层（A）、中间层（B）和顶层（C）三层。
在p型硅衬底（包括阱）101的表面上，彼此独立地设置两个源极/漏极扩散层110。在源极/漏极扩散层110之间的沟道区域上，设置例如厚度4nm的氧化硅膜（SiO2）102，作为第一绝缘膜（隧穿绝缘膜）。在第一绝缘膜102上，设置例如厚度6nm的氮化硅膜（Si3N4）103，作为电荷存储层。
在电荷存储层103上，设置主要成分为Al、Si和O且其成分沿厚度方向连续变化的绝缘膜，作为第二绝缘膜（阻挡绝缘膜）。绝缘膜的主要成分在与电荷存储层接触的底部为Al2O3，另外在中间部分为SiO2，在顶部为Al2O3。第二绝缘膜的整体厚度为10nm。
在第二绝缘膜107上，设置例如由磷掺杂多晶硅膜形成的控制栅极108。在控制栅极108上，设置例如由钨（W）制成的低阻抗金属膜109。
关于用于本实施方式的第一绝缘膜（隧穿绝缘膜）102、电荷存储层103、以及控制栅极108，可以采用与第一实施方式类似的制造方法。
接着，对于图19的存储单元的制造方法，描述与实施方式1不同的处理步骤。
至电荷存储层的形成为止，执行的是与实施方式1相同的工艺。
接着，在200℃至500℃的温度范围内，通过组合使用TMA和O3或H2O为原料沉积Al2O3的ALD法和使用BTBAS或3DMAS和O3为原料沉积SiO2的ALD法，执行第二绝缘膜的形成。
具体而言，对于底部，仅执行前一种ALD循环，对于中间部分，仅执行后一种ALD循环，对于顶部，同样仅执行前一种ALD循环。对于各个部分之间的部分，在连续调整循环数量比的同时交替执行每种ALD。
通过上述方法，在第二绝缘膜中形成了Al、Si和O连续成分变化的膜。此工艺后的工艺步骤与实施方式1的相同。
上述制造方法仅是一种示例，并且可以采用其它制造方法。
例如，除ALD法外，第二绝缘膜（阻挡绝缘膜）也可以通过MOCVD法形成。另外，对于形成第二绝缘膜以外的工艺步骤，与实施方式1类似，可以由其它制造方法替代。
（3）实施方式3
图20示出了沿沟道长度方向实施方式3的存储单元的截面图。注意，在图20中，相同的标记表示与图6中相同的部分，且其详细介绍在此略去。
本实施方式与前述实施方式1的区别在于使用氮氧化硅膜（SiNO:成分表达式为(SiO2)x(Si3N4)1-x）取代氧化硅膜（SiO2）作为第二绝缘膜的中间层。
在p型硅衬底（包括阱）101的表面上，彼此独立地设置两个源极/漏极扩散层110。在源极/漏极扩散层110之间的沟道区域上，设置例如厚度4nm的氧化硅膜（SiO2）102，作为第一绝缘膜（隧穿绝缘膜）。在第一绝缘膜102上，设置例如厚度6nm的氮化硅膜（Si3N4）103，作为电荷存储层。
在电荷存储层103上，设置由例如厚度3.9nm的氧化铝膜104、厚度3nm成分为(SiO2)0.75(Si3N4)0.25的氮氧化硅膜117、以及厚度3.9nm的氧化铝膜106形成的叠层绝缘膜形式的第二绝缘膜107，作为第二绝缘膜（阻挡绝缘膜）。
在第二绝缘膜107上，设置例如由磷掺杂多晶硅膜形成的控制栅极108。在控制栅极108上，设置例如由钨（W）制成的低阻抗金属膜109。
与用于本实施方式的第一绝缘膜（隧穿绝缘膜）102、电荷存储层103、以及控制栅极108相关的改进示例与实施方式1的相同。
另外，图20的存储单元的制造方法与实施方式1的制造方法近似相同。然而，用于形成作为第二绝缘膜中间层的氮氧化硅膜的工艺步骤不同。
此工艺步骤可以是，例如，在600℃至800℃的温度范围内，通过使用二氯硅烷（SiH2Cl2）和一氧化氮（N2O）为原料气体的LPCVD法形成氧化硅膜（SiO2）后，将此晶片暴露于氮等离子体中。
注意，上述制造方法仅是用于形成氮氧化硅膜的方法的一种示例，且可以执行其它制造方法。另外，显然，对于第二绝缘膜氮氧化硅以外的其它膜，可以采用本实施方式制造方法以外的其它制造方法，就如在实施方式1中。
接下来，将介绍此Al2O3/SiON/Al2O3叠层阻挡膜各层膜的最佳厚度。
图21示出了通过在使Al2O3/SiON/Al2O3叠层阻挡膜中两层氧化铝层的厚度相等的条件下改变全部氧化铝层和SiON层的厚度研究有效电场Eeff=15MV/cm中漏电流的情况的结果。此结果中，中间SiON膜的成分为(SiO2)0.75(Si3N4)0.25。
图21指示出叠层阻挡膜的漏电流比具有相等EOT的氧化铝单层膜降低的厚度范围。
观察图21时，不依靠SiON的厚度，通过使氧化铝的厚度在从3.6nm至4.2nm的范围内，漏电流与单层氧化铝膜相比下降。
由于从其中获得该漏电流优势的氧化铝厚度范围根据中间层的SiON膜的成分而不同，其情形总结如下。
由图22可知，当作为中间SiON层的(SiO2)x(Si3N4)1-x的成分值为x<0.6时，无论使用怎样的氧化铝厚度，与单层氧化铝膜相比，无法降低叠层阻挡膜结构的漏电流。
当成分值x>0.6时，具有对于单层氧化铝膜的漏电流优势的厚度区域增大。氧化铝的厚度区域可以表示为SiON膜的成分值x的函数：即，氧化铝的厚度区域特征为最小厚度：-3(x-0.6)+4（nm），最大厚度：2.5(x-0.6)+4（nm）。
现在，研究叠层阻挡膜为何仅在中间层SiON膜的成分范围x>0.6种表现出优势的物理原因。
氮氧化硅膜的导带势垒高度ф表示为成分x的函数，如下。
&phi; b = 3.1 x 3 - 2 x + 2.1 ( 1 - x 3 - 2 x ) ( eV ) . . . . . . ( 3 )
另一方面，作为底层和顶层的氮氧化硅膜的导带势垒高度为2.4(eV)。基于这些考虑，得出x>0.56成为氮氧化硅膜的势垒高度变的比氧化铝膜的势垒高度更大的条件。
这近似与在叠层阻挡膜中获得漏电流优势的条件相一致。因此，发现叠层阻挡膜中的漏电流优势依赖于中间层的势垒高度。
（4）实施方式4
图23示出了实施方式4沿沟道长度方向存储单元的截面图。注意在图23中，相同的标记用于表示与图6中相同的部分，其详细介绍在此略去。
本实施方式与前述实施方式1的区别在于，第二绝缘膜的中间层（B）由其成分沿厚度方向连续变化的氮氧化硅膜构成。
在p型硅衬底（包括阱）101的表面上，彼此独立地设置两个源极/漏极扩散层110。在源极/漏极扩散层110之间的沟道区域上，设置例如厚度4nm的氧化硅膜（SiO2）102，作为第一绝缘膜（隧穿绝缘膜）。在第一绝缘膜102上，设置例如厚度6nm的氮化硅膜（Si3N4）103，作为电荷存储层。
在电荷存储层103上，设置由底层（A）、中间层（B）和顶层（C）三层形成的第二绝缘膜（阻挡绝缘膜）107。第二绝缘膜的底层（A）104和顶层（C）106为氧化铝（Al2O3），每层厚度为4nm。另外，第二绝缘膜的中间层（B）118在沿厚度的中间部分为SiO2，在沿厚度的两端为氮氧化硅膜(SiO2)x(Si3N4)1-x（x=0.8）。中间层（B）118的厚度为4nm。
在第二绝缘膜107上，设置例如由磷掺杂多晶硅膜形成的控制栅极108。在控制栅极108上，设置例如由钨（W）制成的低阻抗金属膜109。
关于用于本实施方式的第一绝缘膜（隧穿绝缘膜）102、电荷存储层103、以及控制栅极108，可以采用与实施方式1类似的制造方法。
接下来，将介绍图23的存储单元的制造方法中与实施方式1不同的工艺步骤。
至电荷存储层和第二绝缘膜的底层（A）的形成为止，执行的是与实施方式1相同的工艺。
接着，在200℃至500℃的温度范围内，通过组合使用BTBAS和NH3或3DMAS和NH3为原料沉积Si3N4的ALD法和使用BTBAS和O3或3DMAS和O3为原料沉积SiO2的ALD法，执行第二绝缘膜的中间层（B）的形成。
具体而言，对于中间层（B）的底部，主要执行前一种ALD循环，对于中间层（B）的中间部分，仅执行后一种ALD循环，对于中间层（B）的顶部，又主要执行前一种ALD循环。对于各个部分之间的部分，在连续调整循环数量比的同时交替执行每种ALD。
通过上述方法，形成了Si、O和N连续成分变化膜，作为第二绝缘膜的中间层。
形成第二绝缘膜顶层（C）之后的工艺步骤与实施方式1的相同。
上述制造方法仅是一种示例，并且可以采用其它制造方法。例如，除ALD法外，第二绝缘膜（阻挡绝缘膜）也可以通过MOCVD法形成。另外，关于形成第二绝缘膜以外的工艺步骤，与实施方式1类似，可以由其它制造方法替代。
（5）实施方式5
图24示出了实施方式5沿沟道长度方向存储单元的截面图。注意在图24中，相同的标记用于表示与图6中相同的部分，其详细介绍在此略去。
本实施方式与前述实施方式1的区别在于，将添加氮的氧化铝用于第二绝缘膜的底层（A）和顶层（C）。通过向氧化铝添加氮，减少了施加电场时的性能下降，并且抑制了电介质击穿，从而获得了绝缘膜可靠性的改善的效果。
在p型硅衬底（包括阱）101的表面上，彼此独立地设置两个源极/漏极扩散层110。在源极/漏极扩散层110之间的沟道区域上，设置例如厚度4nm的氧化硅膜（SiO2）102，作为第一绝缘膜（隧穿绝缘膜）。在第一绝缘膜102上，设置例如厚度6nm的氮化硅膜（Si3N4）103，作为电荷存储层。
在电荷存储层103上，设置由底层（A）、中间层（B）和顶层（C）三层形成的第二绝缘膜（阻挡绝缘膜）107。
第二绝缘膜的底层（A）119和顶层（C）120为氮氧化铝（AlON），每层厚度为4nm。另外，第二绝缘膜的中间层（B）105为SiO2，其厚度为3nm。
在第二绝缘膜107上，设置例如由磷掺杂多晶硅膜形成的控制栅极108。在控制栅极108上，设置例如由钨（W）制成的低阻抗金属膜109。
关于用于本实施方式的第一绝缘膜（隧穿绝缘膜）102、电荷存储层103、以及控制栅极108，可以采用与实施方式1类似的制造方法。
接下来，将介绍图24的存储单元的制造方法中与实施方式1不同的工艺步骤。
至电荷存储层的形成为止，执行的是与实施方式1相同的工艺。
接着，第二绝缘膜底层（A）如下形成。首先，在200℃至400℃的温度范围内，通过使用TMA和O3或H2O的ALD法进行氧化铝的形成。接着，通过在600℃至800℃的温度范围内对氧化铝进行NH3退火形成氮氧化铝（AlON）膜。
接着，通过在600℃至800℃的温度范围内进行使用二氯硅烷（SiH2Cl2）和一氧化氮（N2O）作为原料的LPCVD法形成氧化硅膜（SiO2），作为第二绝缘膜中间层（B）。
接着，按以下方式形成第二绝缘膜顶层（C），在200℃至400℃的温度范围内，通过使用TMA和O3或H2O的ALD法进行氧化铝的形成，接着，通过在600℃至800℃的温度范围内对氧化铝进行NH3退火形成氮氧化铝（AlON）膜。
上述制造方法仅是一种示例，并且可以采用其它制造方法。例如，第二绝缘膜（阻挡绝缘膜）AlON膜也可以通过交替形成Al2O3和AlN的ALD法形成。另外，关于形成第二绝缘膜以外的工艺步骤，与实施方式1类似，可以由其它制造方法替代。
（6）实施方式6
图25示出了实施方式6沿沟道长度方向存储单元的截面图。注意在图25中，相同的标记用于表示与图6中相同的部分，其详细介绍在此略去。
本实施方式与前述实施方式1的区别在于，将添加Si的氧化铝用于第二绝缘膜的底层（A）和顶层（C）。通过向氧化铝添加Si，通过减少缺陷降低漏电流，并且获得了电介质击穿强度改善的效果。
在p型硅衬底（包括阱）101的表面上，彼此独立地设置两个源极/漏极扩散层110。在源极/漏极扩散层110之间的沟道区域上，设置例如厚度4nm的氧化硅膜（SiO2）102，作为第一绝缘膜（隧穿绝缘膜）。在第一绝缘膜102上，设置例如厚度6nm的氮化硅膜（Si3N4）103，作为电荷存储层。
在电荷存储层103上，设置由底层（A）、中间层（B）和顶层（C）三层形成的第二绝缘膜（阻挡绝缘膜）107。
第二绝缘膜的底层（A）122和顶层（C）123为添加Si的氧化铝（AlSiO）膜，每层厚度为4nm，其Si浓度为10%（原子百分比）。另外，第二绝缘膜中间层（B）105为SiO2，其厚度为3nm。
在第二绝缘膜107上，设置例如由磷掺杂多晶硅膜形成的控制栅极108。在控制栅极108上，设置例如由钨（W）制成的低阻抗金属膜109。
关于用于本实施方式的第一绝缘膜（隧穿绝缘膜）102、电荷存储层103、以及控制栅极108，可以采用与实施方式1类似的制造方法。
接下来，将介绍图25的存储单元的制造方法中与实施方式1不同的工艺步骤。
至电荷存储层的形成为止，执行的是与实施方式1相同的工艺。
接着，按以下方式形成第二绝缘膜底层（A），首先，在200℃至400℃的温度范围内，交替重复使用TMA和O3或H2O形成氧化铝的ALD法，以及使用BTBAS或3DMAS和O3形成氧化硅膜的ALD法。膜中的硅浓度可以通过前一种ALD法和后一种ALD法重复的循环比来调整。
接着，通过在600℃至800℃的温度范围内进行使用二氯硅烷（SiH2Cl2）和一氧化氮（N2O）作为原料的LPCVD法形成氧化硅膜，作为第二绝缘膜中间层（B）。接着，通过重复与底层（A）相同的ALD法形成第二绝缘膜的顶层（C）。
上述制造方法仅是一种示例，并且可以采用其它制造方法。
例如，除ALD法外，第二绝缘膜（阻挡绝缘膜）AlSiO膜也可以通过MOCVD法形成。另外，关于形成第二绝缘膜以外的工艺步骤，与实施方式1类似，可以由其它制造方法替代。
（7）实施方式7
图26示出了实施方式7沿沟道长度方向存储单元的截面图。注意在图26中，相同的标记用于表示与图6中相同的部分，其详细介绍在此略去。
本实施方式与前述实施方式1的区别在于，将添加氮和硅的氧化铝用于第二绝缘膜的底层（A）和顶层（C）。通过向氧化铝添加氮和硅，获得了可靠性的改善的效果，诸如漏电流下降，以及电介质击穿强度的提高。
在p型硅衬底（包括阱）101的表面上，彼此独立地设置两个源极/漏极扩散层110。在源极/漏极扩散层110之间的沟道区域上，设置例如厚度4nm的氧化硅膜（SiO2）102，作为第一绝缘膜（隧穿绝缘膜）。在第一绝缘膜102上，设置例如厚度6nm的氮化硅膜（Si3N4）103，作为电荷存储层。
在电荷存储层103上，设置由底层（A）、中间层（B）和顶层（C）三层形成的第二绝缘膜（阻挡绝缘膜）107。
第二绝缘膜的底层（A）124和顶层（C）125为厚度4nm的添加氮和硅的氧化铝（AlSiON）膜。其Si浓度为10%（原子百分比），其氮浓度为10%（原子百分比）。另外，第二绝缘膜中间层（B）105为SiO2，其厚度为3nm。
在第二绝缘膜107上，设置例如由磷掺杂多晶硅膜形成的控制栅极108。在控制栅极108上，设置例如由钨（W）制成的低阻抗金属膜109。
关于用于本实施方式的第一绝缘膜（隧穿绝缘膜）102、电荷存储层103、以及控制栅极108，可以采用与实施方式1类似的制造方法。
接下来，将介绍图26的存储单元的制造方法中与实施方式1不同的工艺步骤。
至电荷存储层的形成为止，执行的是与实施方式1相同的工艺。接着，作为第二绝缘膜的底层（A），按以下方式形成添加硅的氧化铝，在200℃至400℃的温度范围内，交替重复使用TMA和O3或H2O形成氧化铝的ALD法，以及使用BTBAS或3DMAS和O3形成氧化硅膜的ALD法。
之后，通过在600℃至800℃的温度范围内进行NH3退火将氮引入膜中。膜中的硅浓度可以通过两种ALD法重复的循环比调整，膜中的氮浓度可以通过NH3退火温度和时间调整。
接着，通过在600℃至800℃的温度范围内进行使用二氯硅烷（SiH2Cl2）和一氧化氮（N2O）作为原料的LPCVD法形成氧化硅膜，作为第二绝缘膜中间层（B）。接着，通过重复与底层（A）相同的ALD法形成第二绝缘膜的顶层（C）。
上述制造方法仅是一种示例，并且可以采用其它制造方法。
例如，除ALD法外，第二绝缘膜（阻挡绝缘膜）AlSiO膜也可以通过MOCVD法形成。另外，关于形成第二绝缘膜以外的工艺步骤，与实施方式1类似，可以由其它制造方法替代。
（8）实施方式8
图27示出了实施方式8沿沟道长度方向存储单元的截面图。注意在图27中，相同的标记用于表示与图6中相同的部分，其详细介绍在此略去。
本实施方式与前述实施方式1的区别在于，将铝酸铪用于第二绝缘膜的底层（A）和顶层（C）。通过使用铝酸铪，获得了氧化铝所具有的相对高可靠性的性质和铪所具有的对高电场区域中漏电流相对强抑制的性质的综合效果。
在p型硅衬底（包括阱）101的表面上，彼此独立地设置两个源极/漏极扩散层110。在源极/漏极扩散层110之间的沟道区域上，设置例如厚度4nm的氧化硅膜（SiO2）102，作为第一绝缘膜（隧穿绝缘膜）。在第一绝缘膜102上，设置例如厚度6nm的氮化硅膜（Si3N4）103，作为电荷存储层。
在电荷存储层103上，设置由底层（A）、中间层（B）和顶层（C）三层形成的第二绝缘膜（阻挡绝缘膜）107。第二绝缘膜的底层（A）126为成分表示为(HfO2)0.75(Al2O3)0.25的铝酸铪，其厚度为6nm。另外，第二绝缘膜的中间层为厚度3nm的氧化硅膜。另外，第二绝缘膜的顶层（C）127为成分表示为(HfO2)0.5(Al2O3)0.5的铝酸铪，其厚度为5nm。
在第二绝缘膜107上，设置例如由磷掺杂多晶硅膜形成的控制栅极108。在控制栅极108上，设置例如由钨（W）制成的低阻抗金属膜109。
关于用于本实施方式的第一绝缘膜（隧穿绝缘膜）102、电荷存储层103、以及控制栅极108，可以采用与实施方式1类似的制造方法。
接下来，将介绍图27的存储单元的制造方法中与实施方式1不同的工艺步骤。
至电荷存储层的形成为止，执行的是与实施方式1相同的工艺。
接着，第二绝缘膜底层（A）的铝酸铪通过按1:3重复在200℃至400℃的温度范围内使用TMA和H2O形成氧化铝的ALD法和使用Hf(N(CH3)2)4和H2O形成氧化铪的ALD法的循环来形成。
接着，通过在600℃至800℃的温度范围内进行使用二氯硅烷（SiH2Cl2）和N2O的LPCVD法形成氧化硅膜（SiO2），作为第二绝缘膜中间层（B）。
接着，第二绝缘膜顶层（C）的铝酸铪通过按2:2重复在200℃至400℃的温度范围内使用TMA和H2O形成氧化铝的ALD法和使用Hf(N(CH3)2)4和H2O形成氧化铪的ALD法的循环来形成。
同样，上述制造方法仅是一种示例，并且可以采用其它制造方法。
例如，除ALD法外，第二绝缘膜（阻挡绝缘膜）铝酸铪膜也可以通过使用其它前体，或者MOCVD法形成。另外，关于形成第二绝缘膜以外的工艺步骤，与实施方式1类似，可以由其它制造方法替代。
（9）实施方式9
图28示出了实施方式9沿沟道长度方向存储单元的截面图。注意在图28中，相同的标记用于表示与图6中相同的部分，其详细介绍在此略去。
本实施方式与前述实施方式1的区别在于，将氧化铪（HfO2）用来替代第二绝缘膜底层（A）和顶层（C）的氧化铝（Al2O3）。
在p型硅衬底（包括阱）101的表面上，彼此独立地设置两个源极/漏极扩散层110。在源极/漏极扩散层110之间的沟道区域上，设置例如厚度4nm的氧化硅膜（SiO2）102，作为第一绝缘膜（隧穿绝缘膜）。在第一绝缘膜102上，设置例如厚度6nm的氮化硅膜（Si3N4）103，作为电荷存储层。
在电荷存储层103上，设置例如包括厚度7nm的氧化铪膜128、厚度3nm的氧化硅膜105、以及厚度7nm的氧化铪膜129的叠层绝缘膜107，作为第二绝缘膜（阻挡绝缘膜）。
在第二绝缘膜107上，设置例如由磷掺杂多晶硅膜形成的控制栅极108。在控制栅极108上，设置例如由钨（W）制成的低阻抗金属膜109。
用于本实施方式的第一绝缘膜（隧穿绝缘膜）102、电荷存储层103、以及控制栅极108，可以按照与实施方式1相同的方式调整。
接下来，将介绍图28的存储单元的制造方法中与实施方式1不同的工艺步骤。
至电荷存储层的形成为止，执行的是与实施方式1相同的工艺。
接着，通过在500℃至800℃的温度范围内使用Hf(N(C2H5)2)4和H2O为原料的MOCVD法形成厚度7nm的氧化铪（HfO2）膜128。接着，通过在600℃至800℃的温度范围内进行使用二氯硅烷（SiH2Cl2）和一氧化氮（N2O）为原料气体的LPCVD法，形成3nm厚度的氧化硅膜（SiO2）105。
接着，通过在500℃至800℃的温度范围内使用Hf(N(C2H5)2)4和H2O为原料的MOCVD法形成厚度7nm的氧化铪（HfO2）膜129。如上所述，形成氧化铪/氧化硅/氧化铪的叠层阻挡绝缘膜107作为第二绝缘膜。此后的工艺与实施方式1的相同。
上述制造方法仅是一种示例；并且可以采用其它制造方法。
例如，除MOCVD法外，作为第二绝缘膜（阻挡绝缘膜）中一层的HfO2也可以通过在200℃至400℃的温度范围内使用Hf(N(C2H5)2)4和H2O（或O3）为原料气体的ALD（原子层沉积）法形成。
另外，关于上述工艺步骤以外的工艺，与实施方式1类似，可以由其它制造方法替代。
接下来，将介绍此“HOH结构”阻挡膜上各层的最佳厚度。
与氧化铪（HfO2）单层膜相比，漏电流下降的比例由作为中间层的氧化硅膜的连续厚度决定。这基本与实施方式1相同。在同时考虑EOT增加与低电场区域中漏电流抑制量之间平衡的情况下，中间氧化硅膜的厚度范围应近似为4nm或更小。
另外，关于高电场区域，本实施方式阻挡绝缘膜“HOH结构”的漏电流通过在0至9nm范围内分别独立改变两端氧化铪层的厚度和中间氧化硅层的厚度来评估。
在此评估中，假定HOH结构沿厚度方向是对称的，且位于上下的两层氧化铪层具有相同厚度。另外，由于采用了15MV/cm的有效电场（SiO2等效电场）作为代表电场，用于评估漏电流的电场为用于写入和擦除操作的通常电场。
图29的图形示出其中15MV/cm有效电场下本实施方式的HOH结构中漏电流变得比相同EOT（EOT=5.5nm）的氧化铪单层膜更小的厚度范围。
由该结果可知，实现高电场区域中HOH结构阻挡膜优势的范围为氧化铪层厚度在近似5.1至11.4nm的范围，并且在厚度为0.9nm或更大是时，无论厚度如何都可以用于SiO2层。
如上所述，在从高电场区域和低电场区域的整体角度考虑厚度范围时，通过采用范围5.1至11.4nm内的氧化铪厚度，另外，通过采用范围0.9至4nm的中间氧化硅膜层的厚度，可以实现HOH结构的最好性能。
（10）实施方式10
图30示出了实施方式10沿沟道长度方向存储单元的截面图。注意在图30中，相同的标记用于表示与图6中相同的部分，其详细介绍在此略去。
本实施方式中，将氧化铪（HfO2）用作第二绝缘膜的底层（A）和顶层（C），中间层（B）为氮氧化硅膜。其它与实施方式9相同。
在p型硅衬底（包括阱）101的表面上，彼此独立地设置两个源极/漏极扩散层110。在源极/漏极扩散层110之间的沟道区域上，设置例如厚度4nm的氧化硅膜（SiO2）102，作为第一绝缘膜（隧穿绝缘膜）。在第一绝缘膜102上，设置例如厚度6nm的氮化硅膜（Si3N4）103，作为电荷存储层。
在电荷存储层103上，设置例如由厚度7nm的氧化铪膜128、厚度3nm且其成分为(SiO2)0.6(Si3N4)0.4的氮氧化硅膜117、以及厚度7nm的氧化铪膜129形成的叠层绝缘膜107，作为第二绝缘膜（阻挡绝缘膜）。
在第二绝缘膜107上，设置例如由磷掺杂多晶硅膜形成的控制栅极108。在控制栅极108上，设置例如由钨（W）制成的低阻抗金属膜109。
用于本实施方式的第一绝缘膜（隧穿绝缘膜）102、电荷存储层103、以及控制栅极108的构造，可以按照与实施方式1相同的方式调整。
另外，图30的存储单元的制造方法近似于实施方式1和实施方式9的制造方法相同。然而，形成作为第二绝缘膜中间层的氮氧化硅膜的工艺步骤不同。
此工艺如下，例如，在600℃至800℃的温度范围内，在使用二氯硅烷（SiH2Cl2）和一氧化氮（N2O）为原料气体的LPCVD法形成氧化硅膜（SiO2）后，可以将晶片暴露于氮等离子体中。
注意，此制造方法仅是形成氮氧化硅方法的一种示例，并且相应的，可以采用其它制造方法。另外，关于其它工艺，与实施方式1类似，本实施方式的制造方法可以由其它制造方法替代。
接下来，将介绍HfO2/SiON/HfO2叠层阻挡膜中各层的最佳厚度。
作为中间SiON膜：(SiO2)x(Si3N4)1-x的成分值x的函数，叠层阻挡膜中漏电流的情况在有效电场Eeff=15MV/cm下评估。此评估中，顶层和底层HfO2膜的厚度相等。因而，对与具有相等EOT的氧化铪单层膜的漏电流相比，叠层阻挡膜在何处漏电流降低的厚度范围进行研究。
由图31可知，在第二绝缘膜的底层和顶层上都使用氧化铪时，存在其中叠层阻挡膜的漏电流优于氧化铪单层的区域，无论中间SiON层的成分如何（任意x值）。作为SiON膜成分x的函数，该氧化铪区域表现为最小厚度：-1.5x+6.5（nm），最大厚度：3.5x2+7.8（nm）。
注意，在第二绝缘膜的底层和顶层使用氧化铪时，中间SiON层的势垒高度总是比氧化铪层高，因为即使在带阶变为最低时（Si3N4的极限）SiON膜的导带阶为2.1eV，然而氧化铪的导带阶为1.9eV。因此，通过插入SiON膜作为中间层总是获得额外的势垒性质。因此，可见能够获得抑制漏电流的效果。
（11）实施方式11
实施方式1中，形成了AOA结构，而实施方式9中，形成了HOH结构；作为其修改，适于将第二绝缘膜形成其中适当组合由底层（A）和顶层（C）构成的高介电常数绝缘膜的AOH结构或HOA结构。在这种情况下，期望氧化铝（而不是氧化铪）位于控制栅极侧。
这是因为氧化铪易于产生由其高离子性引起氧缺乏导致的工艺缺陷。相比较，氧化铝具有较少的缺陷和较小的电荷俘获和发射频率。另外，由于与电荷存储层相接触的层可以实现部分电荷存储层的功能，因此具有大量陷阱的膜可以适用。然而，与控制栅极接触的层必须抑制电荷俘获/发射。
另外，从写入与擦除操作之间平衡的角度考虑，期望氧化铪和氧化铝的等效氧化物厚度（EOT）尽可能相近。
图32示出了实施方式11沿沟道长度方向存储单元的截面图。注意在图32中，相同的标记用于表示与图6中相同的部分，其详细介绍在此略去。
在p型硅衬底（包括阱）101的表面上，彼此独立地设置两个源极/漏极扩散层110。在源极/漏极扩散层110之间的沟道区域上，设置例如厚度4nm的氧化硅膜（SiO2）102，作为第一绝缘膜（隧穿绝缘膜）。在第一绝缘膜102上，设置例如厚度6nm的氮化硅膜（Si3N4）103，作为电荷存储层。
在电荷存储层103上，设置例如由厚度7nm的氧化铪膜128、厚度3nm的氮氧化硅膜105和厚度3.9nm的氧化铝膜106形成的叠层绝缘膜107，作为第二绝缘膜（阻挡绝缘膜）。
在第二绝缘膜107上，设置例如由磷掺杂多晶硅膜形成的控制栅极108。在控制栅极108上，设置例如由钨（W）制成的低阻抗金属膜109。
由于图32中所示存储单元的制造方法为实施方式1和实施方式9适当组合中的一种，因此此处略去了详细介绍。
（12）实施方式12
图33示出了实施方式12沿沟道长度方向存储单元的截面图。注意在图33中，相同的标记用于表示与图6中相同的部分，其详细介绍在此略去。
本实施方式的特征在于，与控制栅极接触的第二绝缘膜的顶层（C）由氮化硅膜形成，另外，将具有大功函数的材料采用作控制栅极。
在p型硅衬底（包括阱）101的表面上，彼此独立地设置两个源极/漏极扩散层110。在源极/漏极扩散层110之间的沟道区域上，设置例如厚度4nm的氧化硅膜（SiO2）102，作为第一绝缘膜（隧穿绝缘膜）。在第一绝缘膜102上，设置例如厚度6nm的氮化硅膜（Si3N4）103，作为电荷存储层。
在电荷存储层103上，设置例如由厚度4nm的氧化铝膜104、厚度3nm的氧化硅膜105和厚度3nm的氮化硅膜113形成的叠层绝缘膜形式的第二绝缘膜107，作为第二绝缘膜（阻挡绝缘膜）。
在第二绝缘膜107上，设置例如由氮化钨（WN）形成的控制栅极116，作为大功函数的导电材料。在控制栅极116上，设置例如由钨（W）制成的低阻抗金属膜109。
可以使用与实施方式1相同的修改作为本实施方式的第一绝缘膜（隧穿绝缘膜）102、以及电荷存储层103的修改示例。
作为控制栅极的修改示例，可以使用如实施方式1中所示修改示例的导电材料，或者功函数为4.6eV或更大的其它金属、金属氮化物、金属硅化物。
例如，除WN外，控制栅极可以由以下材料形成，包括一种或多种从Pt、W、Ir、Ru、Re、Mo、Ti、Ta、Ni和Co中选取的元素的材料，包括一种或多种从Pt、W、Ti、Ta、Ni和Co中选取的元素的硅化物材料，包括一种或多种从W、Ti和Ta中选取的元素的碳化物材料，包括一种或多种从W、Mo、Ti和Ta中选取的元素的氮化物材料，包括Ti的氮硅化物材料，包括一种或多种从Ir和Ru中选取的元素的氧化物材料，或其化合物或其合成物。
例如，控制栅极可以由Pt、W、Ir、IrO2、Ru、RuO2、Re、TaC、Mo、MoNx、MoSix、TiN、TiC、TiSiN、TiCN、Ni、NixSi、PtSix、WC、WN、WSix等形成。
接着，将介绍图33的存储单元的制造方法与实施方式1不同的工艺步骤。
第一绝缘膜、以及电荷存储层的形成与实施方式1相同。
在第二绝缘膜的形成工艺中，在氧化硅中间层上，例如，在500℃至800℃的温度范围内，通过使用二氯硅烷（SiH2Cl2）和氨（NH3）的LPCVD法沉积厚度3nm的氮化硅膜118。接着，例如通过使用如W(CO)6和NH3为原料的MOCVD形成厚度10nm的氮化钨（WN）作为控制栅极116。
其后，在400℃至600℃的温度范围内，通过使用WF6或W(CO)6为原料气体的MOCVD法形成厚度近似100nm的钨制成的低阻抗金属膜（字线）109。
上述制造方法仅是一种示例；如实施方式1中，可以使用其它制造方法。
关于用于CVD法的原料，还可以使用其它原料气体替代。例如，除使用二氯硅烷（SiH2Cl2）和氨（NH3）的LPCVD法外，氮化硅膜113可以通过使用硅烷（SiH4）和氨（NH3）为原料气体的LPCVD法形成。另外，还有诸如在400℃至600℃的温度范围内使用BTBAS和氨（NH3）或3DMAS和氨（NH3）的ALD（原子层沉积）法的各种形成方法。
接下来，对于Al2O3/SiO2/Si3N4叠层阻挡膜，研究在电子从控制栅极注入时（负栅极电压），漏电流比单层氧化铝膜下降的条件。
此处，叠层阻挡膜的漏电流情况是在有效电场Eeff=15MV/cm下，同时改变控制栅极的功函数进行评估的。此处，叠层阻挡膜的底层（A）的氧化铝厚度设置为4nm。
图34绘示出在控制栅极的功函数为4.75eV时，与具有相同EOT（等效氧化物厚度）的氧化铝单层相比，叠层阻挡膜的漏电流下降的氮化硅膜和氧化硅膜的厚度区域。
由图可知，通过使氮化硅顶层（C）的厚度在2.1至3.6nm的范围内，无论SiO2中间层（B）的厚度如何，与氧化铝单层膜相比，可以获得降低漏电流的优势。
图35示出了在控制栅极的功函数变化时，最佳氮化硅膜厚度变化的范围如何。
由此图可知，为了通过叠层阻挡膜获得漏电流的优势，必须使控制栅极的功函数至少为4.6eV或更大。另外，当控制栅极的功函数为4.6eV或更大时，氮化硅膜的最佳厚度范围表现为，最小厚度：-5.2(x-4.6)+3nm，最大厚度：28(x-4.6)2+3（nm）。
（13）实施方式13
图36示出了实施方式13沿沟道长度方向存储单元的截面图。注意在图36中，相同的标记用于表示与图6中相同的部分，其详细介绍在此略去。
本实施方式的特征在于，与控制栅极接触的第二绝缘膜顶层（C）由硅酸铝（AlSiO2）膜形成，另外，将TaN作为具有大功函数的材料用于控制栅极。
在p型硅衬底（包括阱）101的表面上，彼此独立地设置两个源极/漏极扩散层110。在源极/漏极扩散层110之间的沟道区域上，设置例如厚度4nm的氧化硅膜（SiO2）102，作为第一绝缘膜（隧穿绝缘膜）。在第一绝缘膜102上，设置例如厚度6nm的氮化硅膜（Si3N4）103，作为电荷存储层。
在电荷存储层103上，设置例如由厚度4nm的氧化铝膜104、厚度3nm的氧化硅膜105和厚度3nm成分为(Al2O3)0.5(SiO2)0.5的硅酸铝膜114形成的叠层绝缘膜形式的第二绝缘膜107，作为第二绝缘膜（阻挡绝缘膜）。
在第二绝缘膜107上，设置例如由氮化钽（TaN）形成的控制栅极115作为具有相对大功函数的导电材料。在控制栅极115上，设置例如氮化钨（WN）制成的阻挡金属116和由钨（W）制成的低阻抗金属膜109。可以使用与实施方式1相同的修改作为第一绝缘膜（隧穿绝缘膜）102、以及电荷存储层103的修改示例。另外，可以使用实施方式1和实施方式12的修改示例中所示的导电材料作为控制栅极的修改示例。
例如，除WN和TaN层外，控制栅极可以由以下材料形成，包括一种或多种从Pt、W、Ir、Ru、Re、Mo、Ti、Ta、Ni和Co中选取的元素的材料，包括一种或多种从Pt、W、Ti、Ta、Ni和Co中选取的元素的硅化物材料，包括一种或多种从W、Ti和Ta中选取的元素的碳化物材料，包括一种或多种从W、Mo、Ti和Ta中选取的元素的氮化物材料，包括Ti的氮硅化物材料，包括一种或多种从Ir和Ru中选取的元素的氧化物材料，或其化合物或其合成物。
例如，控制栅极可以由Pt、W、Ir、IrO2、Ru、RuO2、Re、TaC、Mo、MoNx、MoSix、TiN、TiC、TiSiN、TiCN、Ni、NixSi、PtSix、WC、WN、WSix等形成。
接着，将介绍图36的存储单元的制造方法与实施方式1不同的工艺步骤。
第一绝缘膜、以及电荷存储层的形成与实施方式1相同。
对于第二绝缘膜的形成工艺，向中间层的氧化硅膜上，在200℃至400℃的温度范围内，通过使用例如TMA、BTBAS和H2O的ALD法沉积厚度近似3nm的硅酸铝膜114。注意，在此情况下，可以用3DMAS替代BTBAS。
接着，例如通过使用如Ta(N(CH3)2)5和NH3为原料的MOCVD法形成厚度10nm的氮化钽（TaN）作为控制栅极115。通过使用W(CO)6和NH3作为原料在其上形成10nm厚度的氮化钨（WN）作为阻挡金属116。
其后，例如在400℃至600℃的温度范围内，通过使用WF6或W(CO)6为原料气体的MOCVD法形成厚度近似100nm的钨制成的低阻抗金属膜（字线）109。
注意，上述制造方法仅是一种示例；可以使用其它制造方法。另外，关于用于CVD法的原料气体，还可以使用其它原料气体。
接下来，对于Al2O3/SiO2/AlSiO叠层阻挡膜，研究AlSiO的成分与控制栅极的功函数之间关系如何。
图37示出了作为硅酸铝膜(Al2O3)x(SiO2)1-x的成分值x的函数的电流-有效电场特性。此情况下，电极功函数设置为4.05eV（n+多晶栅极）。可以理解，漏电流随着成分比x增加（即，随着硅酸铝中Al2O3成分比的增加）而下降。接着，图38示出当电子从控制栅极注入到叠层阻挡膜时（施加负栅极电压），有效电场Eeff=15MV/cm下漏电流（FN隧穿电流）对栅极功函数的依赖。
作为比较参考，沿水平轴方向的平行线表示控制栅极为n+多晶硅，并且与控制栅极接触的绝缘膜为氧化铝膜时的漏电流（FN隧穿电流）。
由此结果可知，除了硅酸铝的膜成分极接近SiO2时（成分值x接近零），可以通过提高控制栅极的功函数与氧化铝单层膜（n+多晶栅极）相比可以抑制叠层阻挡膜的漏电流。
基于图38的计算，图39示出为了实现电子从控制栅极注入期间较比较参照（氧化铝单层膜，具有n+多栅极）低的漏电流，作为硅酸铝成分函数的控制栅极必须功函数。
在本实施方式中，可知当硅酸铝的成分为x=0.5时，控制栅极的功函数应近似4.3eV或更大。由此，本实施方式的TaN（功函数4.5eV）满足此条件。
（14）实施方式14
图40示出了实施方式14沿沟道长度方向存储单元的截面图。注意在图40中，相同的标记用于表示与图6中相同的部分，其详细介绍在此略去。
本实施方式与实施方式1不同在于以下各点。
上述各点中之一在于第二绝缘膜的顶层（A）和底层（C）的氧化铝（Al2O3）的厚度不同。各点中的其它在于控制栅极的功函数通过将控制栅极从磷掺杂多晶硅替代成氮化钽（TaN）来提高。
在p型硅衬底（包括阱）101的表面上，彼此独立地设置两个源极/漏极扩散层110。在源极/漏极扩散层110之间的沟道区域上，设置例如厚度4nm的氧化硅膜（SiO2）102，作为第一绝缘膜（隧穿绝缘膜）。在第一绝缘膜102上，设置例如厚度6nm的氮化硅膜（Si3N4）103，作为电荷存储层。
在电荷存储层103上，例如，设置由厚度3.9nm的氧化铝膜104、厚度3nm的氮氧化硅膜105和厚度1.5nm的氧化铝膜106构成的叠层绝缘膜107，作为第二绝缘膜（阻挡绝缘膜）。
在第二绝缘膜107上，例如，设置由氮化钽（TaN）制成的控制栅极115作为具有相对大功函数的导电材料。在控制栅极115上，设置例如氮化钨（WN）制成的阻挡金属116和由钨（W）制成的低阻抗金属膜109。
第一绝缘膜（隧穿绝缘膜）102、以及电荷存储层103的修改示例与实施方式1的相同。
例如，除WN和TaN各层外，控制栅极可以由以下材料形成，包括一种或多种从Pt、W、Ir、Ru、Re、Mo、Ti、Ta、Ni和Co中选取的元素的材料，包括一种或多种从Pt、W、Ti、Ta、Ni和Co中选取的元素的硅化物材料，包括一种或多种从W、Ti和Ta中选取的元素的碳化物材料，包括一种或多种从W、Mo、Ti和Ta中选取的元素的氮化物材料，包括Ti的氮硅化物材料，包括一种或多种从Ir和Ru中选取的元素的氧化物材料，或其化合物或其合成物。
例如，控制栅极可以由Pt、W、Ir、IrO2、Ru、RuO2、Re、TaC、Mo、MoNx、MoSix、TiN、TiC、TiSiN、TiCN、Ni、NixSi、PtSix、WC、WN、WSix等形成。
接着，将介绍图40存储单元的制造方法与实施方式1不同的工艺步骤。
第一绝缘膜、电荷存储层和第二绝缘膜的形成与实施方式1相同。
在第二绝缘膜的形成工艺中，调整氧化铝的第二沉积时间（或循环数量），沉积厚度1.5nm厚度的氧化铝膜。接着，例如，通过使用如Ta(N(CH3)2)5为原料的MOCVD法形成厚度10nm的氮化钽（TaN）膜作为控制栅极115。
接着，例如，通过使用W(CO)6和NH3为原料的MOCVD法形成厚度近似10nm的氮化钨（WN）作为阻挡金属。
其后，在400℃至600℃的温度范围内，通过使用WF6或W(CO)6为原料气体的MOCVD法形成厚度近似100nm的钨制成的低阻抗金属膜（字线）109。
上述制造方法仅是一种示例；与实施方式1类似，可以使用其它制造方法。
（15）实施方式15
图41示出了实施方式15沿沟道长度方向存储单元的截面图。注意在图41中，相同的标记用于表示与图6中相同的部分，其详细介绍在此略去。
本实施方式与前述实施方式1不同在于在电荷存储层上设置超薄界面层。增加电荷存储层的陷阱密度的效果可以通过设置超薄界面层来获得。
在p型硅衬底（包括阱）101的表面上，彼此独立地设置两个源极/漏极扩散层110。在源极/漏极扩散层110之间的沟道区域上，设置例如厚度4nm的氧化硅膜（SiO2）102，作为第一绝缘膜（隧穿绝缘膜）。在第一绝缘膜102上，设置例如厚度6nm的氮化硅膜（Si3N4）103，作为电荷存储层。
在电荷存储层103上设置由厚度近似0.5nm的超薄界面层141。在超薄界面层141上，设置由底层（A）、中间层（B）和顶层（C）三层形成的第二绝缘膜107作为第二绝缘膜（阻挡绝缘膜）。第二绝缘层107的底层（A）104为3.9nm的氧化铝。另外，第二绝缘层107的中间层（B）105为厚度3nm的氧化硅。另外，第二绝缘层107的顶层（C）106为厚度3.9nm的氧化铝。
在第二绝缘膜107上，例如，设置由磷掺杂多晶硅形成的控制栅极108。在控制栅极108上，例如，设置钨（W）制成的低阻抗金属膜109。
用于本实施方式的第一绝缘膜（隧穿绝缘膜）102、电荷存储层103、以及控制栅极108可以按照与实施方式1相同方式修改。
接着，将介绍图41的存储单元的制造方法与实施方式1不同的工艺步骤。
执行与实施方式1相同的工艺直至电荷存储层的形成。
接着，按照在200℃至500℃的温度范围内将晶片暴露于氧化气氛的方式在作为电荷存储层的氮化硅膜的表面上形成超薄氧化硅膜形成的界面层。
对于氧化气氛，使氧气或臭氧在反应室内流动用来在氮化物膜上形成氧化铝；晶片表面可以在通过ALD法形成氧化铝前在对气流持续时间的控制下暴露于气体。
接着，通过在200℃至400℃的温度范围内，使用TMA和O3或H2O的ALD法形成第二绝缘膜的底层（A）104的氧化铝。
接着，对于第二绝缘膜的中间层（B）105，通过在600℃至800℃的温度范围内，使用二氯硅烷（SiH2Cl2）和N2O的LPCVD法形成氧化硅膜。
与底层（A）相似，通过在200℃至400℃的温度范围内，使用TMA和O3或H2O的ALD法形成第二绝缘膜的顶层（C）106的氧化铝。
注意，上述制造方法仅是一种示例，因此，可以使用其它制造方法。
例如，电荷存储层上的超薄界面层可以通过使用H2O取代氧气或臭氧形成。另外，第二绝缘膜（阻挡绝缘膜）的氧化氯膜可以通过使用其它原材料的ALD方法，或者用取代ALD法的MOCVD法形成。
对于形成第二绝缘膜以外的工艺步骤，可以使用其它制造方法，就如实施方式1。
注意，超薄界面氧化膜层可以形成并插在作为电荷存储层的氮化硅膜与其上的氧化铝层之间。这是因为，氮化硅膜因氧化铝层的沉积而被非有意氧化。在界面氧化膜层的厚度近似1nm或更小时，可以视作是对本实施方式的修改。
（16）实施方式16
图42示出了实施方式16沿沟道长度方向存储单元的截面图。注意在图42中，相同的标记用于表示与图6中相同的部分，其详细介绍在此略去。
对于实施方式16，除了实施方式的构造外，还将用于反应防止的超薄氮化硅膜142插入第二绝缘膜的上侧氧化铝层与控制栅极之间。
超薄氮化硅膜可以按照与电荷存储层的氮化硅膜相同的工艺形成。由于实施方式16与实施方式1不同在于插入反应防止层，详细介绍在此略去。
注意，除了在第二绝缘膜与控制栅极之间插入作为反应防止层的超薄膜的如本实施方式所示的情况以外，还可以考虑在第二绝缘膜与电荷存储层之间插入作为反应防止层的超薄膜。
（17）实施方式17
图43示出了实施方式17沿沟道长度方向存储单元的截面图。注意在图43中，相同的标记用于表示与图6中相同的部分，其详细介绍在此略去。
本实施方式与前述实施方式1不同在于电荷存储层由多个层形成。在电荷存储层由多个形成时，改善了MONOS存储单元的性能。这在例如Z.L.Huo、J.K.Yang、S.H.Lim、S.J.Baik、J.Lee、J.H.Han、I.S.Yeo、U.I.Chung、J.T.Moon、B.I.Ryu所著的“BandEngineered Charge Trap Layer for highly Reliable MLC FlashMemory”8B-1，2007Symposium on VLSI Technology（2007）中有述。
通过组合本发明的第二绝缘膜和多个电荷存储层，不仅写入/擦除/数据保持的性能改善了，还可以降低由多个层形成的电荷存储层的各个膜的厚度。这是与第二绝缘膜（阻挡绝缘膜）中漏电流的高阻挡性能相对应的结果。由于电荷存储层的厚度减小，MONOS的等效氧化物厚度整体减小。因此，获得了降低控制栅极电压的新效果。
在p型硅衬底（包括阱）101的表面上，彼此独立地设置两个源极/漏极扩散层110。在源极/漏极扩散层110之间的沟道区域上，设置例如厚度4nm的氧化硅膜（SiO2）102，作为第一绝缘膜（隧穿绝缘膜）。
由例如厚度3nm的氮化硅（Si3N4）201、厚度2nm的HfAlON膜202和厚度3nm的氮化硅（Si3N4）203的叠层构成的电荷存储层103设置在氧化硅膜102上。
在电荷存储层103上，设置由底层（A）、中间层（B）和顶层（C）三层形成的绝缘膜作为第二绝缘膜（阻挡绝缘膜）107。第二绝缘层107的底层（A）104为3.9nm的氧化铝。另外，第二绝缘层107的中间层（B）105为厚度3nm的氧化硅。另外，第二绝缘层107的顶层（C）106为厚度3.9nm的氧化铝。
在第二绝缘膜107上，例如，设置由磷掺杂多晶硅形成的控制栅极108。在控制栅极108上，例如，设置钨（W）制成的低阻抗金属膜109。
用于本实施方式的第一绝缘膜（隧穿绝缘膜）102、电荷存储层103、以及控制栅极108可以按照与实施方式1相同方式修改。
接着，将介绍图41存储单元的制造方法与实施方式1不同的工艺步骤。
通过在600℃至800℃的温度范围内，使用二氯硅烷（SiH2Cl2）和NH3的LPCVD法在电荷存储层的下侧形成氮化硅膜。
接着，对于HfAlON，铝酸铪通过按3:1重复在200℃至400℃的温度范围内使用TMA和H2O形成氧化铝的ALD法和使用Hf(N(CH3)2)4和H2O形成氧化铪的ALD法的循环来形成。之后，在600℃至800℃的温度范围内进行退火。
接着，与下侧氮化硅膜相似，通过在600℃至800℃的温度范围内使用二氯硅烷（SiH2Cl2）和NH3的LPCVD法形成电荷存储层的上侧的氮化硅膜。
接着，在200℃至400℃的温度范围内，通过使用TMA和O3或H2O的ALD法形成第二绝缘膜的底层（A）的氧化铝。
接着，对于第二绝缘膜的中间层（B），在600℃至800℃的温度范围内，通过使用二氯硅烷（SiH2Cl2）和H3O的LPCVD法形成氧化硅膜。
与底层（A）相似，在200℃至400℃的温度范围内，通过使用TMA和O3或H2O的ALD法形成第二绝缘膜的顶层（C）的氧化铝。
注意，上述制造方法仅是一种示例，因此，可以使用其它制造方法。
例如，对于ALD法中的前体，可以使用其它原材料。还可以用ALD法取代LPCVD法。对于除叠层电荷存储层和形成第二绝缘膜的形成以外的工艺步骤，可以使用其它制造方法，就如在实施方式1中。
注意，叠层电荷存储层不必是三层。例如，叠层电荷存储层可以由氮化硅膜（Si3N4）和HfAlON膜的两层形成。即，叠层电荷存储层可以按照去掉顶层或底层中之一的氮化硅膜的构造来形成。这些构造都可视作对本实施方式的改进。
（18）实施方式18
图44示出了实施方式18沿沟道长度方向存储单元的截面图。注意在图44中，相同的标记用于表示与图6中相同的部分，其详细介绍在此略去。
本实施方式与前述实施方式1不同在于电荷存储层由多晶硅而非绝缘膜形成。
这表示，本发明能够获得不仅是MONOS型存储器而且还包括浮置栅极闪存性能改善的效果。
在p型硅衬底（包括阱）101的表面上，彼此独立地设置两个源极/漏极扩散层110。在源极/漏极扩散层110之间的沟道区域上，设置例如厚度4nm的氧化硅膜（SiO2）102，作为第一绝缘膜（隧穿绝缘膜）。
在第一绝缘膜102上，例如，设置厚度20nm的磷掺杂多晶硅作为电荷存储层301。
在电荷存储层301上，设置由底层（A）、中间层（B）和顶层（C）三层形成的绝缘膜作为第二绝缘膜（阻挡绝缘膜）107。第二绝缘层107的底层（A）104为3.9nm的氧化铝。另外，第二绝缘层107的中间层（B）105为厚度3nm的氧化硅。另外，第二绝缘层107的顶层（C）106为厚度3.9nm的氧化铝。
在第二绝缘膜107上，例如，设置由磷掺杂多晶硅形成的控制栅极108。在控制栅极108上，例如，设置钨（W）制成的低阻抗金属膜109。
用于本实施方式的第一绝缘膜（隧穿绝缘膜）102、以及控制栅极108可以按照与实施方式1相同方式改进。
接着，将介绍图44存储单元的制造方法与实施方式1不同的工艺步骤。
在550℃至700℃的温度范围内，通过使用例如硅烷（SiH4）、以及磷化氢（PH3）为原料气体的LPCVD法在形成电荷存储层的多晶硅。
接着，在200℃至400℃的温度范围内，通过使用TMA和O3或H2O的ALD法形成第二绝缘膜底层（A）的氧化铝。
接着，对于第二绝缘膜的中间层（B），在600℃至800℃的温度范围内，通过使用二氯硅烷（SiH2Cl2）和N2O的LPCVD法形成氧化硅膜。
与底层（A）相似，在200℃至400℃的温度范围内，通过使用TMA和O3或H2O的ALD法形成第二绝缘膜的顶层（C）的氧化铝。
注意，上述制造方法仅是一种示例，因此，可以使用其它制造方法。
例如，用于ALD法中的原材料可以使用其它原材料替代，可以用ALD法取代LPCVD法。另外，对于除形成叠层电荷存储层和第二绝缘膜以外的工艺，可以使用其它制造方法，就如在实施方式1中。
注意，将单层多晶硅制成的浮置栅极用作本实施方式的电荷存储层；并且除此以外，浮置栅极分为若干片的实施方式也可以视作是本实施方式的修改之一。例如，使用多晶硅（或金属）点（dot）作为与该些情况对应的电荷存储层。
（19）其它
对于实施方式1至18，下面将作补充说明。
连续成分的优点：
使上述实施方式中第二绝缘膜成为连续成分的优点在于可以通过形成连续成分的第二绝缘膜的底层（A）、中间层（B）和顶层（C）降低界面缺陷。注意在某些情况下，依赖于形成方法缺陷可以存在于第二绝缘膜的底层（A）、中间层（B）和顶层（C）的界面。由此，期望可以获得具有高介电击穿强度和低漏电流的绝缘膜（例如，参照K.Iwamoto、A.Ogawa、T.Nabatame、H.Satake和A.Toriumi，“Performance improvement of n-MOSFETs with constituent gradientHfO2/SiO2interface”，Microelectronic Engineering80，202（2005））。
增加硅成分的效果
由实验可知，所谓高k绝缘膜（金属氧化物），膜中存在大量缺陷。另外，理论上，根据键限制理论，可知具有大配位数的绝缘膜具有较大限制。伴随而来的，产生了大量的缺陷（G.Lucovsky、Y.Wu、H.Niimi、V.Misra、L.C.Phillips，“Bonding constraints and defectformation at interfaces between crystalline silicon and advancedsingle layer and composite gate dielectrics”，Appl.Phys.Lett.74，2005（1999））。高k绝缘膜具有比氧化硅膜系统的绝缘膜更大的平均配位数。因此，高k绝缘膜无法避免的导致了具有大量缺陷的膜。
为此，增加第二绝缘膜中间层（B）的硅的成分对于减少中间层中缺陷的密度是有效的。
界面处氮偏聚的效果
当闪存单元的栅极叠层结构经受高温加热处理时，包括在第二绝缘膜底层（A）和顶层（C）的高k绝缘膜中的金属元素扩散到中间层（B）中。另外，反之亦然，包括在中间层（B）中的硅元素扩散到底层（A）和顶层（C）中。
由此，各原子具有朝向低浓度区域扩散的趋势。通过增加底层（A）与中间层（B）之间界面附近和中间层（B）与顶层（C）之间界面附近的氮浓度，可以形成具有高可控制性的第二绝缘膜，同时防止由于制造存储单元时的高温加热处理导致的相互扩散（inter-diffusion）。
当Hf包括在底层（A）和顶层（C）中时，期望进行氮分布的沉积，因为与Al相比，Hf具有更快的扩散速度。
通过向底层（A）和顶层（C）引入氮，可以抑制制造存储单元时的高温加热处理中金属元素的扩散。另外，在引入的氮为适合的量时，可以增加底层（A）和顶层（C）的高k绝缘膜的介电强度，或者通过降低缺陷浓度来抑制低电场区域中的漏电流。
在将硅引入膜中时，获得了相同的效果。期望以不明显降低介电常数的程度添加硅。
中间层的成分和厚度范围的确定因素
在Al2O3/SiON/Al2O3的结构中，当氮氧化硅膜(SiO2)x(Si3N4)1-x的成分比x为0.6或更大时，高电场区域中的漏电流与Al2O3单层膜相比变得更小。原因是，如图45所示，在与0.6的成分比相比的氧化膜侧（x较大的一侧），中间层（B）的势垒高度比Al2O3的势垒高度变得更大。
对于中间层（B）的氧化硅膜的最佳厚度范围，从降低高电场漏电流的角度看，在膜厚度为近似1nm或更大时，无论厚度如何都可以适用。这是因为，在中间层（B）中，漏电流会主要作为FN（Fowler-Nordheim）隧穿电流流动，由此漏电流与厚度无关。
另一方面，从降低低电场漏电流的角度考虑，可以期望较厚的中间层（B）。注意，特别地，中间层（B）的等效氧化物厚度为1.5nm或更小时，失去了中间层（B）对处于底层（A）和顶层（C）的高k绝缘膜的低电场漏电流的阻挡效果，因为即使在低电场区域，隧穿电流也能通过中间层（B）流动。
然而，在中间层（B）制得特别厚时，闪存单元的等效氧化物厚度变得极大，并且施加于控制栅极的电压也变大。因此，期望可以使中间层（B）的等效SiO2厚度为4至5nm或更小。
由以上讨论可知，中间层（B）的氧化硅膜的最佳厚度范围在1.5至5nm的范围内。
使用铝酸铪（HfAlO）用于底层和顶层的优点在于：
当底层（A）和顶层（C）为Al2O3时，膜中缺陷相对小；然而介电常数的高度有限。另一方面，当底层（A）和顶层（C）为HfO2时，介电常数高；然而，膜中缺陷相对大。
因此，可以发现，通过使用作为两者的中间的铝酸铪优化的特性，根据闪存需要调整器件规格。
HfAlO的最佳厚度范围
对于HfAlO/SiO2/HfAlO结构，与HfAlO单层膜相比，可以获得高电场漏电流的优势。
图46和47示出了从其能够获得漏电流优势的HfAlO的最佳厚度范围，其中底层（A）和顶层（C）的HfAlO的成分相等。
电荷存储层上界面层的效果及其最佳厚度
可以有一些其中在电荷存储层上形成了不期望的界面层的情况。这是因为，当电荷存储层为氮化硅膜时，由于通常在氧化气氛中执行形成，其表面在形成第二绝缘膜的底层（A）时氧化。
该界面层在以适当的可控性形成时提供了以下效果。
其中之一是，通过形成界面层，可以降低作为第二绝缘膜基层的氮化硅膜的粗糙度。当基层的粗糙度降低时，可以降低存储单元的特性变化。其中的另一个是，通过形成界面层，在氮化硅膜与界面层之间形成了陷阱，使得可以改善作为电荷存储层的氮化硅膜的功能（例如，参照E.Suzuki、Y.Hayashi、K.Ishii和T.Tsuchiya，“Traps createdat the interface between nitride and oxide on the nitride by thermaloxidation”，Appl.Phys.Lett.42，608（1983））。
然而，当具有低介电常数的界面层极厚时，本发明的效果下降。当界面层存在时，其厚度在1nm或更小，期望为0.5nm或更小。
反应防止层的材料：
期望反应防止层由氮化硅膜形成。
原因在于，氮化硅膜防止了金属元素和硅扩散，其中金属元素的示例为高k绝缘体中的Hf、Al。
另外，氮化硅可以抑制金属元素和硅在控制栅极与第二绝缘膜的顶层（C）之间扩散，当控制栅极除多晶硅外也是例如FUSI（全硅化物材料）以及诸如TaN的金属材料时。
3.应用示例
本发明的示例主要可以应用于具有电荷存储层由绝缘膜形成的存储单元的非易失性半导体存储器，其中特别的，可以应用于具有NAND型器件结构的闪存。在本发明实施方式中，示出了氮化硅膜作为电荷存储层的示例。然而，电荷存储层不必是氮化硅膜。还可以将本发明应用于高介电常数绝缘膜的电荷存储层的情况。例如，电荷存储层可以由包括Hf的绝缘膜形成，可以向其中添加氮。另外，本发明可以应用于电荷存储层由高介电常数绝缘膜和氮化硅膜的叠层膜或连续膜形成的情况。另外，电荷存储层不必是具有特定厚度的绝缘膜。本发明还可以应用于，例如，“界面陷阱型存储器”，其使用存在于隧穿绝缘膜与阻挡绝缘膜之间边界上的电子俘获中心取代电荷存储层。
另外，由于本发明基本为对存在于电荷存储层与控制栅极之间的阻挡绝缘膜的发明，可以应用本发明的对象不必是MONOS型、以及SONOS型的存储单元。
因此，本发明中的第二绝缘膜，例如，能够应用为浮置栅极型存储单元的多晶间绝缘膜。另外，本发明中的第二绝缘膜能够用作纳米点型存储单元的阻挡绝缘膜。
另外，由于本发明在第二绝缘膜的构造方法上具有特性，无论衬底中掺杂杂质分布的情况如何都可以使用本发明。因此，例如，本发明对于其中存储单元具有源极/漏极扩散层的D型NAND单元是有效的。
基于相同考虑，另外，根据本发明示例的叠置栅极结构不必形成在硅（Si）衬底上。例如，本发明的叠置栅极结构可以形成在硅衬底上形成的阱区上。另外，除了硅衬底，可以使用SiGe衬底、Ge衬底、SiGeC衬底等，并且本发明的叠置栅极结构可以形成在这些衬底的阱区上。
另外，在本发明的示例中，可以使用其中薄膜半导体形成在绝缘膜上的SOI（硅覆绝缘体）衬底、SGOI（硅锗覆绝缘体）衬底、GOI（锗覆绝缘体）衬底等，并且本发明的叠置栅极结构可以形成在这些衬底的阱区上。
另外，本发明的示例介绍了p型硅衬底（包括阱区）上的n沟道晶体管的存储单元叠置栅极结构；然而，n型硅衬底（包括阱区）上的p沟道晶体管的存储单元叠置栅极结构可以替代上述结构。在此情况下，源极或漏极扩散层的导电类型为p型。
另外，本发明的示例为与存储单元中元件技术相关的发明，使得发明不依赖于存储单元的电路级的连接方式。因此，除了NAND型非易失性半导体存储器外，本发明的示例可以宽泛应用于NOR型、AND型和DINOR型的非易失性半导体存储器，其中将NOR型和NAND型的优势融合在一起的2-tr（晶体管）型闪存，以及具有两个选择晶体管夹着一个存储单元的结构的3-tr NAND型。
另外，由于本发明的第二绝缘膜具有对于高电场区域和低电场区域都降低漏电流的特征，应用对象不必限于非易失性半导体存储器；第二绝缘膜可以用作，例如，DRAM电容的绝缘膜、CMOS晶体管的栅极绝缘膜等。
4.其它
本发明的示例可以通过在不脱离实质的范围内修改各个构成而实现。
另外，根据本发明示例的叠置栅极结构不必形成在硅（Si）衬底上。例如，本发明的叠置栅极结构可以形成在硅衬底上形成的阱区上。另外，除了硅衬底，可以使用SiGe衬底、Ge衬底、SiGeC衬底等，本发明的叠置栅极结构可以形成在这些衬底的阱区上。
另外，在本发明的示例中，可以使用其中薄膜半导体形成在绝缘膜上的SOI（硅覆绝缘体）衬底、SGOI（硅锗覆绝缘体）衬底、GOI（锗覆绝缘体）衬底等，并且本发明的叠置栅极结构可以形成在这些衬底的阱区上。
另外，本发明的示例介绍了p型硅衬底（包括阱区）上的n沟道晶体管的存储单元叠置栅极结构；然而，n型硅衬底（包括阱区）上的p沟道晶体管的存储单元叠置栅极结构可以替代上述结构。在此情况下，源极或漏极扩散层的导电类型为p型。
其它的优点和修改对于本领域技术人员而言是容易想到的。因此，本发明在其更广泛方面上不限于此处示出和介绍的具体细节和代表性实施方式。因此，可以在不脱离如所附权利要求及其等同内容所限定的本发明的总体发明构思实质和范围的基础上进行各种修改。

Claims (19)

1.一种非易失性半导体存储器件，包括：
半导体区；
在所述半导体区上的第一绝缘膜；
在所述第一绝缘膜上的电荷存储层；
在所述电荷存储层上的第二绝缘膜；以及
在所述第二绝缘膜上的控制栅电极，其中，
所述第二绝缘膜包含：由氧化铪形成的底层（A）、由氧化铪形成的顶层（C）、以及由(SiO2)x(Si3N4)1-x形成的中间层（B），其中，0.75≤x≤1，
所述中间层（B）形成在所述底层（A）与所述顶层（C）之间，
所述电荷存储层由多个层形成，并且
所述控制栅电极包含：包含Ta的第一层和包含W的第二层，所述第一层与所述顶层（C）接触，并且所述第二层与所述第一层接触。
2.根据权利要求1所述的器件，其中，
所述电荷存储层中的多个层中之一由氮化硅形成。
3.根据权利要求1所述的器件，其中，
所述电荷存储层中的多个层中之一由多晶硅形成。
4.根据权利要求1所述的器件，其中，
所述电荷存储层中的多个层中之一由掺杂了磷的多晶硅形成。
5.根据权利要求1所述的器件，其中，
所述电荷存储层中的多个层中之一由金属点形成。
6.根据权利要求1所述的器件，其中，
所述第一绝缘膜由氮氧化硅形成。
7.根据权利要求1所述的器件，其中，
所述底层（A）和所述顶层（C）具有相等的厚度。
8.根据权利要求7所述的器件，其中，
所述底层（A）和所述顶层（C）的厚度为5.1nm至11.4nm的范围内。
9.根据权利要求1所述的器件，其中，
所述底层（A）和所述顶层（C）的厚度不同。
10.根据权利要求1所述的器件，其中，
所述底层（A）的厚度比所述顶层（C）的厚度更大。
11.一种非易失性半导体存储器件，包括：
半导体区；
在所述半导体区上的第一绝缘膜；
在所述第一绝缘膜上的电荷存储层；
在所述电荷存储层上的第二绝缘膜；以及
在所述第二绝缘膜上的控制栅电极，其中，
所述第二绝缘膜包含：由氧化铪形成的底层（A）、由氧化铪形成的顶层（C）、以及由(SiO2)x(Si3N4)1-x形成的中间层（B），其中，0.75≤x≤1，
所述中间层（B）形成在所述底层（A）与所述顶层（C）之间，
所述电荷存储层由多个层形成，并且该多个层之一包含金属点，并且
所述控制栅电极包含：包含Ta的第一层和包含W的第二层，所述第一层与所述顶层（C）接触，并且所述第二层与所述第一层接触。
12.根据权利要求11所述的器件，其中，
所述电荷存储层中的多个层中之一由氮化硅形成。
13.根据权利要求11所述的器件，其中，
所述电荷存储层中的多个层中之一由多晶硅形成。
14.根据权利要求11所述的器件，其中，
所述电荷存储层中的多个层中之一由掺杂了磷的多晶硅形成。
15.根据权利要求11所述的器件，其中，
所述第一绝缘膜由氮氧化硅形成。
16.根据权利要求11所述的器件，其中，
所述底层（A）和所述顶层（C）具有相等的厚度。
17.根据权利要求15所述的器件，其中，
所述底层（A）和所述顶层（C）的厚度为5.1nm至11.4nm的范围内。
18.根据权利要求11所述的器件，其中，
所述底层（A）和所述顶层（C）的厚度不同。
19.根据权利要求1所述的器件，其中，
所述底层（A）的厚度比所述顶层（C）的厚度更大。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112436008A (zh) * 2019-08-06 2021-03-02 铠侠股份有限公司 半导体存储装置及其制造方法

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080150004A1 (en) * 2006-12-20 2008-06-26 Nanosys, Inc. Electron Blocking Layers for Electronic Devices
US20080150009A1 (en) * 2006-12-20 2008-06-26 Nanosys, Inc. Electron Blocking Layers for Electronic Devices
US20080150003A1 (en) * 2006-12-20 2008-06-26 Jian Chen Electron blocking layers for electronic devices
US8686490B2 (en) * 2006-12-20 2014-04-01 Sandisk Corporation Electron blocking layers for electronic devices
US9299568B2 (en) 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
KR101338166B1 (ko) 2007-07-12 2013-12-06 삼성전자주식회사 비휘발성 기억 소자 및 그 소자의 형성 방법
DE102007041206B4 (de) 2007-08-31 2015-12-17 Advanced Micro Devices, Inc. Halbleiterbauelement und Verfahren zum selbstjustierten Entfernen eines high-k Gatedielektrikums über einem STI-Gebiet
JP4594973B2 (ja) * 2007-09-26 2010-12-08 株式会社東芝 不揮発性半導体記憶装置
EP2063459A1 (en) * 2007-11-22 2009-05-27 Interuniversitair Microelektronica Centrum vzw Interpoly dielectric for a non-volatile memory device with a metal or p-type control gate
US9431549B2 (en) * 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
JP5208538B2 (ja) * 2008-02-21 2013-06-12 株式会社東芝 半導体記憶素子
JP4675990B2 (ja) * 2008-07-16 2011-04-27 東京エレクトロン株式会社 メモリ装置
JP5459650B2 (ja) * 2008-09-22 2014-04-02 株式会社東芝 不揮発性半導体記憶装置のメモリセル
KR101624980B1 (ko) 2009-06-19 2016-05-27 삼성전자주식회사 비휘발성 메모리 소자
JP5418049B2 (ja) * 2009-08-03 2014-02-19 ソニー株式会社 固体撮像素子及びその製造方法、撮像装置
JP5534748B2 (ja) 2009-08-25 2014-07-02 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2011071240A (ja) * 2009-09-24 2011-04-07 Toshiba Corp 半導体記憶装置、及びその製造方法
US20110101442A1 (en) * 2009-11-02 2011-05-05 Applied Materials, Inc. Multi-Layer Charge Trap Silicon Nitride/Oxynitride Layer Engineering with Interface Region Control
WO2011055433A1 (ja) 2009-11-04 2011-05-12 株式会社 東芝 不揮発性半導体記憶装置
US9936574B2 (en) 2009-12-16 2018-04-03 The Board Of Trustees Of The University Of Illinois Waterproof stretchable optoelectronics
WO2011084450A1 (en) * 2009-12-16 2011-07-14 The Board Of Trustees Of The University Of Illinois Electrophysiology in-vivo using conformal electronics
US10441185B2 (en) 2009-12-16 2019-10-15 The Board Of Trustees Of The University Of Illinois Flexible and stretchable electronic systems for epidermal electronics
JP2011151366A (ja) * 2009-12-26 2011-08-04 Canon Anelva Corp 誘電体膜の製造方法
JP5629120B2 (ja) 2010-04-26 2014-11-19 ルネサスエレクトロニクス株式会社 半導体装置
JP2012009700A (ja) * 2010-06-25 2012-01-12 Toshiba Corp 半導体記憶装置及びその製造方法
US8476155B1 (en) * 2010-07-14 2013-07-02 Samsung Electronics Co., Ltd. Formation of a high-K crystalline dielectric composition
US8829592B2 (en) * 2010-12-14 2014-09-09 Intel Corporation Non-volatile storage element having dual work-function electrodes
US8981460B2 (en) * 2010-12-20 2015-03-17 The Hong Kong University Of Science And Technology Power semiconductor field effect transistor structure with charge trapping material in the gate dielectric
JP2011082581A (ja) * 2011-01-25 2011-04-21 Tokyo Electron Ltd メモリ装置
WO2013075209A1 (en) * 2011-11-24 2013-05-30 University Of Manitoba Oxidation of metallic films
US9330922B2 (en) 2012-03-07 2016-05-03 Silicon Storage Technology, Inc. Self-aligned stack gate structure for use in a non-volatile memory array and a method of forming such structure
US9269609B2 (en) * 2012-06-01 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor isolation structure with air gaps in deep trenches
EP2806452B1 (en) * 2013-05-24 2018-12-26 IMEC vzw Non-volatile memory semiconductor devices and method for making thereof
US9129995B2 (en) * 2013-08-23 2015-09-08 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
JP2015056601A (ja) * 2013-09-13 2015-03-23 株式会社東芝 半導体装置およびその製造方法
US9397143B2 (en) * 2013-12-20 2016-07-19 Intel Corporation Liner for phase change memory (PCM) array and associated techniques and configurations
US9634245B2 (en) 2015-01-09 2017-04-25 Micron Technology, Inc. Structures incorporating and methods of forming metal lines including carbon
JP2018524566A (ja) 2015-06-01 2018-08-30 ザ ボード オブ トラスティーズ オブ ザ ユニヴァーシティー オブ イリノイ 代替的ｕｖセンシング手法
AU2016270807A1 (en) 2015-06-01 2017-12-14 The Board Of Trustees Of The University Of Illinois Miniaturized electronic systems with wireless power and near-field communication capabilities
US9825184B2 (en) 2015-08-28 2017-11-21 Toshiba Memory Corporation Non-volatile semiconductor memory device
JP6688698B2 (ja) * 2016-07-08 2020-04-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2018157114A (ja) * 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶装置
US10153039B1 (en) 2017-07-05 2018-12-11 Micron Technology, Inc. Memory cells programmed via multi-mechanism charge transports
US10453855B2 (en) 2017-08-11 2019-10-22 Micron Technology, Inc. Void formation in charge trap structures
US10680006B2 (en) 2017-08-11 2020-06-09 Micron Technology, Inc. Charge trap structure with barrier to blocking region
US10164009B1 (en) 2017-08-11 2018-12-25 Micron Technology, Inc. Memory device including voids between control gates
US10446572B2 (en) * 2017-08-11 2019-10-15 Micron Technology, Inc. Void formation for charge trap structures
DE102017126225A1 (de) * 2017-08-31 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum herstellen einer halbleitervorrichtung und eine halbleitervorrichtung
JP2019062170A (ja) * 2017-09-28 2019-04-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6877319B2 (ja) * 2017-11-15 2021-05-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2019142317A1 (ja) * 2018-01-19 2019-07-25 三菱電機株式会社 薄層キャパシタおよび薄層キャパシタの製造方法
CN109192750B (zh) * 2018-07-23 2021-06-22 华南师范大学 低压高速擦写的柔性有机非易失性存储器件及其制备方法
JP7186684B2 (ja) * 2019-09-17 2022-12-09 株式会社東芝 半導体装置
US11588031B2 (en) * 2019-12-30 2023-02-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure for memory device and method for forming the same
KR20220076870A (ko) * 2020-12-01 2022-06-08 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030107055A1 (en) * 1998-03-30 2003-06-12 Kabushiki Kaisha Toshiba Novolatile semiconductor memory
US6693321B1 (en) * 2002-05-15 2004-02-17 Advanced Micro Devices, Inc. Replacing layers of an intergate dielectric layer with high-K material for improved scalability
US20040051134A1 (en) * 2002-09-12 2004-03-18 Chuch Jang Atomic layer deposition of interpoly oxides in a non-volatile memory device
US20040126972A1 (en) * 2002-12-26 2004-07-01 Hynix Semiconductor Inc. Method of manufacturing flash memory device
US20060180851A1 (en) * 2001-06-28 2006-08-17 Samsung Electronics Co., Ltd. Non-volatile memory devices and methods of operating the same
US20070004154A1 (en) * 2005-06-29 2007-01-04 Hynix Semiconductor, Inc. Dielectric structure in nonvolatile memory device and method for fabricating the same

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2901493B2 (ja) 1994-06-27 1999-06-07 日本電気株式会社 半導体記憶装置及びその製造方法
JP3600326B2 (ja) * 1994-09-29 2004-12-15 旺宏電子股▲ふん▼有限公司 不揮発性半導体メモリ装置およびその製造方法
JP4901048B2 (ja) 2001-06-28 2012-03-21 三星電子株式会社 浮遊トラップ型不揮発性メモリ素子
US20030080366A1 (en) * 2001-10-29 2003-05-01 Matsushita Electric Industrial Co., Ltd. Non-volatile semiconductor memory device and manufacturing method thereof
US6794764B1 (en) * 2003-03-05 2004-09-21 Advanced Micro Devices, Inc. Charge-trapping memory arrays resistant to damage from contact hole information
US7154779B2 (en) * 2004-01-21 2006-12-26 Sandisk Corporation Non-volatile memory cell using high-k material inter-gate programming
JP2005311300A (ja) * 2004-03-26 2005-11-04 Toshiba Corp 半導体記憶装置及びその製造方法
JP2006005006A (ja) * 2004-06-15 2006-01-05 Toshiba Corp 不揮発性半導体メモリ装置
KR100597642B1 (ko) * 2004-07-30 2006-07-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
KR100660840B1 (ko) * 2004-10-08 2006-12-26 삼성전자주식회사 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자및 그 제조 방법
US7479425B2 (en) * 2005-01-20 2009-01-20 Chartered Semiconductor Manufacturing, Ltd Method for forming high-K charge storage device
US7492001B2 (en) * 2005-03-23 2009-02-17 Spansion Llc High K stack for non-volatile memory
JP2006310662A (ja) * 2005-04-28 2006-11-09 Toshiba Corp 不揮発性半導体メモリ装置
JP2007053171A (ja) 2005-08-16 2007-03-01 Toshiba Corp 不揮発性半導体メモリ装置
JP4891667B2 (ja) * 2005-08-22 2012-03-07 株式会社東芝 半導体装置の製造方法
US7482619B2 (en) * 2005-09-07 2009-01-27 Samsung Electronics Co., Ltd. Charge trap memory device comprising composite of nanoparticles and method of fabricating the charge trap memory device
KR100648860B1 (ko) * 2005-09-08 2006-11-24 주식회사 하이닉스반도체 유전막 및 그 형성방법과, 상기 유전막을 구비한 반도체메모리 소자 및 그 제조방법
JP5283833B2 (ja) * 2005-09-29 2013-09-04 株式会社東芝 半導体装置の製造方法
JP4928890B2 (ja) * 2005-10-14 2012-05-09 株式会社東芝 不揮発性半導体記憶装置
US7977190B2 (en) 2006-06-21 2011-07-12 Micron Technology, Inc. Memory devices having reduced interference between floating gates and methods of fabricating such devices
JP2008047729A (ja) * 2006-08-17 2008-02-28 Toshiba Corp 半導体記憶装置
JP4282702B2 (ja) 2006-09-22 2009-06-24 株式会社東芝 不揮発性半導体記憶装置
KR101025762B1 (ko) * 2006-09-27 2011-04-04 삼성전자주식회사 블로킹 산화막을 구비하는 플래쉬 메모리 소자의 제조 방법
JP2007053392A (ja) * 2006-10-02 2007-03-01 Toshiba Corp Ｍｉｓ型電界効果トランジスタの製造方法及び半導体記憶装置の製造方法
JP5068053B2 (ja) * 2006-10-02 2012-11-07 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置およびその動作方法
KR100897288B1 (ko) * 2006-10-20 2009-05-14 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
KR100886352B1 (ko) * 2006-10-24 2009-03-03 삼성전자주식회사 불휘발성 메모리 장치 및 그 제조 방법
JP5060110B2 (ja) * 2006-11-27 2012-10-31 株式会社東芝 不揮発性半導体メモリ装置及びその製造方法
JP4557992B2 (ja) * 2007-02-13 2010-10-06 株式会社東芝 半導体装置
US7915126B2 (en) * 2007-02-14 2011-03-29 Micron Technology, Inc. Methods of forming non-volatile memory cells, and methods of forming NAND cell unit string gates
JP4358252B2 (ja) * 2007-03-27 2009-11-04 株式会社東芝 不揮発性半導体メモリのメモリセル
KR20080093624A (ko) * 2007-04-17 2008-10-22 삼성전자주식회사 반도체 소자용 다층 유전막 및 그 제조 방법
US8367506B2 (en) * 2007-06-04 2013-02-05 Micron Technology, Inc. High-k dielectrics with gold nano-particles
US7790534B2 (en) * 2007-06-15 2010-09-07 Sandisk 3D Llc Method to form low-defect polycrystalline semiconductor material for use in a transistor
KR100898440B1 (ko) * 2007-06-27 2009-05-21 주식회사 동부하이텍 플래시 메모리 소자의 제조 방법
US7733700B2 (en) * 2007-07-18 2010-06-08 Flashsilicon, Inc. Method and structures for highly efficient hot carrier injection programming for non-volatile memories
JP2009081203A (ja) * 2007-09-25 2009-04-16 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP4594973B2 (ja) * 2007-09-26 2010-12-08 株式会社東芝 不揮発性半導体記憶装置
US7977152B2 (en) * 2008-05-10 2011-07-12 Intermolecular, Inc. Non-volatile resistive-switching memories formed using anodization
US8232585B2 (en) * 2008-07-24 2012-07-31 Micron Technology, Inc. JFET devices with PIN gate stacks
JP5459650B2 (ja) * 2008-09-22 2014-04-02 株式会社東芝 不揮発性半導体記憶装置のメモリセル
US20110147827A1 (en) * 2009-12-23 2011-06-23 Fatma Arzum Simsek-Ege Flash memory with partially removed blocking dielectric in the wordline direction
JP2012009700A (ja) * 2010-06-25 2012-01-12 Toshiba Corp 半導体記憶装置及びその製造方法
US8198672B2 (en) * 2010-06-30 2012-06-12 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device
US8975727B2 (en) * 2012-02-28 2015-03-10 Intermolecular, Inc. Memory cell having an integrated two-terminal current limiting resistor
JP6029989B2 (ja) * 2013-01-25 2016-11-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030107055A1 (en) * 1998-03-30 2003-06-12 Kabushiki Kaisha Toshiba Novolatile semiconductor memory
US20060180851A1 (en) * 2001-06-28 2006-08-17 Samsung Electronics Co., Ltd. Non-volatile memory devices and methods of operating the same
US6693321B1 (en) * 2002-05-15 2004-02-17 Advanced Micro Devices, Inc. Replacing layers of an intergate dielectric layer with high-K material for improved scalability
US20040051134A1 (en) * 2002-09-12 2004-03-18 Chuch Jang Atomic layer deposition of interpoly oxides in a non-volatile memory device
US20040126972A1 (en) * 2002-12-26 2004-07-01 Hynix Semiconductor Inc. Method of manufacturing flash memory device
US20070004154A1 (en) * 2005-06-29 2007-01-04 Hynix Semiconductor, Inc. Dielectric structure in nonvolatile memory device and method for fabricating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112436008A (zh) * 2019-08-06 2021-03-02 铠侠股份有限公司 半导体存储装置及其制造方法
CN112436008B (zh) * 2019-08-06 2023-12-05 铠侠股份有限公司 半导体存储装置及其制造方法

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US20120273869A1 (en) 2012-11-01
JP4594973B2 (ja) 2010-12-08
US20110210387A1 (en) 2011-09-01
US8581331B2 (en) 2013-11-12
US9590117B2 (en) 2017-03-07

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