JP2008244163A - 不揮発性半導体メモリのメモリセル - Google Patents

不揮発性半導体メモリのメモリセル Download PDF

Info

Publication number
JP2008244163A
JP2008244163A JP2007082822A JP2007082822A JP2008244163A JP 2008244163 A JP2008244163 A JP 2008244163A JP 2007082822 A JP2007082822 A JP 2007082822A JP 2007082822 A JP2007082822 A JP 2007082822A JP 2008244163 A JP2008244163 A JP 2008244163A
Authority
JP
Japan
Prior art keywords
insulating film
charge storage
storage layer
composition
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007082822A
Other languages
English (en)
Other versions
JP4358252B2 (ja
Inventor
Naoki Yasuda
直樹 安田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2007082822A priority Critical patent/JP4358252B2/ja
Priority to CN2008100028270A priority patent/CN101276844B/zh
Priority to US12/044,645 priority patent/US7781824B2/en
Priority to KR1020080027726A priority patent/KR100986852B1/ko
Publication of JP2008244163A publication Critical patent/JP2008244163A/ja
Application granted granted Critical
Publication of JP4358252B2 publication Critical patent/JP4358252B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors

Abstract

【課題】書き込み／消去及びリテンションに関して優れた特性を有するＭＯＮＯＳ型メモリセルを提供する。
【解決手段】本発明の例に係るメモリセルは、ソース・ドレイン拡散層の間のチャネル上に形成され、主たる構成元素がＳｉ，Ｏ，Ｎである第１絶縁膜と、第１絶縁膜上に形成され、主たる構成元素がＨｆ，Ｏ，Ｎである電荷蓄積層と、電荷蓄積層上に形成され、第１絶縁膜より高い誘電率を持つ第２絶縁膜と、第２絶縁膜上に形成された制御ゲート電極とを備える。また、第１絶縁膜の組成と電荷蓄積層の組成との関係は、(A) 第１絶縁膜の価電子帯バンドオフセットが電荷蓄積層の価電子帯バンドオフセットよりも大きく、かつ、(B) 電荷蓄積層内の酸素空孔によるトラップエネルギー準位が電荷蓄積層のバンドギャップ内に存在する、ことを条件に決定される。
【選択図】 図２６

Description

本発明は、電荷蓄積層が絶縁膜から構成される不揮発性半導体メモリのメモリセルに関する。
ゲート長が３０ｎｍ以下のＮＡＮＤ型フラッシュメモリのメモリセルのアーキテクチャの候補の一つに、隣接セル間の干渉が少ないＭＯＮＯＳ(金属/酸化膜/窒化膜/酸化膜/半導体)構造がある。
ＭＯＮＯＳ型メモリセルは、電荷蓄積層を絶縁膜から構成する点を特徴とする。
即ち、このメモリセルでは、例えば、Ｓｉ基板上の２つのソース・ドレイン拡散層の間のチャネル上に、書き込み／消去時に電荷が通過するトンネル絶縁膜、電荷蓄積層として機能するシリコン窒化膜、電流を阻止する機能を持つブロック絶縁膜、及び、ゲート電極がスタックされる。
ここで、ＭＯＮＯＳ型メモリセルのトンネル絶縁膜をシリコン酸窒化膜(SiON)にすると、書き込み／消去特性及びリテンション特性が向上する（例えば、特許文献１を参照）。
また、電荷蓄積層をシリコン窒化膜から高誘電率(high-k)絶縁膜に代えると、電荷蓄積層のトラップ密度の増大と電気的等価膜厚（EOT: Equivalent Oxide Thickness）の低減を同時に実現できる（例えば、非特許文献１を参照）。
さらには、トンネル絶縁膜及び電荷蓄積層の双方をhigh-k絶縁膜にする技術も提案されている（例えば、特許文献２を参照）。
しかしながら、書き込み／消去及びリテンションに関してさらに優れた特性を有するＭＯＮＯＳ型メモリセルが求められている。
特開２００４−１６５５５３号公報 特開２００５−２６８７５６号公報 T. Sugizaki, M. Kobayashi, M. Ishidao, H. Minakata, M. Yamaguchi, Y. Tamura, Y. Sugiyama, T. Naknishi, and H. Tanaka, "Novel Multi-bit SONOS Type Flash Memory Using a High-k Charge Trapping Layer," Symp. VLSI Tech. Digest p.27 (2003) N. Yasuda, K. Muraoka, M. Koike and H. Satake, "The relation between Dielectric Constant and Film Composition of Ultra-Thin Silicon Oxynitride Films: Experimental Evaluation and Analysis of Nonlinearity," Ext. Abs. SSDM p.486 (2001) K. Muraoka, K. Kurihara, N. Yasuda and H. Satake, "Optimum structure of deposited ultrathin silcon oxynitride film to minimize leakage current," J. Appl. Phys. 94, 2038 (2003) J. Robertson, "Band offsets of wide-band-gap oxides and implications for future electronic devices," J. Vac. Sci. Technol. B 18, 1785 (2000) N. Umezawa, K. Shiraishi, T. Ohno, H. Watanabe, T. Chikyow, K. Torii, K. Yamabe, K. Yamada, H. Kitajima and T. Arikado, "First-principles studies of the intrinsic effect of nitrogen atoms on reduction in gate leakage current trough Hf-based high-k dielectrics," Appl. Phys. Lett. 86, 143507 (2005) S. V. Hattangady, H. Niimi, and G. Lucovsky, "Integrated processing of silicon oxynitride films by combined plasma and rapid-thermal processing," J. Vac. Sci. Technol. A 14, 3017 (1996) G. Shang, P. W. Peacock and J. Robertson, "Stability and band offsets of nitrogenated high-dielectric-constant gate oxides," Appl. Phys. Lett. 84, 108 (2004) K. Xiong, J. Robertson, M. C. Gibson and S. J. Clark, "Defect energy levels in HfO2 high-dielectric-constant gate oxide," Appl. Phys. Lett. 87, 183505 (2005) H. Momida, T. Hamada, T. Yamamoto, T. Uda, N. Umezawa, T. Chikyow, K. Shiraishi and T. Ohno, "Effects of nitrogen atom doping on dielectric constants of Hf-based gate oxides," Appl. Phys. Lett. 88, 112903 (2006) A. Chin, C. C. Laio, C. Chen, K. C. Chiang, D. S. Yu, W. J. Yoo, G. S. Samudra, T. Wang, I. J. Hsieh, S. P. McAlister and C. C. Chi, "Low Voltage High Speed SiO2/AlGaN/AlLaO3/TaN Memory with Good Retention," IEDM Tech. Dig. pp.165-168 (2005) K. Matsunaga, T. Tanaka, T. Yamamoto, Y. Ikuhara, "First-principles calculations of intrinsic defects in Al2O3," Phys. Rev. B 68, 085110 (2003)) G. Lucovsky, Y. Wu, H. Niimi, V. Misra, J. C. Phillips, "Bonding constraints and defect formation at interfaces between crystalline silicon and advanced single layer and composite gate dielectrics," Appl. Phys. Lett. 74, 2005 (1999) T. Ito, I. Kato, T. Nozaki, T. Nakamura and H. Ishikawa, "Plasma-enhanced thermal nitridation of silicon," Appl. Phys. Lett. 38, 370 (1981) X.P. Wang, C. Shen, M.-F. Li, H.Y. Yu, Y. Sun, Y.P. Feng, A. Lim, H.W. Sik, A. Chin, Y.C. Yeo, P. Lo and D.L. Kwong, "Dual Metal Gates with Band-Edge Work Functions on Novel HfLaO High-k Gate Dielectric," Session 2.2, 2006 Symp. VLSI Tech. (2006) E. Suzuki, Y. Hayashi, K. Ishii and T. Tsuchiya, "Traps created at the interface between the nitride and the oxide on the nitride by thermal oxidation," Appl. Phys. Lett. 42, 608 (1983)
本発明では、書き込み／消去及びリテンションに関して優れた特性を有するＭＯＮＯＳ型メモリセルを提供することを目的とする。
本発明の例に係る不揮発性半導体メモリのメモリセルは、半導体基板の表面部に離間して形成されたソース・ドレイン拡散層と、ソース・ドレイン拡散層の間のチャネル上に形成され、主たる構成元素がＳｉ，Ｏ，Ｎである第１絶縁膜と、第１絶縁膜上に形成され、主たる構成元素がＨｆ，Ｏ，Ｎである電荷蓄積層と、電荷蓄積層上に形成され、第１絶縁膜より高い誘電率を持つ第２絶縁膜と、第２絶縁膜上に形成された制御ゲート電極とを備える。また、第１絶縁膜の組成と電荷蓄積層の組成との関係は、(A) 第１絶縁膜の価電子帯バンドオフセットが電荷蓄積層の価電子帯バンドオフセットよりも大きく、かつ、(B) 電荷蓄積層内の酸素空孔による電子のトラップエネルギー準位が電荷蓄積層のバンドギャップ内に存在する、ことを条件に決定される。
本発明によれば、トンネル絶縁膜をシリコン酸窒化膜とし、電荷蓄積層をhigh-k絶縁膜とした場合に、最適なバンドプロファイルとトラップエネルギー準位を有する組成の材料を用いるため、書き込み／消去及びリテンションに関して優れた特性を有するＭＯＮＯＳ型メモリセルを提供することができる。
本発明においては、ＭＯＮＯＳ型メモリセルのトンネル絶縁膜、電荷蓄積層及びブロック絶縁膜の全てをシリコン酸化膜よりも誘電率の高い絶縁膜又はこれを含む構造にし、メモリセルの性能の向上を図る。ブロック絶縁膜を高誘電率(high-k)絶縁膜にすれば、それを通して流れるリーク電流を減少させることができ、書き込み／消去特性及びリテンション特性の向上を図れる。また、電荷蓄積層をシリコン窒化膜よりも誘電率の高い金属酸化物系の絶縁膜に代えると、電荷蓄積層のトラップ密度の増大と電気的等価膜厚（EOT: Equivalent Oxide Thickness）の低減を同時に実現できる。また、トンネル絶縁膜をシリコン酸化膜からシリコン酸窒化膜に代えると、高電界領域の書き込み／消去電流の確保と低電界領域のリーク電流の低減を図れる。さらに、トンネル絶縁膜、電荷蓄積層及びブロック絶縁膜のそれぞれを上記のような誘電率の高い絶縁膜又はこれを含む構造にする場合に、それらを構成する材料の相互関係をどのようにすべきか、について検討を行った。とりわけ、トンネル絶縁膜と電荷蓄積層との相互関係は、電荷の蓄積／放出特性に影響を与えるため、重要であり、最適化に向けた検討を行った。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例に係わる不揮発性半導体メモリのメモリセルでは、トンネル絶縁膜をシリコン酸窒化膜(SiON)から構成し、かつ、電荷蓄積層を窒素が添加された高誘電率(high-k)金属酸化物から構成する。このときの電荷蓄積層（high-k金属酸窒化物）の窒素濃度の最適化を行い、優れた性能と信頼性を有するＭＯＮＯＳ型メモリセルを提供する。
high-k金属酸化物に対する窒素の導入量を増やしていくと、電荷蓄積層の価電子帯バンドオフセットをトンネル絶縁膜の価電子帯バンドオフセットよりも小さくできる。このことから導入窒素量の下限が決定される。一方、窒素の導入量の上限は、電荷蓄積層内の酸素空孔による電子のトラップエネルギー準位を、そのバンドギャップ内に収めることを条件に決定される。
high-k金属酸窒化物の最適な窒素濃度範囲、又は、high-k金属酸窒化物の最適な組成範囲は、電荷蓄積層を構成する材料（例えば、HfON, HfAlON, HfSiONなど）ごとに異なるため、それら材料ごとの最適範囲は、実施の形態で詳細に説明する。
本発明の例によれば、トンネル絶縁膜をシリコン酸窒化膜(SiON)から構成することにより、トンネル絶縁膜の電流は、書き込み／消去を行う高電界領域において大きく、リテンション（データ保持）を行う低電界領域において小さくなる。このため、書き込み／消去特性及びリテンション特性の向上を同時に実現できる。
また、電荷蓄積層をhigh-k絶縁膜から構成することにより、電気的等価膜厚（EOT）が小さいＭＯＮＯＳ型メモリセルを実現でき、低電源電圧化に貢献できる。
さらに、電荷蓄積層（トラップ層）に対する窒素の導入は、以下の効果をもたらす。
第一に、電荷蓄積層の価電子帯バンドオフセットの低減により、ＭＯＮＯＳの性能を律速している消去動作の速度を向上させる。
第二に、電荷蓄積層内の酸素が欠損した空孔による電子のトラップエネルギー準位を電荷蓄積層のバンドギャップ内に収めることにより、電荷蓄積層として必要な電荷を捕獲する機能を確保し、書き込み特性及びリテンション特性を向上させる。
以上のように、本発明の例によれば、書き込み／消去及びリテンションの全てに関して優れた特性を有するＭＯＮＯＳ型メモリセルを実現できる。
２． 参考例
まず、本発明の参考例について説明する。
図１は、本発明の参考例に係わるＭＯＮＯＳ型メモリセルを示している。
同図（ａ）は、チャネル長方向に沿う断面図、同図（ｂ）は、チャネル幅方向に沿う断面図である。これらの図において、チャネル長方向とは、ビット線が延びるカラム方向のことであり、チャネル幅方向とは、ワード線（コントロールゲート電極）が延びるロウ方向のことである。
まず、同図（ａ）に示すように、ｐ型不純物がドーピングされたシリコン基板（ウェルを含む）１１の表面部に、２つのソース・ドレイン拡散層２１が互いに離間して配置される。ソース・ドレイン拡散層２１の間は、チャネル領域であり、メモリセルがオン状態になると、チャネル領域には、２つのソース・ドレイン拡散層２１を電気的に導通させるチャネルが形成される。
チャネル領域上には、厚さ約３〜４ｎｍのトンネル酸化膜（ＳｉＯ２）１２が配置される。トンネル酸化膜１２上には、厚さ約６ｎｍのシリコン窒化膜１３、厚さ１０ｎｍのシリコン酸化膜（ブロック絶縁膜）１４及び厚さ１００ｎｍのリン・ドープト多結晶シリコン膜（制御ゲート電極）１５がスタックされる。
ソース・ドレイン拡散層２１は、これらスタックされたゲート部をマスクにして、シリコン基板１１内にセルフアラインで不純物をイオン注入することにより形成される。
また、同図（ｂ）に示すように、トンネル酸化膜１２、シリコン窒化膜１３、シリコン酸化膜１４及びリン・ドープト多結晶シリコン膜１５からなるスタック構造（ゲート部）は、ロウ方向に複数形成され、これらは、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁層２２により互いに分離される。
素子分離絶縁層２２は、リン・ドープト多結晶シリコン膜１５の上面からシリコン基板１１までの深さ（例えば、約１００ｎｍ）を持つスリット状のトレンチを満たす。
リン・ドープト多結晶シリコン膜１５の上面と素子分離絶縁層２２の上面とは概ね一致している。そして、リン・ドープト多結晶シリコン膜１５上及び素子分離絶縁層２２上には、ロウ方向に延びるワード線２３が配置される。ワード線２３は、例えば、タングステンからなる厚さ約１００ｎｍの導電膜から構成される。
この構造では、トンネル絶縁膜がシリコン酸化膜であるため、特に、消去動作時に、シリコン基板から電荷蓄積層へ正孔を注入し難く、消去動作の速度が遅くなる。また、電荷蓄積層がシリコン窒化膜であるため、ＭＯＮＯＳ構造全体としてのＥＯＴを小さくすることができず、低電源電圧化が困難である。
さらに、ブロック絶縁膜は、トンネル絶縁膜と等しい誘電率を持つ材料（シリコン酸化膜）から構成されるため、書き込み／消去時に、ブロック絶縁膜に発生するリーク電流が大きくなる。
３． 本発明の原理
本発明の原理について説明する。
(1) 定性的原理の説明
A. トンネル絶縁膜の材料について
ＭＯＮＯＳ型メモリセルの性能を決める上で最も重要となるのは、トンネル絶縁膜の性質である。トンネル絶縁膜には、書き込み・消去を行う高電界領域（〜15MV/cm）で大きな電流を流し、かつ、データ保持を行う低電界領域（〜3.5MV/cm）でリーク電流が極めて小さい、という性質が求められる。また、メモリセルの微細化に伴って、トンネル絶縁膜の電気的膜厚（EOT）の低減も重要になっている。
このような要求を満たすのに最も適した材料について考察する。
まず、シリコン酸化膜（SiO2）、シリコン酸窒化膜（SiON）、酸化アルミニウム（Al2O3）、ハフニア（HfO2）の４種類の絶縁膜について、リーク電流（トンネル電流）特性をシミュレーションする。全ての絶縁膜の条件を同じにするため、シリコン酸化膜の厚さを3nmとし、残り全ての絶縁膜のEOTも3nmとする。
図２は、実効電界とリーク電流Jgの関係を示している。
横軸は、実効電界（SiO2換算電界）であり、縦軸は、リーク電流Jgである。
ここで、シリコン酸窒化膜の組成については、(SiO2)x(Si3N4)1-xでx=0.6としたが、他の組成でも、高電界領域でほぼ同様の結果が得られる。
また、シリコン酸窒化膜の比誘電率εは、非特許文献２を参考に、ε= 6.23とした。さらに、非特許文献３の考え方に従い、シリコン酸窒化膜の電子に対するバリアハイト（barrier height） φe は、φe = 2.48 eV とした。但し、シリコン酸化膜のバリアハイトを、3.15 eV、シリコン窒化膜のバリアハイトを2.15 eVと仮定した。
同図から明らかなように、シリコン酸化膜の場合、低電界領域でリーク電流が比較的大きく、データ保持（リテンション）性能の劣化が予測される。
一方、酸化アルミニウム及びハフニアの場合、低電界領域でリーク電流が小さい反面、高電界領域でもトンネル電流（リーク電流）が小さくなる。このような特性は、酸化アルミニウム及びハフニア以外のhigh-k絶縁膜においても同様に得られる。
ところで、書き込み／消去動作では、トンネル絶縁膜に流す電流の電流密度を、0.1 A/cm2 程度の値にしなければならない。シリコン酸化膜及びシリコン酸窒化膜では、この電流密度を15 MV/cm以下の実効電界で実現できるが、酸化アルミニウム、ハフニアなどのhigh-k材料では、0.1 A/cm2 程度の電流密度を得るために、20 MV/cm以上の実効電界が必要になる。
このため、トンネル絶縁膜としてhigh-k材料を使用すると、書き込み／消去時に、ＭＯＮＯＳ構造に高電圧を印加しなければならない。このようなことから、high-k材料は、トンネル絶縁膜としては適切でない、と結論付けられる。
これに対して、シリコン酸窒化膜では、高電界領域で、シリコン酸化膜とほぼ等しいトンネル電流（リーク電流）の電流密度を実現し、かつ、低電界領域で、シリコン酸化膜よりも小さいリーク電流を実現する。つまり、トンネル絶縁膜にシリコン酸窒化膜を用いれば、書き込み／消去特性及びデータ保持（リテンション）特性を同時に向上できる。
以上のことから、本発明の例では、トンネル絶縁膜にシリコン酸窒化膜を用いる。
次に、シリコン酸窒化膜の組成とリーク電流との関係について検討する。
図３は、シリコン酸窒化膜の組成とリーク電流との関係を示している。
シリコン酸窒化膜の組成は、(SiO2)x(Si3N4)1-xとし、組成比ｘは、x = 0.2, 0.4, 0.6, 0.8 の４つとした。また、４つのサンプルの電気的膜厚（EOT）は、すべて3nmとした。
同図から明らかなように、高電界領域のトンネル電流（リーク電流）は、シリコン酸窒化膜の組成に依らず、ほぼ一定である。また、低電界領域のリーク電流は、組成比ｘを小さくするほど減少する傾向にある。つまり、シリコン酸窒化膜の組成比ｘは、できるだけ小さいのが好ましい。
但し、いずれの場合においても、低電界領域でのリーク電流は、シリコン酸化膜のリーク電流よりも十分に小さい。
その意味において、シリコン酸窒化膜の組成範囲に制限はなく、本発明の例が対象とするシリコン酸窒化膜の組成範囲は、0 < x < 1とする。
以上を包括的に述べると、本発明の例が対象とするトンネル絶縁膜は、主たる構成元素がＳｉ，Ｏ，Ｎである絶縁膜ということになる。
B. トンネル絶縁膜（ＳｉＯＮ）と電荷蓄積層との関係について
まず、トンネル絶縁膜をシリコン酸窒化膜とする場合の電子物性について考える。
シリコン酸化膜（SiO2）に窒素を添加すると、バンドプロファイルが変化することが知られている。この場合、窒素導入量の増加に伴い、価電子帯バンドオフセットが大幅に減少するのに対して、伝導帯の端部のエネルギー変化(もしくは伝導帯バンドオフセットの変化)は小さい（例えば、非特許文献３を参照）。
これは、窒素原子のp軌道に起源を持つ状態密度が価電子帯の上方に発生することに起因して、窒素の導入によるバンドプロファイルの変化が生じるためである。このように価電子帯バンドオフセットが大きく変化する現象は、電荷蓄積層を構成する材料を決定する際に配慮しなければならない。
そこで、トンネル絶縁膜をシリコン酸窒化膜とする場合のＭＯＮＯＳ型メモリセルの電荷蓄積層の材料選択の指針について検討する。
電荷蓄積層として一般的に使用されるシリコン窒化膜（Si3N4）は、今後のメモリセルの微細化に十分に対応できない。その理由は、次のとおりである。
メモリセルのチャネル長の縮小に伴って、ＭＯＮＯＳ型ゲートスタック構造の厚さ方向にもスケーリングが必要になる。つまり、微細化されたＭＯＮＯＳ型メモリセルでは、ＭＯＮＯＳ型ゲートスタック構造の電気的膜厚（EOT）を減少させることが必須となる。このため、ＭＯＮＯＳ型ゲートスタック各層の電気膜厚(EOT)の低減が求められる。その中で電荷蓄積層のEOTも減少が求められているが、シリコン窒化膜のEOTは比較的大きい。
そこで、電荷蓄積層を、シリコン窒化膜（Si3N4）よりも高い誘電率を持つ絶縁膜（high-k絶縁膜）から構成し、電荷蓄積層のEOTを低減する。
以下では、トンネル絶縁膜をシリコン酸窒化膜とし、かつ、電荷蓄積層をhigh-k絶縁膜とする場合について、両者の電子物性の最適化を行う。その論点は、バンドプロファイルとトラップエネルギー準位の２点である。
最初に、ＭＯＮＯＳ構造のバンドプロファイルについて述べる。
電荷蓄積層は、電荷の捕獲及び保持を行わなければならない。そのためには、電荷蓄積層は、トンネル絶縁膜と比べて、伝導帯バンドオフセット及び価電子帯バンドオフセットの双方が小さく、かつ、全体として井戸型ポテンシャルを有しているのが好ましい（例えば、特許文献２を参照）。
ここで、「伝導帯のバンドオフセット」とは、Siの伝導帯の端部のエネルギー準位を基準とした絶縁膜の伝導帯のバリアハイト（電子に対する障壁エネルギー）のことである。また、「価電子帯のバンドオフセット」とは、Siの価電子帯の端部のエネルギー準位を基準とした絶縁膜の価電子帯のバリアハイト（正孔に対する障壁エネルギー）のことである。
今後の微細化されたＭＯＮＯＳ型メモリセルでは、先に述べたように、電荷蓄積層を高い誘電率を持つ材料（high-k絶縁膜）から構成することが必要になる。一般に、high-k絶縁膜は、伝導帯のバンドオフセットが小さく、かつ、価電子帯のバンドオフセットが大きい傾向がある（例えば、非特許文献４の図７を参照）。
一方、トンネル絶縁膜としてのシリコン酸窒化膜は、シリコン酸化膜（SiO2）に比べて価電子帯オフセットが大幅に減少している。このため、図４のエリアＡに示すように、トンネル絶縁膜としてのシリコン酸窒化膜と電荷蓄積層としてのhigh-k絶縁膜とを接合した場合に、電荷蓄積層の価電子帯バンドオフセットがトンネル絶縁膜の価電子帯バンドオフセットよりも大きくなることが多い。
この場合、図５（ａ）に示すように、ＭＯＮＯＳ型メモリセルの消去動作時に、Si基板から電荷蓄積層に正孔を注入し難くなり、消去動作の効率が低下する。ここで、図５（ａ）のエリアＡは、図４のエリアＡに相当する。
従って、トンネル絶縁膜をSiON膜から構成し、電荷蓄積層をhigh-k絶縁膜から構成する場合には、ＭＯＮＯＳ型メモリセルの性能、特に、消去動作の性能を向上させるために、図５（ｂ）に示すように、トンネル絶縁膜の価電子帯バンドオフセットを、電荷蓄積層の価電子帯バンドオフセットよりも相対的に大きくする工夫が必要となる。
その有力な手段の一つとして、本発明の例では、電荷蓄積層をhigh-k金属酸化物系の絶縁膜とし、かつ、その中に窒素を導入する技術を提案する。
窒素は、p軌道に由来する状態密度を価電子帯の端部上方に形成するため、金属酸化物系絶縁膜の価電子帯の端部のエネルギー準位を引き上げることができる。すなわち、これは、シリコン酸化膜に窒素を導入した場合の価電子帯バンドオフセットの変調と同様の原理である。
次に、第２の論点としてのトラップエネルギー準位について述べる。なぜならば、上記のようにしてhigh-k金属酸化物に窒素を導入した場合、価電子帯のバンドオフセットのほかに、電荷蓄積層のトラップエネルギー準位も変化するので、その副作用に注意する必要があるためである。
以下では、その副作用について詳細に説明する。high-k絶縁膜の電荷捕獲には様々な要因が考えられるが、特に、Hf又はZrを含む絶縁膜では、酸素空孔に起因した欠陥が電荷捕獲の主たる要因となっている。この酸素空孔欠陥のエネルギー準位については、窒素の導入により上昇することが理論上確認されている（例えば、非特許文献５を参照）。
これによれば、例えば、HfO2内に導入された窒素原子は、酸素空孔と相互作用（カップリング）を起こし、酸素空孔から電子を奪う。その結果として、酸素空孔は、正に帯電する状態となり、そのエネルギー準位が上昇する。
HfO2内の窒素濃度が増加し、酸素空孔によるエネルギー準位の上昇幅が大きくなると、酸素空孔によるエネルギー準位は、最後には、絶縁膜の伝導帯の中に入ってしまう。この場合のHfONは、バンドギャップ内に酸素空孔欠陥を持たない構造になる。このような状態になれば、電荷捕獲の主たる要因が消滅するため、HfONをＭＯＮＯＳ型ゲートスタック構造における電荷蓄積層として使用できなくなる。
この例から分かるように、トンネル絶縁膜をSiON、電荷蓄積層をhigh-k金属酸化物とした場合には、high-k金属酸化物内に導入する窒素量の正確な制御が極めて重要になる。
即ち、電荷蓄積層への窒素の導入は、価電子帯バンドオフセットが小さい電荷蓄積層を持つＭＯＮＯＳ型ゲートスタック構造を得るために有効であるが、あまりにも多く窒素を入れると、電荷捕獲(トラップ)の主たる要因が消滅してしまうので、逆効果である。
以上から、本発明の例では、電荷蓄積層として、窒素が導入されたhigh-k金属酸化物を使用すると共に、その窒素濃度の最適範囲について提案する。
(2) 定量的原理の説明
以下では、これまでの定性的原理の説明をトンネル絶縁膜及び電荷蓄積層を構成する材料の組成と結びつけるために定量的原理の説明を行う。
A. SiON膜の組成と価電子帯バンドオフセットとの定量的関係
シリコン酸窒化膜の組成とバンドオフセットとは、例えば、非特許文献３の図８を参照すると、以下の関係にある。
・ 価電子帯バンドオフセットのシリコン酸窒化膜の組成に対する依存性が大きい。
・ 窒素濃度の増加に伴い、価電子帯バンドオフセットが減少する。但し、伝導帯バンドオフセットは、大きく変化しない。
これは、先に述べたように、窒素の導入によって価電子帯の端部付近に状態密度が形成され、主として価電子帯バンドオフセットの変化が生じるためである。
シリコン酸窒化膜の組成は、(SiO2)x(Si3N4)1-x, (0 < x < 1)で表すことができる（例えば、非特許文献３を参照）。
このとき、全体の原子数に対する窒素原子の割合は、
Figure 2008244163
で与えられる。
価電子帯バンドオフセットは、この量に対して線形に変化すると仮定できる。なぜならば、価電子帯バンドオフセットは、窒素の状態密度(全体に対する窒素の量)で決まるからである。
以下では、価電子帯バンドオフセットを φv と表記する。
SiO2の価電子帯バンドオフセットが φv (SiO2) = 4.5 eV、 Si3N4の価電子帯バンドオフセットが φv (Si3N4) = 1.9 eVであるとすれば、シリコン酸窒化膜 (SiO2)x(Si3N4)1-x の価電子帯バンドオフセットは、
Figure 2008244163
即ち、
Figure 2008244163
と表される。なお、(2)式において右辺第２項中の係数(7/4)は規格化因子である。
(3)式の価電子帯バンドオフセットと非特許文献３の図８の実験データとを比較すると、図６に示すようになる。
同図からは、両者が良く一致していることが伺える。これは、ここで仮定したモデルの正しさを示している。
そこで、本発明の例では、(3)式をシリコン酸窒化膜の価電子帯バンドオフセットの表式として用いる。
B. SiON膜の組成比を測定量から導出する方法について
ここでは、トンネル絶縁膜（第１絶縁膜）としてのシリコン酸窒化膜 (SiO2)x(Si3N4)1-xの組成比ｘを測定量から決める方法について説明する。
シリコン酸窒化膜が(SiO2)x(Si3N4)1-xという２元系の擬アロイモデルで表現されることはよく知られている。（例えば、非特許文献６を参照）。
この場合、Ｓｉ、Ｏ、Ｎ原子のパーセント濃度 (atomic percent) を組成比ｘで表現すれば、それぞれ次のようになる。
Si: (3-2x)/(7-4x)×100 (%) …(a)
O: 2x/(7-4x)×100 (%) …(b)
N: 4(1-x)/(7-4x)×100 (%) …(c)
尚、非特許文献６のＦｉｇ．５では、これらの式で表されるＳｉ、Ｏ、Ｎ原子のパーセント濃度を組成比ｘの関数として図示している。
逆に、ある測定法において、Ｓｉ、Ｏ、Ｎのうちいずれかの原子のパーセント濃度が分かれば、(a), (b), (c)式を用いて、シリコン酸窒化膜の組成比ｘを算出できる。
また、オージェ電子分光法(Auger Electron Spectroscopy: AES)、Ｘ線光電子分光法(X-ray Photoelectron Spectroscopy: XPS)などでは、窒素原子と酸素原子の比率[N]/[O]を評価することがある。その場合は、
Figure 2008244163
として組成比ｘを求めることができる。
C. HfON膜の組成と価電子帯バンドオフセットとの定量的関係
次に、電荷蓄積層がハフニウム酸窒化膜である場合の価電子帯バンドオフセットと組成比との関係の定式化を行う。
ハフニウム酸窒化膜の組成は、(HfO2)y(Hf3N4)1-y, (0 < y < 1)と表せる。
ここで、ハフニウム窒化膜の組成は、金属材料としての HfN ではなく、絶縁物としての Hf3N4 である。
ハフニア(HfO2)に導入された窒素は、価電子帯の端部から約 1.1 eV上方までのエネルギー範囲に状態密度を持つ。また、HfO2（組成比 y=1）に対する価電子帯バンドオフセットφvは、φv(HfO2) = 3.3 eVである。これらのことから、窒素濃度が最大（組成比 y=0）のときの価電子帯バンドオフセットφv(Hf3N4)は、φv(Hf3N4) = 2.2 eVとなる（例えば、非特許文献７を参照）。
次に、組成比ｙが０〜１の範囲内でのハフニウム酸窒化膜の価電子帯バンドオフセットを定式化する。
シリコン酸窒化膜の場合と同様の考え方を用いて、価電子帯バンドオフセットは、ハフニウム酸窒化膜の窒素原子の割合に対して線形に変化するものと仮定する。
この場合、全原子数に対する窒素原子の割合は、
Figure 2008244163
と表される。
従って、ハフニウム酸窒化膜の価電子帯バンドオフセットは、
組成比ｙの関数として、
Figure 2008244163
若しくは、
Figure 2008244163
と定式化できる。
D. HfON膜の酸素空孔欠陥のエネルギー準位
次に、電荷蓄積層がハフニウム酸窒化膜(HfON)の場合について、酸素空孔欠陥のエネルギー準位が窒素濃度に対してどのように依存するかを考察する。
最初に、ハフニア(HfO2)の酸素空孔欠陥のエネルギー準位は、例えば、非特許文献８の図２（中性酸素空孔(Vo 0)のエネルギー準位）を参照すると、ハフニアの伝導帯の端部から約 2.0 eV の深さを持つ。
また、ハフニアに窒素を導入した場合の酸素空孔欠陥のエネルギー準位の変化については、例えば、非特許文献９の図２を参照する。
非特許文献９によれば、Hfを含む絶縁膜に窒素を導入した前後における酸素空孔(Vo)レベルの差は、約 2.4 eVとなっている。ここから分かることは、窒素を導入すると、その導入量に応じてVoレベルが上昇する点にある。
ところで、非特許文献９この計算では、絶縁膜が純粋なハフニアではなく、Ｓｉを添加したハフニウム・シリケートとなっているが、酸素空孔(Vo)によるエネルギー準位の増加は、Voと窒素との関係が第一義的に関与するため、絶縁膜材料が酸化物から窒化物に変わった場合の酸素空孔欠陥エネルギー準位の増加量は、絶縁膜材料への金属もしくは半導体の添加物の有無に関わらず、つねに約 2.4 eVになる。
これは、非特許文献５で議論されているように、窒素を導入した場合に、Voに隣接する窒素が酸素空孔(Vo)から電子を奪って酸素空孔(Vo)を正に帯電させ、その結果として、酸素空孔欠陥のエネルギー準位の上昇が生じるからである。
従って、ハフニアの場合でも、ハフニウム・シリケートを始めとするHfを含む絶縁膜(HfSiO, HfAlOなど)の場合でも、全く同様に、酸素空孔欠陥のエネルギー準位は、それらに導入する窒素量に応じて変化し、酸化物・窒化物間で約 2.4 eVのエネルギー差となる。
以上の結果を踏まえ、ハフニア酸窒化膜に関し、酸素空孔によるエネルギー準位の組成比の依存性について定式化を行う。
ハフニア酸窒化膜の組成を(HfO2)y(Hf3N4)1-yとすると、全原子数に対する窒素原子の割合は、先の(4)式と同様に、
[N]/([Hf]+[O]+[N]) = 4(1-y)/(7-4y)
で表される。
酸素空孔欠陥のエネルギー準位は、この量に対して線形に変化すると仮定する。窒素を含まない純粋なハフニア（HfO2: y=1）の場合には、酸素空孔によるエネルギー準位は、非特許文献８の計算に基づいて、伝導帯の端部のエネルギー準位を基準に、Et(HfO2) = 2.0 eVの深さにあるとする。また、窒素導入時のVoレベルは、非特許文献９の結果に基づき、y=1からy=0の間でEt(Hf3N4)-Et(HfO2) = -2.4 eVだけの変化が生じるものとする。但し、エネルギー準位は深い側に向けて測っているので、マイナス符号は、レベルの上昇を示す。
従って、ハフニア酸窒化膜(HfO2)y(Hf3N4)1-yの酸素空孔欠陥のエネルギー準位の深さは、伝導帯の端部のエネルギー準位を基準にすると、
Figure 2008244163
若しくは、
Figure 2008244163
と表される。
(8)式から分かるように、窒素を導入していくと(yを小さくしていくと)、組成比が所定値を超えた領域からεt < 0となり、酸素空孔のエネルギーレベルがハフニウム酸窒化膜の伝導帯内に入ってしまう。
このときの臨界組成は、(8)式でεt = 0と置いてy = 0.32となる。
従って、本発明の例では、ハフニウム酸窒化膜の組成比を y > 0.32の範囲内に限定する。これによって、ＭＯＮＯＳ型メモリセルの電荷蓄積層のバンドギャップ内にトラップ準位を存在させることができる。
E. HfON膜の組成比を測定量から導出する方法について
ここでは、電荷蓄積層としてのHfON膜 (HfO2) y(Hf3N4)1-yの組成比yを測定量から決定する方法について述べる。
HfON膜は、酸化物の成分をHfO2、窒化物の成分をHf3N4とする２元系の擬アロイモデルで表現される（例えば、非特許文献７を参照）。
このとき、Ｈｆ、Ｏ、Ｎ原子のパーセント濃度 (atomic percent) を組成比ｙで表現すれば、それぞれ次のようになる。
Hf: (3-2y)/(7-4y)×100 (%) …(d)
O: 2y/(7-4y)×100 (%) …(e)
N: 4(1-y)/(7-4y)×100 (%) …(f)
逆に、ある測定法で、Ｈｆ、Ｏ、Ｎのいずれかの原子のパーセント濃度が分かれば、(d), (e), (f)式のいずれかを用いて、HfON膜の組成比yを導出できる。
また、オージェ電子分光法(Auger Electron Spectroscopy: AES)、Ｘ線光電子分光法(X-ray Photoelectron Spectroscopy: XPS)などでは、測定対象の物質の主成分がHf, O, Nであることを確認した上で、窒素原子と酸素原子の比率[N]/[O]から、
Figure 2008244163
として組成比yを求めても構わない。
F. HfAlON膜の組成と価電子帯バンドオフセットの定量的関係
次に、電荷蓄積層が酸窒化ハフニウム・アルミネートの場合の価電子帯バンドオフセットについて議論する。
この４元系絶縁材料については、酸化度を表す組成指標ｘと、Hfを含む絶縁膜の組成指標ｙとを用いて、
[(HfO2)x(Hf3N4)1-x]y [(Al2O3)x(AlN)1-x]1-y
で表せる。
従って、組成座標(x,y)によりこの材料の電子物性量が決まる。
窒素導入に対する価電子帯バンドオフセットの変化については、非特許文献７に述べられているように、high-k金属酸化物の種類に関わらず、酸化物から窒化物まで組成が変化する間に、約 1.1 eVだけ増加する。
また、非特許文献７及び非特許文献１０によれば、HfO2, Hf3N4, Al2O3, AlNに対する価電子帯のバンドオフセットは、それぞれ、φv(HfO2)=3.3eV、φv(Hf3N4)=2.2eV、φv(Al2O3)=4.2eV、φv(AlN)=3.1eVとなる。
これらは、組成座標 (x,y) = (1,1), (0,1), (1,0), (0,0)に対応する価電子帯バンドオフセットである。
次に、任意の組成座標(x,y)に対する価電子帯のバンドオフセットについて検討する。
まず、酸化物としての組成指標がx=1であり、この材料が完全な酸化物 (HfO2)y(Al2O3)1-yである場合の価電子帯バンドオフセットは、
組成yに対して線形であり、
Figure 2008244163
若しくは、
Figure 2008244163
と表せる。
次に、価電子帯バンドオフセットは、これまでの例と同様に、全原子数に対する窒素原子の割合に対して線形に変化すると考えられる。なぜなら、価電子帯バンドオフセットは、窒素の状態密度で決まるからである。
そこで、まず、この材料におけるHf, Al, O, Nの原子数の比率を求めると、
Figure 2008244163
となる。
この材料の全原子数に対する窒素原子の割合は、
Figure 2008244163
となる。
ここで、非特許文献７に示されるように、どんなhigh-k材料でも、完全な窒化物は、完全な酸化物に比べて、常に価電子帯バンドオフセットが1.1 eVだけ高い、ということに留意する。
特別な場合として、この材料が完全な窒化物(Hf3N4)y(AlN)1-yである極限を考えると、
(12)式で、x=0と置いて
Figure 2008244163
が得られる。
従って、任意の組成比(x,y)に対する酸窒化ハフニウム・アルミネート(HfAlON)の価電子帯バンドオフセットは、
(13)式の規格化因子を用いて、
Figure 2008244163
と表される。
G. HfAlON膜の組成と酸素空孔欠陥のエネルギー準位との関係
次に、酸窒化ハフニウム・アルミネート内の酸素空孔に起因するトラップエネルギー準位について検討する。
先の議論と同様に、この４元系絶縁材料は、酸化度を表す組成指標ｘと、Hfを含む絶縁膜としての組成指標ｙとを用いて、
[(HfO2)x(Hf3N4)1-x]y[(Al2O3)x(AlN)1-x]1-y
と表される。
酸素空孔に起因するトラップ準位は、組成座標(x,y)に対応して決まる。
組成比がy=0である酸窒化アルミニウム((Al2O3)x(AlN)1-x)の場合は、必ずしも計算データが十分ではないが、酸素空孔から窒素への電荷供給が欠陥エネルギー準位の上昇の主要因である、という原則に基づけば、この場合も、y=１の酸窒化ハフニウム((HfO2)x(Hf3N4)1-x)の場合と同様のトラップ準位の上昇が期待される。
非特許文献８及び非特許文献１１によれば、完全な酸化物であるHfO2とAl2O3内の酸素空孔に起因するトラップエネルギー準位は、Et(HfO2) = 2eV、 Et(Al2O3) = 4eVである。
ここで、Al2O3内の酸素空孔レベルは、非特許文献９の結果をそのまま利用すれば、伝導帯の端部から3.6 eVの深さとなる。しかし、この計算では、Al2O3のバンドギャップが6 eVであるのに対して、実際にＭＯＮＯＳ型ゲートスタック構造で使われるAl2O3のバンドギャップは、〜 7 eV程度であるため(γ-Al2O3、結晶化後)、バンドギャップの補正が必要である。
その際、バンドギャップに比例してトラップ準位も補正されるべきと考えれば、酸素空孔によるAl2O3のトラップ準位は、伝導帯の端部から〜4.2eVの深さとすべきである。
このように、Al2O3内の酸素空孔欠陥のエネルギー準位は、見積り法によって若干違ってくるものの、伝導帯の端部から概ね〜 4 eVの深さにあるとしてよい。
以上の結果をまとめると、完全な酸化物(HfO2)y(Al2O3)1-yに対する酸素空孔欠陥のエネルギー準位は、
Figure 2008244163
若しくは、
Figure 2008244163
となる。
さらに、この材料を酸化物から窒化物に変えれば、2.4 eVだけ、酸素空孔レベルが上昇することを考慮すれば、任意の組成(x,y)の酸窒化ハフニウム・アルミネートに対する酸素空孔欠陥のエネルギー準位は、
Figure 2008244163
と表される。
但し、Etは、伝導帯の端部を基準点とし、それよりもトラップレベルが深い（エネルギーが低い）場合に、Et>0とした。
H. HfAlON膜の組成比(x,y)を測定量から導出する方法について
ここでは、４元系絶縁材料[(HfO2)x(Hf3N4)1-x]y [(Al2O3)x(AlN)1-x]1-yの組成比(x,y)を実験的に評価可能な量から導出する方法を示す。
先に述べたように、この４元系絶縁材料では、(11)式の関係が成り立っている。
そこで、電荷蓄積層におけるAlとHfの原子数比をRah=[Al]/[Hf]と定義し、また、NとOの原子数比をRno=[N]/[O]と定義すると、
Figure 2008244163
が成り立つ。
これらの２つの式から、Hfを含む絶縁膜の組成比yは、
Figure 2008244163
という方程式で、
係数A,B,Cを、それぞれ
Figure 2008244163
と置き、
これを解いて
Figure 2008244163
として得られる。
また、この４元系絶縁材料の酸化物としての組成比ｘは、
Figure 2008244163
となる。
I. HfSiON膜の組成と価電子帯バンドオフセットの定量的関係
次に、酸窒化ハフニウム・シリケート(HfSiON)の価電子帯バンドオフセットについて検討する。
この４元系絶縁材料は、酸化度を表す組成指標ｘ及びHfを含む絶縁材料としての組成指標ｙを用いて、
[(HfO2)x(Hf3N4)1-x]y [(SiO2)x(Si3N4)1-x]1-y
と表すことができる。
この組成座標(x,y)に対応して、この材料の電子物性量が決まる。
ここで、HfO2, Hf3N4, SiO2, Si3N4に対する価電子帯バンドオフセットは、それぞれφv(HfO2)=3.3eV、φv(Hf3N4)=2.2eV、φv(SiO2)=4.5eV、φv(Si3N4)=1.9eVである。これらは、それぞれ組成座標(x,y)=(1,1), (0,1),(1,0),(0,0)に対応する。
任意の組成(x,y)における価電子帯バンドオフセットは、これらの基準点の価電子帯バンドオフセットを満たし、かつ、全原子数に対する窒素原子数の割合に比例して変化する。組成(x,y)におけるHf, Si, O, Nの比率は、
Figure 2008244163
であるから、
このときの全原子数に対する窒素原子の割合は、
Figure 2008244163
と表される。
また、完全な酸化物(x=1)のハフニウム・シリケート(HfO2)y(SiO2)1-yにおける価電子帯バンドオフセットは、その組成に比例し、
Figure 2008244163
若しくは、
Figure 2008244163
と書かれる。
以上の考察を整理すると、酸窒化ハフニウム・シリケートの価電子帯のバンドオフセットは、
Figure 2008244163
と表される。
ここで、(30)式の右辺第３項の係数 {1.1y+2.6(1-y)}は、酸化物・窒化物間の価電子帯バンドオフセットを表している。Hfを含む絶縁材料(HfO2→Hf3N4 (y=1))では、この差は、1.1eVであるが、シリコン酸窒化膜(SiO2→Si3N4 (y=0))では、この差は、2.6eVになる。
J. HfSiON膜の組成と酸素空孔欠陥のエネルギー準位との定量的関係
次に、酸窒化ハフニウム・シリケート(HfSiON)内の酸素空孔に起因するトラップ準位について検討する。
先の議論と同様に、４元系絶縁材料は、酸化度を表す組成指標ｘ及びHfを含む絶縁材料としての組成指標ｙを用いて、
[(HfO2)x(Hf3N4)1-x]y [(SiO2)x(Si3N4)1-x]1-y
と表される。
酸素空孔に起因するトラップ準位は、この組成座標(x,y)に応じて決まる。
窒素の導入による酸素空孔欠陥エネルギー準位の上昇は、酸素空孔から窒素への電荷(電子)の供給に起因しているので、トラップレベルは、窒素の状態密度(全原子数に対する窒素原子の割合)に比例して上昇する。
最初に、Hfを含む絶縁材料の組成比がy=0となる場合、即ち、極限としてのシリコン酸窒化膜の酸素空孔欠陥について考える。
この場合の“酸素空孔欠陥”の実体は、Siダングリングボンドと見なすことができる。
尚、シリコン酸窒化膜におけるSiダングリングボンドは、Ｏ原子又はＮ原子が抜けているという意味で、酸素空孔欠陥と概念的に共通するし、また、量的にも支配的な欠陥となる。
この場合、組成が(x,y)=(0,0)のシリコン窒化膜では、絶縁材料の伝導帯の端部からのSiダングリングボンドの深さは、Et(Si3N4)=2.0eV程度である。また、組成が(x,y)=(1,0)のシリコン酸化膜では、絶縁材料の伝導帯の端部からのSiダングリングボンドの深さは、Et(SiO2)=3.8eV程度になる。
但し、Siバンドギャップの中央付近に欠陥準位が存在するものと仮定する。
また、Hfを含む絶縁材料の組成比がy=1の場合、即ち、極限としてのハフニウム酸窒化膜(HfO2)x(Hf3N4)1-xの場合に、
Et(HfON)=2.0-2.4*7(1-x)/(7-4x) (eV)
と表されることは、(8)式と同様である。
以上の考察を整理すると、酸窒化ハフニウム・シリケートの任意の組成(x,y)に対する酸素空孔のトラップ準位（又は、Siダングリングボンドの欠陥準位）は、伝導帯の端部を基準とすると、
Figure 2008244163
と表すことができる。
但し、エネルギー的に深くなる方向を正の方向とする。
ここで、(31)式の右辺第３項の係数 {2.4y+1.8(1-y)}は、酸化物と窒化物間の欠陥準位のエネルギー深さを表している。Hfを含む絶縁材料(HfO2→Hf3N4 (y=1))では、この差は、2.4eVであるが、完全なシリコン酸窒化膜(SiO2→Si3N4(y=0))では、1.8eVになる。
K. HfSiON膜の組成比(x,y)を測定量から導出する方法について
次に、４元系絶縁材料[(HfO2)x(Hf3N4)1-x]y [(SiO2)x(Si3N4)1-x]1-yの組成比(x,y)を実験的に評価可能な量から導出する方法を示す。
先に述べたように、この４元系絶縁材料では、各元素の原子数比について、(26)式の関係が成り立っている。そのため、HfSiONから構成される電荷蓄積層のSiとHfの原子数比を、Rsh=[Si]/[Hf]と定義し、NとOの原子数比を、Rno=[N]/[O]と定義すると、
Figure 2008244163
が成り立つ。
従って、Rshの評価値から
Figure 2008244163
が得られ、また、Rnoの評価値から、
Figure 2008244163
が得られる。
(3) 組成範囲
以上の定量化に基づいて、本発明におけるトンネル絶縁膜と電荷蓄積層の望ましい組成範囲を以下に示す。
A. 電荷蓄積層がHfONの場合の望ましい組成範囲
トンネル絶縁膜としてのシリコン酸窒化膜の価電子帯バンドオフセットに関する(1),(2)式と、電荷蓄積層としてのハフニウム酸窒化膜の価電子帯バンドオフセットに関する(4),(5)式とを用いて、
価電子帯バンドオフセットの満たすべき関係式 φv(SiON)>φv(HfON)を導入すると、シリコン酸窒化膜(SiO2)x(Si3N4)1-xの組成ｘと、ハフニウム酸窒化膜(HfO2)y(Hf3N4)1-yの組成ｙとが満たすべき関係式は、
Figure 2008244163
という量を用いて、
Figure 2008244163
となる。
HfO2, Hf3N4, SiO2, Si3N4の価電子帯バンドオフセットの値を(36)式に適用すれば、
Figure 2008244163
と表される。
また、ハフニウム酸窒化膜において、酸素空孔欠陥のエネルギー準位に関する(4)式及び(7)式に対して、エネルギー準位がハフニウム酸窒化膜のバンドギャップ内に存在する条件 Et(HfON)>0 を導入すれば、
Figure 2008244163
が得られる。
Et(HfO2)=2.0eV, Et(Hf3N4)=-0.4eVであることを用いると、
Figure 2008244163
となる。
(36),(37)式又は(37),(38)式、及び、(39)式又は(40)式を同時に満たす組成範囲において良好なＭＯＮＯＳ特性が得られる。
以上のようにして求められたシリコン酸窒化膜(SiO2)x(Si3N4)1-xの組成ｘと、ハフニウム酸窒化膜(HfO2)y(Hf3N4)1-yの組成ｙとが満たすべき関係を図示すれば、図７の斜線の範囲になる。
B. 電荷蓄積層がHfAlONの場合の望ましい組成範囲
酸化度を表す組成指標ｘ及びHfを含む絶縁材料としての組成指標ｙとを用いて、HfAlONの膜組成を、[(HfO2)x(Hf3N4)1-x]y [(Al2O3)x(AlN)1-x]1-yと表したとき、酸素空孔欠陥のエネルギー準位Et(HfAlON)は、(17)式で与えられる。
この欠陥エネルギー準位がEt(HfAlON)>0を満たす場合に、HfAlONのバンドギャップ内に欠陥準位が存在する。
これに対応する組成範囲は、図８において薄く塗りつぶしたエリアになる。
また、HfAlONの価電子帯バンドオフセットφv(HfAlON)は、(14)式で与えられる。
一方、トンネル絶縁膜としてのシリコン酸窒化膜の組成を(SiO2)z(Si3N4)1-zで表した場合の価電子帯バンドオフセットφv(SiON)は、(3)式において、ｘをｚで置き換えた式で与えられる。価電子帯バンドオフセットに関して、φv(HfAlON)<φv(SiON)が成り立つような電荷蓄積層（HfAlON）の組成(x,y)の範囲は、シリコン酸窒化膜の組成zに依存して定まる。
図９乃至図１４は、シリコン酸窒化膜の組成ｚをz=0.4から0.9までの範囲で変えたそれぞれの場合に対して、価電子帯バンドオフセットがφv(HfAlON)<φv(SiON)の関係を満たし、かつ、欠陥準位がEt(HfAlON)>0となる組成範囲(x,y)を示したものである。
シリコン酸窒化膜の組成zが0.3以下の場合は、両者を共に満足する範囲が存在しない。また、シリコン酸窒化膜の組成ｚに応じて、このような組成範囲内のHfAlONを電荷蓄積層として用いれば、良好な特性のＭＯＮＯＳ型メモリセルを実現できる。
C. 電荷蓄積層がHfSiONの場合の望ましい組成範囲
酸化度を表す組成指標ｘ及びHfを含む絶縁材料としての組成指標ｙを用いて、HfSiONの膜組成を、[(HfO2)x(Hf3N4)1-x]y [(SiO2)x(Si3N4)1-x]1-yと表したとき、酸素空孔欠陥のエネルギー準位Et(HfSiON)は、(31)式で与えられる。
この欠陥エネルギー準位がEt(HfSiON)>0を満たす場合に、HfSiONのバンドギャップ内に欠陥準位が存在する。
これに対応する組成範囲は、図１５において薄く塗りつぶしたエリアになる。
また、HfSiONの価電子帯バンドオフセットφv(HfSiON)は、(30)式で与えられる。
一方、トンネル絶縁膜としてのシリコン酸窒化膜の組成を(SiO2)z(Si3N4)1-zで表した場合の価電子帯バンドオフセットφv(SiON)は、(3)式において、ｘをｚで置き換えた式で表される。価電子帯バンドオフセットに関して、φv(HfSiON)<φv(SiON)が成り立つような電荷蓄積層（HfSiON）の組成(x,y)の範囲は、シリコン酸窒化膜の組成zに依存して定まる。
図１６乃至図２４は、シリコン酸窒化膜の組成ｚをz=0.1から0.9までの範囲で変えたそれぞれの場合に対して、価電子帯バンドオフセットがφv(HfSiON)<φv(SiON)の関係を満たし、かつ、欠陥準位がEt(HfSiON)>0となる組成範囲(x,y)を示したものである。
シリコン酸窒化膜の組成ｚに応じて、このような組成範囲内のHfSiONを電荷蓄積層として用いれば、良好な特性のＭＯＮＯＳ型メモリセルを実現できる。
D. 初期性能及び長期信頼性に重点を置いたSiON膜の望ましい組成範囲
次に、トンネル絶縁膜としてのＳｉＯＮ膜の望ましい組成範囲について検討する。
ＷＫＢ近似に基づくトンネル電流の理論計算によると、図３で示したように、組成比ｘを小さくするほど、低電界リーク電流を抑制できると共に高電界領域の電流を確保できるので、ＳｉＯＮ膜が欠陥の無い理想的な材料である限り、基本的には、組成比ｘが小さいほうが望ましい。
しかし、一方で、シリコン窒化膜は、欠陥の多い膜であるため、欠陥に起因するキャリア捕獲の発生、ストレス印加によるリーク電流(stress-induced leakage current: SILC)の発生、絶縁耐圧と経時破壊電荷量Ｑｂｄ(charge to breakdown)の劣化が懸念される。
例えば、特許文献１２によれば、絶縁膜中の欠陥密度は、構成原子の結合(bond)に課せられた制約(constraint)によって決まる。この「結合の制約」(bond constraint)は、構成原子の平均配位数(average coordination number) Navに比例し、Nav=３が欠陥の多寡の境目となる。
シリコン酸窒化膜 (SiO2)x(Si3N4)1-xでは、平均配位数が以下のように計算される。
Ｓｉ原子は、４配位、酸素原子は、２配位、窒素原子は、３配位である。
そして、それぞれの原子の存在割合は、それぞれ (3-2x)/(7-4x), 2x/(7-4x), 4(1-x)/(7-4x)であるから、シリコン酸窒化膜の平均配位数Navは、
Figure 2008244163
と算出される。
組成比がx=0のシリコン窒化膜(Si3N4)では、Nav=24/7=3.43であり、Nav>3となっているので、シリコン窒化膜は、欠陥の多い膜の部類に入る。
一方、組成比がx=1のシリコン酸化膜(SiO2)では、Nav=8/3=2.67であり、Nav<3となっているので、シリコン酸化膜は欠陥のほとんど無い膜であると言える。
(41)式において、Nav=3と置けば、そのときの組成比ｘは、0.75となる。そのため、x>0.75とすれば、欠陥が少なく、長期信頼性の高いトンネル絶縁膜が得られるが、図３から分かるように、トンネル絶縁膜の性能(初期性能)は、必ずしも高くない。一方、x < 0.75とすれば、欠陥が多く、信頼性の点では不利であるが、トンネル絶縁膜の初期性能としては高いものが得られる。
従って、トンネル絶縁膜の初期性能よりも長期信頼性に重点を置く必要がある場合は、ＳｉＯＮ膜の組成比xが0.75以上の領域を用いるとよい。
また、逆に、トンネル絶縁膜の長期信頼性よりも初期性能に重点を置く場合は、ＳｉＯＮ膜の組成比xが0.75以下になる領域を用いるとよい。
いずれの場合でも、本発明の例に基づき、トンネル絶縁膜の組成に応じて最適な組成の電荷蓄積層を形成すべきことは言うまでもない。
尚、トンネル絶縁膜の初期性能に重点を置くか、長期信頼性に重点を置くかは、メモリセルを集積して作製したフラッシュメモリの使用の用途に依存する。
４． 実施の形態
ここまでに述べた本発明の原理に基づいて、本発明を実施するための最良の形態について、図面を用いて詳細に説明する。
(1) 第１実施の形態
図２５は、第１実施の形態に係わるメモリセルを示している。
同図（ａ）は、チャネル長方向に沿う断面図、同図（ｂ）は、チャネル幅方向に沿う断面図である。また。図２６は、図２５（ａ）の構造を詳細に示している。
ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１０８が互いに離間して配置される。ソース・ドレイン拡散層１０８の間は、チャネル領域であり、メモリセルがオン状態になると、チャネル領域には、２つのソース・ドレイン拡散層１０８を電気的に導通させるチャネルが形成される。
チャネル領域上には、例えば、酸窒化シリコン膜（ＳｉＯＮ）から構成される厚さ約４ｎｍのトンネル絶縁膜（第１絶縁膜）１０２が配置される。トンネル絶縁膜１０２上には、例えば、ハフニウム酸窒化膜（ＨｆＯＮ）から構成される厚さ約１０ｎｍの電荷蓄積層１０３が配置される。電荷蓄積層１０３上には、例えば、アルミナ膜（Ａｌ２Ｏ３）から構成される厚さ約１５ｎｍのブロック絶縁膜（第２絶縁膜）１０４が配置される。
ブロック絶縁膜１０４上には、例えば、窒化タンタル（ＴａＮ）から構成される制御ゲート電極１０５が配置される。制御ゲート電極１０５上には、例えば、窒化タングステン（ＷＮ）から構成されるバリアメタル１０６が配置され、バリアメタル１０６上には、例えば、タングステン（Ｗ）から構成される低抵抗金属膜１０７が配置される。
また、トンネル絶縁膜１０２、電荷蓄積層１０３、ブロック絶縁膜１０４、制御ゲート電極１０５及びバリアメタル１０６は、ロウ方向に複数形成され、これらは、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁層１２２により互いに分離される。
低抵抗金属膜１０７は、ロウ方向に延び、ワード線となる。
ここで、トンネル絶縁膜（ＳｉＯＮ）１０２の組成は、例えば、（ＳｉＯ2 ）0.8 （Ｓｉ3 Ｎ4 ）0.2 とし、電荷蓄積層（ＨｆＯＮ）１０３の組成は、例えば、（ＨｆＯ2 ）0.8 （Ｈｆ3 Ｎ4 ）0.2 とする。
但し、トンネル絶縁膜１０２及び電荷蓄積層１０３の組成は、ｘ＝０．８、ｙ＝０．８に限られることはなく、図７に示す組成範囲内に含まれる限り、どのような組成比を用いてもよい。
また、ブロック絶縁膜１０４は、トンネル絶縁膜よりも高い誘電率を持ち、制御ゲート電極１０５と電荷蓄積層１０３との間のリーク電流を抑制する機能を有する。そのような性質を有する限り、ブロック絶縁膜１０４は、アルミナ膜に限定されず、どのような材料を用いてもよい。
例えば、ブロック絶縁膜１０４は、酸窒化アルミニウム（ＡｌＯＮ）又はハフニア（ＨｆＯ2 ）から構成されていてもよい。
制御ゲート電極１０５を構成する材料は、仕事関数及びブロック絶縁膜１０４との反応性を考慮して決定される。制御ゲート電極１０５は、例えば、ＴａＮ，ＴｉＮ，ＨｆＮ，ＴａＳｉＮ，ＴａＳｉｘ, Ｒｕ，Ｗ，ＷＳｉｘ，Ｒｕのグループから選択される１つの材料、又は、そのシリサイド材料から構成される。
バリアメタル１０６は、作製プロセスに応じて省略することも可能である。
また、低抵抗金属膜１０７は、例えば、Ｗ，ＷＳｉｘ，ＮｉＳｉｘ，ＭｏＳｉｘ，ＴｉＳｉｘ，ＣｏＳｉｘのグループから選択される１つの材料から構成される。
次に、図２５及び図２６のメモリセルの製造方法について説明する。
図２７〜図３１において、（ａ）は、チャネル長方向に沿う断面図、（ｂ）は、チャネル幅方向に沿う断面図である。
まず、図２７に示すように、希釈フッ酸処理により、ｐ型不純物がドーピングされたシリコン基板（ウェルを含む）１０１の表面に存在する自然酸化膜を除去し、シリコン基板１０１の表面を露出させる。
この後、ＮＯガスを用いた熱酸窒化法により、シリコン基板１０１上に、シリコン酸窒化膜からなる厚さ約４ｎｍのトンネル絶縁膜１０２を形成する。また、プラズマ窒化により、トンネル絶縁膜１０２の窒素濃度を高める。
続いて、酸素と窒素の混合ガス内における反応性スパッタ法により、トンネル絶縁膜１０２上に、ハフニウム酸窒化膜からなる厚さ約１０ｎｍの電荷蓄積層１０３を形成する。また、Ａｌ2Ｏ3をターゲットとするスパッタ法により、電荷蓄積層１０３上に、アルミナ膜からなる厚さ約１５ｎｍのブロック絶縁膜１０４を形成する。
さらに、Ｔａをターゲットとする窒素ガス内での反応性スパッタ法により、ブロック絶縁膜１０４上に、窒化タンタル膜からなる厚さ約３０ｎｍの制御ゲート電極１０５を形成する。また、タングステンをターゲットとする窒素ガス内での反応性スパッタ法により、制御ゲート電極１０５上に、窒化タングステン膜からなるバリアメタル１０６を形成する。
そして、バリアメタル１０６上に、素子分離領域を加工するためのマスク材１１１を形成する。このマスク材１１１上にフォトレジストを形成し、フォトレジストを露光及び現像する。また、ＲＩＥ（reactive ion etching）法により、フォトレジストのパターンをマスク材１１１に転写する。この後、フォトレジストを除去する。
この状態で、マスク材１１１をマスクにして、ＲＩＥ法により、バリアメタル１０６、制御ゲート電極１０５、ブロック絶縁膜１０４、電荷蓄積層１０３及びトンネル絶縁膜１０２を順次エッチングし、ロウ方向に隣接するメモリセル同士を分離するためのスリット１１２ａを形成する。
さらに、ＲＩＥ法により、シリコン基板１０１をエッチングし、シリコン基板１０１に、深さ約１００ｎｍの素子分離のためのトレンチ１１２ｂを形成する。
次に、図２８に示すように、ＣＶＤ法により、スリット１１２ａ及びトレンチ１１２ｂを完全に満たすシリコン酸化膜（埋込酸化膜）１１３を形成する。続いて、ＣＭＰ（Chemical Mechanical Polishing）法により、マスク材１１１が露出するまでシリコン酸化膜１１３を研磨し、シリコン酸化膜１１３の表面を平坦化する。この後、マスク材１１１を選択的に除去する。
次に、図２９に示すように、ＣＶＤ法により、バリアメタル１０６上に、例えば、タングステンからなる厚さ約１２０ｎｍの低抵抗金属膜１０７を形成する。
次に、図３０に示すように、ＣＶＤ法により、低抵抗金属膜１０７上にマスク材１１４を形成する。このマスク材１１４上にフォトレジストを形成し、フォトレジストを露光及び現像する。そして、ＲＩＥ法により、フォトレジストのパターンをマスク材１１４に転写する。この後、フォトレジストを除去する。
次に、図３１に示すように、マスク材１１４をマスクにして、ＲＩＥ法により、低抵抗金属膜１０７、バリアメタル１０６、制御ゲート電極１０５、ブロック絶縁膜１０４、電荷蓄積層１０３及びトンネル酸化膜１０２を、順次、エッチングし、ＭＯＮＯＳ型ゲートスタック構造を形成する。
これ以降は、ＣＶＤ法により、ＭＯＮＯＳ型ゲートスタック構造の側面にシリコン酸化膜を形成する処理を行った後、イオン注入法により、セルフアラインで、シリコン基板１０１の表面領域にｎ+ 型ソース・ドレイン拡散層１０８（図３１を参照）を形成し、メモリセルを完成する。最後に、ＣＶＤ法により、メモリセルを覆う層間絶縁膜（図示せず）を形成する。
上述の製造方法は、一例に過ぎない。これ以外の製造方法により、図２５及び図２６のメモリセルを形成しても構わない。
例えば、スパッタ法に代えて、ＣＶＤ法や、ＡＬＤ(atomic layer deposition)法などの方法を使用してもよい。具体例として、ブロック絶縁膜としてのアルミナ膜に関しては、スパッタ法の代わりに、Al(CH3)3とH2O(もしくはO3)とを用いるＡＬＤ法によって形成することも可能である。
また、電荷蓄積層としてのHfON膜は、反応性スパッタ法の代わりに、Hf[N(CH3)2]4とH2O(若しくは、O3)とを用いるＡＬＤ法と、HfON膜の形成途中又は形成直後に行うNH3ガス雰囲気内でのアニールとによって形成してもよい。
尚、NH3ガス雰囲気内でのアニールは、プラズマ窒素による処理で代替してもよい。
また、電荷蓄積層に用いるHfON膜は、最初にHfO2膜を形成した後に、窒素のイオン注入法（加速エネルギー200eV程度）を用いて形成してもよい。
トンネル絶縁膜としてのシリコン酸窒化膜は、NH3によるSi基板の熱窒化後に、酸化処理を行って形成してもよい。また、シリコン酸窒化膜は、プラズマ支援を用いたNH3によるSi基板の窒化（例えば、非特許文献１３を参照）を行った後に、熱酸化又はプラズマ酸化を行うことで形成してもよい。
さらに、上述のＭＯＮＯＳ型ゲートスタック構造を構成する各膜は、スパッタ法、ＣＶＤ法、ＡＬＤ法以外に、レーザーアブレーション法、ＭＢＥ法などの成膜方法により、又は、これらの方法を組み合わせて形成することも可能である。
本実施の形態によれば、ハフニウム酸窒化膜の組成ｙ＝０．８に対する価電子帯バンドオフセットは、φv(HfON)=２．９ｅＶとなり、また、シリコン酸窒化膜の組成ｘ＝０．８に対する価電子帯バンドオフセットは、φv(SiON)=３．５４ｅＶとなる。
両者の関係は、φv(SiON)>φv(HfON)であり、電荷蓄積層は、トンネル絶縁膜に比べて、価電子帯バンドオフセットが小さい。このため、消去速度の向上と消去後のリテンション特性の向上とを同時に実現できる。
また、本実施の形態によれば、ハフニウム酸窒化膜の組成ｙ＝０．８に対する酸素空孔欠陥のエネルギー準位の深さは、１．１ｅＶであり、電荷蓄積層のバンドギャップ内に位置している。このため、トラップ密度が十分に確保され、書き込み時に所望の閾値電圧シフトが得られると共に、書き込み後に良好なデータ保持特性が得られる。
従って、ＮＡＮＤ型フラッシュメモリ動作で必要とされる書き込み、消去及びデータ保持の全てに関して良好な特性を得ることができ、ＮＡＮＤ型フラッシュメモリのメモリセルとして優れた効果を実現できる。
(2) 第２実施の形態
第２実施の形態は、第１実施の形態の変形例である。
図３２は、第２実施の形態に係わるメモリセルを示している。
このメモリセルが第１実施の形態のメモリセルと異なる点は、ブロック絶縁膜２０４として、いわゆる“higher-k”絶縁材料としてのランタン・ハフニア膜（Ｌａ２Ｈｆ２Ｏ７）を用いたことにある。
この材料は、非常に大きな誘電率を持つため、ブロック絶縁膜２０４に適用すると、リーク電流を低減する効果が顕著になる。なお、この絶縁膜をロジックＣＭＯＳ回路に適用した場合の優位性については、例えば、非特許文献１４に記載されている。
ｐ型シリコン基板１０１の表面部には、２つのソース・ドレイン拡散層１０８が互いに離間して配置される。ソース・ドレイン拡散層１０８の間のチャネル領域上には、例えば、酸窒化シリコン膜（ＳｉＯＮ）から構成される厚さ約４．５ｎｍのトンネル絶縁膜（第１絶縁膜）１０２が配置される。
トンネル絶縁膜１０２上には、例えば、ハフニウム酸窒化膜（ＨｆＯＮ）から構成される厚さ約１０ｎｍの電荷蓄積層１０３が配置される。電荷蓄積層１０３上には、例えば、ランタン・ハフニア膜（Ｌａ２Ｈｆ２Ｏ７）から構成される厚さ約２５ｎｍのブロック絶縁膜（第２絶縁膜）２０４が配置される。
ブロック絶縁膜２０４上には、例えば、窒化タンタル（ＴａＮ）から構成される制御ゲート電極１０５が配置される。制御ゲート電極１０５上には、例えば、窒化タングステン（ＷＮ）から構成されるバリアメタル１０６が配置され、バリアメタル１０６上には、例えば、タングステン（Ｗ）から構成される低抵抗金属膜１０７が配置される。
ここで、トンネル絶縁膜１０２としてのシリコン酸窒化膜 (SiO2)x(Si3N4)1-xの組成は、例えば、ｘ＝０．７とし、電荷蓄積層としてのハフニウム酸窒化膜 (HfO2)y(Hf3N4)1-yの組成は、例えば、ｙ＝０．６とする。また、ブロック絶縁膜２０４としてのランタン・ハフニア膜 (HfO2)z(La2O3)1-zの組成比は、z = 2/3とする。
制御ゲート電極１０５、バリアメタル１０６及び低抵抗金属膜１０７については、上述の第１実施の形態で説明したような材料の変更が可能である。
また、図３２のメモリセルの製造方法については、基本的には、第１実施の形態（図２７〜図３１）のプロセスをそのまま適用できる。
ブロック絶縁膜２０４としてのランタン・ハフニア膜は、スパッタ法によって形成できるが、これ以外にも、ＣＶＤ法、ＡＬＤ法などによっても形成できる。
本実施の形態によれば、ハフニウム酸窒化膜の組成ｙ＝０．６に対する価電子帯バンドオフセットは、φv(HfON)=２．６ｅＶとなり、シリコン酸窒化膜の組成ｘ＝０．７に対する価電子帯バンドオフセットは、φv(SiON)=３．２ｅＶになる。
両者の関係は、φv(SiON)>φv(HfON)であり、電荷蓄積層は、トンネル絶縁膜に比べて、価電子帯バンドオフセットが小さい。このため、消去速度の向上と消去後のリテンション特性の向上とを同時に実現できる。
また、本実施の形態によれば、ハフニウム酸窒化膜の組成ｙ＝０．６に対する酸素空孔欠陥のエネルギー準位の深さは、０．５４ｅＶであり、トラップ準位が電荷蓄積層のバンドギャップ内に位置している。このため、トラップ密度が十分に確保され、書き込み時に所望の閾値電圧シフトが得られると共に、書き込み後に良好なデータ保持特性が得られる。
さらに、ブロック絶縁膜として、誘電率の高いランタン・ハフニア膜を用いているので、ブロック絶縁膜を経由するリーク電流も顕著に抑制でき、書き込み及び消去の閾値電圧のウィンドウを広げられると共に、低電界リーク電流の低減でリテンション特性も良好に保てる。また、このようなＭＯＮＯＳ型ゲートスタック構造では、電気的等価膜厚(EOT)の減少により、電源電圧の低減による低消費電力化を実現できる。
従って、第２実施の形態では、第１実施の形態と同様の効果が得られると共に、ブロック絶縁膜の改良により、さらに、ＮＡＮＤ型フラッシュメモリのメモリセルとして優れた効果を実現できる。
(3) 第３実施の形態
第３実施の形態も、第１実施の形態の変形例である。
図３３は、第３実施の形態に係わるメモリセルを示している。
この変形例では、トンネル絶縁膜１０２としてのシリコン酸窒化膜について、その組成をシリコン窒化膜寄りにすると共に、それに応じて、電荷蓄積層１０３としてのＨｆＯＮについても窒素濃度を高くする。
また、ブロック絶縁膜３０４としては、“higher-k”絶縁材料の一つであるランタン・アルミネート膜（ＬａＡｌＯ3 ）を使用する。さらに、制御ゲート電極３０５として、仕事関数が大きく、かつ、良好な耐熱性を示すタンタル・カーバイド（ＴａＣ）を使用する。
ｐ型シリコン基板１０１の表面部には、２つのソース・ドレイン拡散層１０８が互いに離間して配置される。ソース・ドレイン拡散層１０８の間のチャネル領域上には、例えば、酸窒化シリコン膜（ＳｉＯＮ）から構成される厚さ約５ｎｍのトンネル絶縁膜（第１絶縁膜）１０２が配置される。
トンネル絶縁膜１０２上には、例えば、ハフニウム酸窒化膜（ＨｆＯＮ）から構成される厚さ約１０ｎｍの電荷蓄積層１０３が配置される。電荷蓄積層１０３上には、例えば、ランタン・アルミネート膜（ＬａＡｌＯ３）から構成される厚さ約２０ｎｍのブロック絶縁膜（第２絶縁膜）３０４が配置される。
ブロック絶縁膜３０４上には、例えば、タンタル・カーバイド（ＴａＣ）から構成される制御ゲート電極３０５が配置される。制御ゲート電極３０５上には、例えば、窒化タングステン（ＷＮ）から構成されるバリアメタル１０６が配置され、バリアメタル１０６上には、例えば、タングステン（Ｗ）から構成される低抵抗金属膜１０７が配置される。
ここで、トンネル絶縁膜としてのシリコン酸窒化膜 (SiO2)x(Si3N4)1-xの組成は、ｘ＝０．５とし、電荷蓄積層としてのハフニウム酸窒化膜 (HfO2)y(Hf3N4)1-yの組成は、ｙ＝０．５とする。ブロック絶縁膜としてのランタン・アルミネート膜 (Al2O3)z(La2O3)1-zは、組成比z = 0.5とする。
制御ゲート電極３０５、バリアメタル１０６及び低抵抗金属膜１０７については、上述の第１実施の形態で説明したような材料の変更が可能である。特に、制御ゲート電極３０５については、タンタル・カーバイドの代わりに、窒化タンタル(TaN)を用いてもよい。
また、図３３のメモリセルの製造方法については、基本的には、第１実施の形態（図２７〜図３１）のプロセスをそのまま適用できる。
この実施の形態では、トンネル酸窒化膜内の窒素濃度を高くするため、プラズマ支援アンモニア窒化後に再酸化プロセスを行うと、短時間で所望の組成のトンネル酸窒化膜を形成できる。
ブロック絶縁膜３０４としてのランタン・アルミネート膜は、スパッタ法によって形成できるが、これ以外にも、ＣＶＤ法、ＡＬＤ法などによっても形成できる。
ランタン・アルミネート膜の形成については、最初にアルミナの極薄膜（下地）を形成し、その上にランタン・アルミネート膜を堆積する、という方法を採用してもよい。この場合、下地となるアルミナ膜は、アニール時にその上のランタン・アルミネート膜と混ざって均一な膜となる。この方法によれば、ランタン・アルミネート膜の耐熱性を高くすることができる。
本実施の形態によれば、ハフニウム酸窒化膜の組成ｙ＝０．５に対する価電子帯バンドオフセットは、φv(HfON)=２．５ｅＶとなり、シリコン酸窒化膜の組成ｘ＝０．５に対する価電子帯バンドオフセットは、φv(SiON)=２．６８ｅＶとなる。
両者の関係は、φv(SiON)>φv(HfON)であり、電荷蓄積層は、トンネル絶縁膜に比べて、価電子帯バンドオフセットが小さい。このため、消去速度の向上と消去後のリテンション特性の向上とを同時に実現できる。
また、本実施の形態によれば、酸窒化ハフニウム膜の組成ｙ＝０．５に対する酸素空孔欠陥のエネルギー準位は、０．３２ｅＶであり、電荷蓄積層のバンドギャップ内に位置している。このため、トラップ密度が十分に確保され、書き込み時に所望の閾値電圧シフトが得られると共に、書き込み後に良好なデータ保持特性が得られる。
尚、このトラップ深さは、例えば、１５０℃におけるkBTのエネルギー 0.036ｅＶよりも十分に大きい。
また、ブロック絶縁膜として、誘電率の高いランタン・アルミネート膜を用いているので、ブロック絶縁膜を経由するリーク電流を抑制でき、書き込み及び消去の閾値電圧のウィンドウを広げられると共に、低電界リーク電流の低減でリテンション特性も良好に保てる。また、このようなＭＯＮＯＳ型ゲートスタック構造では、電気的等価膜厚(EOT)の減少により、電源電圧の低減による低消費電力化を実現できる。
従って、第３実施の形態においても、第１実施の形態と同様の効果が得られると共に、ＮＡＮＤ型フラッシュメモリのメモリセルとして優れた効果を実現できる。
(4) 第４実施の形態
図３４は、第４実施の形態に係わるメモリセルを示している。
このメモリセルが第１の実施の形態のメモリセルと異なる点は、電荷蓄積層として酸窒化ハフニウム・アルミネート膜を用いたことにある。
ｐ型シリコン基板（ウェルを含む）１０１の表面部には、２つのソース・ドレイン拡散層１０８が互いに離間して配置される。ソース・ドレイン拡散層１０８の間は、チャネル領域であり、メモリセルがオン状態になると、チャネル領域には、２つのソース・ドレイン拡散層１０８を電気的に導通させるチャネルが形成される。
チャネル領域上には、例えば、酸窒化シリコン膜（ＳｉＯＮ）から構成される厚さ約４．５ｎｍのトンネル絶縁膜（第１絶縁膜）１０２が配置される。トンネル絶縁膜１０２上には、例えば、酸窒化ハフニウム・アルミネート膜（ＨｆＡｌＯＮ）から構成される厚さ約８ｎｍの電荷蓄積層４０３が配置される。電荷蓄積層４０３上には、例えば、ランタン・アルミネート膜（ＬａＡｌＯ３）から構成される厚さ約２０ｎｍのブロック絶縁膜（第２絶縁膜）３０４が配置される。
ブロック絶縁膜３０４上には、例えば、窒化タンタル（ＴａＮ）から構成される制御ゲート電極１０５が配置される。制御ゲート電極１０５上には、例えば、窒化タングステン（ＷＮ）から構成されるバリアメタル１０６が配置され、バリアメタル１０６上には、例えば、タングステン（Ｗ）から構成される低抵抗金属膜１０７が配置される。
ここで、トンネル絶縁膜としてのシリコン酸窒化膜の組成は、(SiO2)z(Si3N4)1-zにおいてｚ＝０．７とし、電荷蓄積層としての酸窒化ハフニウム・アルミネート膜の組成は、[Al]/[Hf]=０．２５０、[N]/[O]=１．４４とする。
これらの比率を元にして(20)-(25)式を用いて計算すれば、この膜の組成は、[(HfO2)x(Hf3N4)1-x]y[(Al2O3)x(AlN)1-x]1-yにおいて、ｘ＝０．５、ｙ＝０．７５に相当する。また、ブロック絶縁膜としてのランタン・アルミネート膜(Al2O3)z(La2O3)1-zの組成比は、z=0.5とする。
制御ゲート電極１０５、バリアメタル１０６及び低抵抗金属膜１０７については、上述の第１実施の形態で説明したような材料の変更が可能である。
また、図３４のメモリセルの製造方法については、基本的には、第１実施の形態（図２７〜図３１）のプロセスをそのまま適用できる。
電荷蓄積層としての酸窒化ハフニウム・アルミネート膜は、例えば、ＨｆターゲットとＡｌターゲットとを用いる酸素／窒素混合ガス内での反応性スパッタ法(reactive co-sputtering)により形成される。
また、酸窒化ハフニウム・アルミネート膜は、ＣＶＤ法、ＡＬＤ法などの方法によっても形成可能である。例えば、Hf[N(CH3)2]4とAl(CH3)3とH2Oとを用いるＡＬＤ法を採用すると共に、膜の形成過程の途中又は最後に、NH3ガス雰囲気内でのアニールを行うことにより、ＨｆＡｌＯＮ膜を形成することもできる。この場合、NH3ガスでのアニールの代わりに、プラズマ窒化を利用してもよい。
本実施の形態の酸窒化ハフニウム・アルミネート膜に対する価電子帯バンドオフセットは、φv(HfAlON)=２．８４ｅＶとなり、シリコン酸窒化膜の組成ｚ＝０．７に対する価電子帯バンドオフセットは、φv(SiON)=３．２ｅＶとなる。
両者の関係は、φv(SiON)>φv(HfAlON)であり、電荷蓄積層の価電子帯バンドオフセットは、トンネル絶縁膜のそれよりも小さい。このため、消去速度の向上と消去後のリテンション特性の向上とを同時に実現できる。
また、本実施の形態の酸窒化ハフニウム・アルミネート膜に対する酸素空孔欠陥のエネルギー準位は、１．０１ｅＶであり、電荷蓄積層のバンドギャップ内に位置している。このため、トラップ密度が十分に確保され、書き込み時に所望の閾値電圧シフトが得られると共に、書き込み後に良好なデータ保持特性が得られる。
(5) 第５実施の形態
第５実施の形態は、第４実施の形態の変形例である。
図３５は、第５実施の形態に係わるメモリセルを示している。
このメモリセルが第４の実施の形態のメモリセルと異なる点は、トンネル絶縁膜１０２及び電荷蓄積層４０３の組成比が異なること、さらに、ブロック絶縁膜５０４としてのランタン・アルミネート膜に微量のＳｉを導入したことにある。
このＳｉの添加は、ブロック絶縁膜５０４の耐熱性の向上に寄与する。また、制御ゲート電極３０５として、タンタル・カーバイド膜（ＴａＣ）を使用する。
ｐ型シリコン基板１０１の表面部には、２つのソース・ドレイン拡散層１０８が互いに離間して配置される。ソース・ドレイン拡散層１０８の間のチャネル領域上には、例えば、酸窒化シリコン膜（ＳｉＯＮ）から構成される厚さ約４．７ｎｍのトンネル絶縁膜（第１絶縁膜）１０２が配置される。トンネル絶縁膜１０２上には、例えば、酸窒化ハフニウム・アルミネート膜（ＨｆＡｌＯＮ）から構成される厚さ約８ｎｍの電荷蓄積層４０３が配置される。電荷蓄積層４０３上には、例えば、微量のＳｉが添加されたランタン・アルミネート膜（ＬａＡｌＯ３（Ｓｉ））から構成される厚さ約２０ｎｍのブロック絶縁膜（第２絶縁膜）３０４が配置される。
ブロック絶縁膜５０４上には、例えば、タンタル・カーバイド（ＴａＣ）から構成される制御ゲート電極３０５が配置される。制御ゲート電極３０５上には、例えば、窒化タングステン（ＷＮ）から構成されるバリアメタル１０６が配置され、バリアメタル１０６上には、例えば、タングステン（Ｗ）から構成される低抵抗金属膜１０７が配置される。
ここで、トンネル絶縁膜としてのシリコン酸窒化膜の組成は、(SiO2)z(Si3N4)1-zにおいてｚ＝０．６とし、電荷蓄積層としての酸窒化ハフニウム・アルミネート膜の組成は、[Al]/[Hf]=０．２７２、[N]/[O]=２．０２とする。
これらの比率を元にして(20)-(25)式を用いて計算すれば、この膜の組成は、[(HfO2)x(Hf3N4)1-x]y[(Al2O3)x(AlN)1-x]1-yにおいて、ｘ＝０．４、ｙ＝０．７に対応する。また、ブロック絶縁膜としてのランタン・アルミネート膜 (Al2O3)z(La2O3)1-zの組成比は、z = 0.5とし、ここに、約２ atomic %のＳｉを添加する。
制御ゲート電極３０５、バリアメタル１０６及び低抵抗金属膜１０７については、上述の第１実施の形態で説明したような材料の変更が可能である。
また、図３５のメモリセルの製造方法については、基本的には、第１実施の形態（図２７〜図３１）のプロセスをそのまま適用できる。
電荷蓄積層の酸窒化ハフニウム・アルミネート膜は、例えば、ＨｆターゲットとＡｌターゲットとを使用し、かつ、酸素／窒素混合ガス内において反応性スパッタ法(reactive co-sputtering)により形成する。
酸窒化ハフニウム・アルミネート膜は、これ以外に、ＣＶＤ法、ＡＬＤ法などの方法により形成することも可能である。例えば、Hf[N(CH3)2]4とAl(CH3)3とH2Oとを用いるＡＬＤ法を採用すると共に、膜の形成過程の途中又は最後に、NH3ガス雰囲気内でのアニールを行うことでも形成可能である。この場合、NH3ガス内でのアニールの代わりに、プラズマ窒化を採用してもよい。
また、Ｓｉが添加されたブロック絶縁膜としてのランタン・アルミネート膜は、スパッタ法、ＣＶＤ法、ＡＬＤ法などの方法によって形成できる。例えば、Ｓｉの添加は、Ｌａ、Ａｌ、Ｓｉの反応性スパッタリング（co-sputtering）で形成できる。
本実施の形態の酸窒化ハフニウム・アルミネート膜に対する価電子帯バンドオフセットは、φv(HfAlON)=２．８０ｅＶとなり、シリコン酸窒化膜の組成z=0.6に対する価電子帯バンドオフセットは、φv(SiON)=２．９２ｅＶとなる。
両者の関係は、φv(SiON)>φv(HfAlON)であり、電荷蓄積層の価電子帯バンドオフセットは、トンネル絶縁膜のそれよりも十分に小さくなっている。このため、消去速度の向上と消去後のリテンション特性の向上とを同時に実現できる。
また、本実施の形態の酸窒化ハフニウム・アルミネート膜に対する酸素空孔欠陥のエネルギー準位は、０．９３ｅＶであり、電荷蓄積層のバンドギャップ内に位置している。このため、トラップ密度が十分に確保され、書き込み時に所望の閾値電圧シフトが得られると共に、書き込み後に良好なデータ保持特性が得られる。
(6) 第６実施の形態
図３６は、第６実施の形態に係わるメモリセルを示している。
このメモリセルが第４の実施の形態のメモリセルと異なる点は、電荷蓄積層５０３として酸窒化ハフニウム・シリケートを用いたことにある。また、ブロック絶縁膜１０４としては、アルミナ膜を使用する。
ｐ型シリコン基板１０１の表面部には、２つのソース・ドレイン拡散層１０８が互いに離間して配置される。ソース・ドレイン拡散層１０８の間のチャネル領域上には、例えば、酸窒化シリコン膜（ＳｉＯＮ）から構成される厚さ約４ｎｍのトンネル絶縁膜（第１絶縁膜）１０２が配置される。トンネル絶縁膜１０２上には、例えば、酸窒化ハフニウム・シリケート膜（ＨｆＳｉＯＮ）から構成される厚さ約６ｎｍの電荷蓄積層５０３が配置される。電荷蓄積層５０３上には、例えば、アルミナ膜（Ａｌ２Ｏ３）から構成される厚さ約１５ｎｍのブロック絶縁膜（第２絶縁膜）１０４が配置される。
ブロック絶縁膜１０４上には、例えば、窒化タンタル膜（ＴａＮ）から構成される制御ゲート電極１０５が配置される。制御ゲート電極１０５上には、例えば、窒化タングステン膜（ＷＮ）から構成されるバリアメタル１０６が配置され、バリアメタル１０６上には、例えば、タングステン膜（Ｗ）から構成される低抵抗金属膜１０７が配置される。
ここで、トンネル絶縁膜としてのシリコン酸窒化膜の組成は、(SiO2)z(Si3N4)1-zにおいてｚ＝０．８とし、電荷蓄積層としての酸窒化ハフニウム・シリケート膜の組成は、[Si]/[Hf]＝０．６６７、[N]/[O]=１．３３とする。
この比率は、(34),(35)式を用いて計算すれば、[(HfO2)x(Hf3N4)1-x]y[(SiO2)x(Si3N4)1-x]1-yにおいて、ｘ＝０．６、ｙ＝０．６に相当する。
制御ゲート電極１０５、バリアメタル１０６及び低抵抗金属膜１０７については、上述の第１実施の形態で説明したような材料の変更が可能である。
また、図３６のメモリセルの製造方法については、基本的には、第１実施の形態（図２７〜図３１）のプロセスをそのまま適用できる。
電荷蓄積層としての酸窒化ハフニウム・シリケート膜は、例えば、ＨｆターゲットとＳｉターゲットとを用いる酸素／窒素混合ガス内での反応性スパッタ法(reactive co-sputtering)により形成する。
酸窒化ハフニウム・シリケート膜は、ＣＶＤ法、ＡＬＤ法などの方法により形成することも可能である。例えば、Hf[N(CH3)2]4とSiH[(CH3)2]3とH2Oとを用いるＡＬＤ法を採用すると共に、膜の形成過程の途中又は最後に、NH3ガス雰囲気内でのアニールを行うことにより酸窒化ハフニウム・シリケート膜を形成してもよい。
Ｓｉを導入するためのプリカーサーは、SiH[(CH3)2]3の代わりに、Si2Cl6を用いてもよい。また、酸化剤としては、H2Oの代わりに、O3を用いてもよい。また、NH3ガスでのアニールの代わりに、プラズマ窒化を用いてもよい。
ブロック絶縁膜としてのアルミナ膜は、スパッタ法によって形成することができるが、ＣＶＤ法又はＡＬＤ法によって形成してもよい。ＡＬＤ法を採用する場合には、例えば、Al[(CH3) 3] 3と、H2O（又はO3）とを用いる。
本実施の形態の酸窒化ハフニウム・シリケート膜に対する価電子帯バンドオフセットは、φv(HfSiON)=２．７５ｅＶとなり、シリコン酸窒化膜の組成ｚ＝０．８に対する価電子帯バンドオフセットは、φv(SiON)=３．５４ｅＶとなる。
両者の関係は、φv(SiON)>φv(HfSiON)であり、電荷蓄積層の価電子帯バンドオフセットがトンネル絶縁膜のそれよりも小さくなっている。このため、消去速度の向上と消去後のリテンション特性の向上とを同時に実現できる。
また、本実施の形態の酸窒化ハフニウム・シリケート膜に対する酸素空孔欠陥のエネルギー準位は、１．４１ｅＶであり、電荷蓄積層のバンドギャップ内に位置している。このため、トラップ密度が十分に確保され、書き込み時に所望の閾値電圧シフトが得られると共に、書き込み後に良好なデータ保持特性が得られる。
(7) 第７実施の形態
図３７は、第７実施の形態に係わるメモリセルを示している。
このメモリセルが第６の実施の形態のメモリセルと異なる点は、電荷蓄積層５０３としての酸窒化ハフニウム・シリケート膜とブロック絶縁膜１０４としてのアルミナ膜との間に、極薄のハフニウム・シリケート膜を導入したことにある。
ハフニウム・シリケート膜は、界面トラップ層５０９として機能し、電荷捕獲の効率を高めることに貢献する。
ｐ型シリコン基板１０１の表面部には、２つのソース・ドレイン拡散層１０８が互いに離間して配置される。ソース・ドレイン拡散層１０８の間のチャネル領域上には、例えば、酸窒化シリコン膜（ＳｉＯＮ）から構成される厚さ約４．５ｎｍのトンネル絶縁膜（第１絶縁膜）１０２が配置される。トンネル絶縁膜１０２上には、例えば、酸窒化ハフニウム・シリケート膜（ＨｆＳｉＯＮ）から構成される厚さ約６ｎｍの電荷蓄積層５０３が配置される。
電荷蓄積層５０３上には、界面トラップ層５０９として機能する極薄のハフニウム・シリケート膜（ＨｆＳｉＯ）が配置される。界面トラップ層５０９の厚さは、例えば、約１ｎｍ又はそれ以下に設定される。界面トラップ層５０９上には、例えば、アルミナ膜（Ａｌ２Ｏ３）から構成される厚さ約１５ｎｍのブロック絶縁膜（第２絶縁膜）１０４が配置される。
ブロック絶縁膜１０４上には、例えば、窒化タンタル膜（ＴａＮ）から構成される制御ゲート電極１０５が配置される。制御ゲート電極１０５上には、例えば、窒化タングステン膜（ＷＮ）から構成されるバリアメタル１０６が配置され、バリアメタル１０６上には、例えば、タングステン膜（Ｗ）から構成される低抵抗金属膜１０７が配置される。
ここで、トンネル絶縁膜としてのシリコン酸窒化膜の組成は、(SiO2)z(Si3N4)1-zにおいてｚ＝０．７とし、電荷蓄積層としての酸窒化ハフニウム・シリケート膜の組成は、[Si]/[Hf]=１．００、[N]/[O]=２．００とする。
この比率は、(34),(35)式を用いて計算すれば、 [(HfO2)x(Hf3N4)1-x]y[(SiO2)x(Si3N4)1-x]1-yにおいて、ｘ＝０．５、ｙ＝０．５に対応する。
制御ゲート電極１０５、バリアメタル１０６及び低抵抗金属膜１０７については、上述の第１実施の形態で説明したような材料の変更が可能である。
また、図３７のメモリセルの製造方法については、基本的には、第１実施の形態（図２７〜図３１）のプロセスをそのまま適用できる。
電荷蓄積層としての酸窒化ハフニウム・シリケート膜は、例えば、ＨｆターゲットとＳｉターゲットとを用いる酸素／窒素混合ガス内での反応性スパッタ法(reactive co-sputtering)により形成する。
酸窒化ハフニウム・シリケート膜は、ＣＶＤ法、ＡＬＤ法などの方法により形成することも可能である。例えば、Hf[N(CH3)2]4とSiH[(CH3)2]3とH2Oとを用いるＡＬＤ法を採用すると共に、膜の形成過程の途中又は最後に、NH3ガス雰囲気内でのアニールを行うことにより酸窒化ハフニウム・シリケート膜を形成してもよい。
Ｓｉを導入するためのプリカーサーは、SiH[(CH3)2]3の代わりに、Si2Cl6を用いてもよい。また、酸化剤としては、H2Oの代わりに、O3を用いてもよい。また、NH3ガスでのアニールの代わりに、プラズマ窒化を用いてもよい。
電荷蓄積層５０３上の界面トラップ層５０９は、電荷蓄積層５０３を形成した後に短時間の酸化で形成される。シリコン窒化膜の上面を酸化することによる界面トラップ層の形成（例えば、非特許文献１５を参照）と同様に、この酸化工程は、H2Oを含む雰囲気内でパイロジェニック酸化することが好ましい。
ブロック絶縁膜としてのアルミナ膜は、スパッタ法によって形成することができるが、ＣＶＤ法又はＡＬＤ法によって形成してもよい。ＡＬＤ法を採用する場合には、例えば、Al[(CH3) 3] 3と、H2O（又はO3）とを用いる。
本実施の形態の酸窒化ハフニウム・シリケート膜に対する価電子帯バンドオフセットは、φv(HfSiON)=２．６１ｅＶとなり、シリコン酸窒化膜の組成ｚ＝０．７に対する価電子帯バンドオフセットは、φv(SiON)=３．２０ｅＶとなる。
両者の関係は、φv(SiON)>φv(HfSiON)であり、電荷蓄積層の価電子帯バンドオフセットがトンネル絶縁膜のそれよりも小さくなっている。このため、消去速度の向上と消去後のリテンション特性の向上とを同時に実現できる。
また、本実施の形態の酸窒化ハフニウム・シリケート膜に対する酸素空孔欠陥のエネルギー準位は、１．４３ｅＶであり、電荷蓄積層のバンドギャップ内に位置している。また、界面トラップ層のハフニウム・シリケート膜における欠陥のエネルギー準位は、それよりも深い。
このため、トラップ密度が十分に確保され、書き込み時に所望の閾値電圧シフトが得られると共に、書き込み後に良好なデータ保持特性が得られる。
５． 本発明の組成範囲内のセルと組成範囲外のセルとの消去特性の比較
次に、図５の模式図で説明した概念内容が、メモリセルの消去特性の違いとしてどのように現われるかについて具体的に示す。
本発明の組成範囲内に入る例としては、図３８に示すように、膜厚２ｎｍのＳｉＯＮトンネル絶縁膜１０２、膜厚５ｎｍのＨｆＯＮ電荷蓄積層１０３、膜厚１０ｎｍのＡｌ２Ｏ３ブロック絶縁膜１０４からなるＭＯＮＯＳ型メモリセルとする。
シリコン酸窒化膜 (SiO2)x(Si3N4)1-xの組成比は、x=0.8であり、電荷蓄積層: (HfO2) y(Hf3N4)1-yの組成比は、y=0.8である。
また、組成比x=0.8のSiON膜の価電子帯バンドオフセットは、3.54 eVであり、誘電率は、5.4である。組成比y=0.8のＨｆＯＮ膜の価電子帯バンドオフセットは、2.89eVであり、誘電率は、〜20である。Al2O3の誘電率は、１１である。
本発明の請求項の範囲に入らない例としては、図３９に示すように、膜厚２.６４ｎｍのＳｉＯＮトンネル絶縁膜１０２、膜厚５ｎｍのＨｆＯＮ電荷蓄積層１０３、膜厚１０ｎｍのＡｌ２Ｏ３ブロック絶縁膜１０３からなるＭＯＮＯＳ型メモリセルとする。
本発明の組成範囲内の試料と異なる点は、シリコン酸窒化膜の組成比と膜厚の２点である。シリコン酸窒化膜 (SiO2)x(Si3N4)1-xの組成比は、x=0.2である。この組成比のSiON膜の価電子帯バンドオフセットは、2.15 eVであり、誘電率は、7.13である。
尚、本発明の組成範囲内の例と本発明の組成範囲外の例とでは、ＳｉＯＮ膜の実膜厚が異なっているが、SiO2換算の電気膜厚(EOT)としては両者ともに等しく、1.44nmになっている。
これらの２つの試料の組成範囲の位置関係については、図４０に示すようになる。Ｐ１が図３８のメモリセルに相当し、Ｐ２が図３９のメモリセルに相当する。
図４１は、制御ゲート電圧Vg=−１６Ｖを印加したときの消去特性のシミュレーション結果を示している。
これらの２つの試料では、トンネル絶縁膜の電気伝導機構は、主として、ダイレクト・トンネル電流と考えられるので、図５に模式的に示したように、トンネル絶縁膜と電荷蓄積層の価電子帯バンドオフセットの関係が重要である。消去が終了する１ｍｓ付近の時間領域では、本発明の組成範囲内のメモリセルは、本発明の組成範囲外のメモリセルよりも格段に優れた消去特性を示している。
以上の具体例から分かるように、本発明の組成範囲を満たすようにトンネル絶縁膜と電荷蓄積層の組成の関係を調整すれば、ＭＯＮＯＳ型メモリセルとして優れた性能を発揮できる。本発明の組成範囲を満たすことは、メモリセルの微細化に重要である。なぜなら、微細化に伴ってトンネル絶縁膜が薄膜化するほど、ダイレクト・トンネル領域での電気伝導が顕著になり、価電子帯バンドオフセットの相互関係が重要になるからである。
６． 適用例
本発明の例は、電荷蓄積層が絶縁膜から構成されるメモリセルを有する不揮発性半導体メモリ、その中でも特に、ＮＡＮＤ型の素子構成をしたフラッシュメモリに有効である。
また、本発明の例は、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ型の不揮発性半導体メモリ、ＮＯＲ型とＮＡＮＤ型の良い点を融合した２トラ型フラッシュメモリ、さらには、１つのメモリセルが２つの選択トランジスタにより挟みこまれた構造を有する３トラＮＡＮＤ型などにも適用可能である。
７． その他
本発明の例は、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。
例えば、電荷蓄積層は、Ｈｆ系金属酸窒化物で構成されているが、Ｈｆと化学的性質のほぼ等しいＺｒ系金属酸窒化物においても、本発明の概念及び定量化に対する考え方は、Ｈｆ系金属酸化物と同様である。また、Ｈｆ系金属酸窒化物とＺｒ系酸窒化物の化合物又は混合物に対しても本発明の考え方は当てはまる。
また、本発明の例におけるトンネル絶縁膜及び電荷蓄積層は、必ずしも均一である必要はないし、単一膜である必要もない。膜厚方向に組成が不均一な場合や、複数の膜がスタックされたスタック構造の場合などの価電子帯バンドオフセットについては、トンネル絶縁膜と電荷蓄積層との界面におけるそれぞれの膜の組成から導出される価電子帯バンドオフセットの関係に対して本発明の考え方を適用すればよい。
電荷蓄積層のトラップ準位については、電荷蓄積層のうち窒素濃度が最も高い領域における組成に対して本発明の考え方を適用すればよい。
さらに、ブロック絶縁膜は、必ずしも均一である必要はないし、単一膜である必要もない。ブロック絶縁膜とトンネル絶縁膜の誘電率の関係については、ブロック絶縁膜の平均誘電率がトンネル絶縁膜の平均誘電率よりも大きければよい。
また、本発明の例に係わるスタックゲート構造は、必ずしもシリコン(Si)基板上に形成する必要はない。例えば、シリコン基板上に形成されたウェル領域上に本発明のスタックゲート構造を形成してもよい。また、シリコン基板の代わりに、SiGe基板、Ge基板、SiGeC基板などを用いてもよいし、これらの基板内のウェル領域上に本発明のスタックゲート構造を形成してもよい。
さらに、本発明の例では、絶縁膜上に薄膜半導体が形成されるSOI(silicon on insulator)基板、SGOI(silicon-germanium on insulator)基板、GOI(germanium on insulator)基板などを使用することもできるし、これらの基板内のウェル領域上に本発明のスタックゲート構造を形成してもよい。
また、本発明の例では、ｐ型シリコン基板（ウェル領域を含む）上のｎチャネルＭＯＮＯＳゲートスタック構造について述べたが、これを、ｎ型シリコン基板（ウェル領域を含む）上のｐチャネルＭＯＮＯＳゲートスタック構造に置き換えることも可能である。この場合、ソース又はドレイン拡散層の導電型は、ｐ型になる。
さらに、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
参考例としてのセル構造の例を示す断面図。 実効電界とトンネル電流との関係を示す説明図。 トンネル電流のシリコン酸窒化膜の組成に対する依存性を示す説明図。 シリコン酸窒化膜とhigh-k絶縁膜を接合したときのバンドプロファイルを示す説明図。 トンネル絶縁膜と電荷蓄積層のバンドプロファイルに起因する消去効率の違いを示す説明図。 シリコン酸窒化膜の価電子帯バンドオフセットの理論値と実験値を示す説明図。 電荷蓄積層にHfONを用いた場合の適切な組成範囲を示す図。 電荷蓄積層にHfAlONを用いた場合にトラップ準位がバンドギャップ内に存在するときの組成範囲を示す図。 電荷蓄積層にHfAlONを用いた場合の適切な組成範囲を示す図。 電荷蓄積層にHfAlONを用いた場合の適切な組成範囲を示す図。 電荷蓄積層にHfAlONを用いた場合の適切な組成範囲を示す図。 電荷蓄積層にHfAlONを用いた場合の適切な組成範囲を示す図。 電荷蓄積層にHfAlONを用いた場合の適切な組成範囲を示す図。 電荷蓄積層にHfAlONを用いた場合の適切な組成範囲を示す図。 電荷蓄積層にHfSiONを用いた場合にトラップ準位がバンドギャップ内に存在するときの組成範囲を示す図。 電荷蓄積層にHfSiONを用いた場合の適切な組成範囲を示す図。 電荷蓄積層にHfSiONを用いた場合の適切な組成範囲を示す図。 電荷蓄積層にHfSiONを用いた場合の適切な組成範囲を示す図。 電荷蓄積層にHfSiONを用いた場合の適切な組成範囲を示す図。 電荷蓄積層にHfSiONを用いた場合の適切な組成範囲を示す図。 電荷蓄積層にHfSiONを用いた場合の適切な組成範囲を示す図。 電荷蓄積層にHfSiONを用いた場合の適切な組成範囲を示す図。 電荷蓄積層にHfSiONを用いた場合の適切な組成範囲を示す図。 電荷蓄積層にHfSiONを用いた場合の適切な組成範囲を示す図。 第１実施の形態としてのセル構造を示す断面図。 第１実施の形態としてのセル構造を示す断面図。 第１実施の形態のセル構造の製造方法を示す断面図。 第１実施の形態のセル構造の製造方法を示す断面図。 第１実施の形態のセル構造の製造方法を示す断面図。 第１実施の形態のセル構造の製造方法を示す断面図。 第１実施の形態のセル構造の製造方法を示す断面図。 第２実施の形態としてのセル構造を示す断面図。 第３実施の形態としてのセル構造を示す断面図。 第４実施の形態としてのセル構造を示す断面図。 第５実施の形態としてのセル構造を示す断面図。 第６実施の形態としてのセル構造を示す断面図。 第７実施の形態としてのセル構造を示す断面図。 本発明の組成範囲内の例と組成範囲外の例とを比較する図。 本発明の組成範囲内の例と組成範囲外の例とを比較する図。 ２つの試料の組成比の関係を示す図。 ２つの試料の消去特性の差を示す図。
符号の説明
１０１： シリコン基板、 １０２： トンネル絶縁膜、 １０３： 電荷蓄積層、 １０４： ブロック絶縁膜、 １０５： 制御ゲート電極、 １０６： バリアメタル、 １０７： 低抵抗金属膜、１０８： ソース・ドレイン拡散層、 １１１，１１４： マスク材、 １１２ａ： スリット、 １１２ｂ： 素子分離トレンチ、 １１３： シリコン酸化膜（埋込酸化膜）、 ２０４： ブロック絶縁膜(ランタン・ハフニア)、 ３０４： ブロック絶縁膜（ランタン・アルミネート）、 ３０５： 制御ゲート電極（タンタル・カーバイド）、 ４０３： 電荷蓄積層（酸窒化ハフニア・アルミネート）、 ５０４： ブロック絶縁膜（シリコン添加のランタン・アルミネート）、 ５０９： 界面トラップ層（ハフニウム・シリケート）。

Claims (13)

  1. 半導体基板の表面部に離間して形成されたソース・ドレイン拡散層と、
    前記ソース・ドレイン拡散層の間のチャネル上に形成され、主たる構成元素がＳｉ，Ｏ，Ｎである第１絶縁膜と、
    前記第１絶縁膜上に形成され、主たる構成元素がＨｆ，Ｏ，Ｎである電荷蓄積層と、
    前記電荷蓄積層上に形成され、前記第1絶縁膜より高い誘電率を持つ第２絶縁膜と、
    前記第２絶縁膜上に形成された制御ゲート電極とを具備し、
    前記第１絶縁膜の組成と前記電荷蓄積層の組成との関係は、
    (A) 前記第１絶縁膜の価電子帯バンドオフセットが前記電荷蓄積層の価電子帯バンドオフセットよりも大きく、かつ、(B) 前記電荷蓄積層内の酸素空孔による電子のトラップエネルギー準位が前記電荷蓄積層のバンドギャップ内に存在する、
    ことを条件に決定されることを特徴とする不揮発性半導体メモリのメモリセル。
  2. 半導体基板の表面部に離間して形成されたソース・ドレイン拡散層と、
    前記ソース・ドレイン拡散層の間のチャネル上に形成され、主たる構成元素がＳｉ，Ｏ，Ｎである第１絶縁膜と、
    前記第１絶縁膜上に形成され、主たる構成元素がＨｆ，Ｏ，Ｎである電荷蓄積層と、
    前記電荷蓄積層上に形成され、前記第1絶縁膜より高い誘電率を持つ第２絶縁膜と、
    前記第２絶縁膜上に形成された制御ゲート電極とを具備し、
    前記第１絶縁膜の組成を(SiO2)ｘ(Si3N4)1-ｘ（但し、0 < x < 1）とし、前記電荷蓄積層の組成を(HfO2)y(Hf3N4)1-y（但し、0 < y < 1）とし、また、シリコン酸化膜、シリコン窒化膜、ハフニウム酸化膜、ハフニウム窒化膜の価電子帯バンドオフセットをそれぞれ
    φｖ(SiO2)、φｖ(Si3N4)、φｖ(HfO2)、φｖ(Hf3N4)と表した場合、
    Figure 2008244163
     という量を用いて、前記第１絶縁膜の組成ｘと前記電荷蓄積層の組成ｙの相互関係が
    Figure 2008244163
     を満たすことを特徴とし、かつ、
    ハフニウム酸化膜、ハフニウム窒化膜における酸素空孔によるエネルギー準位を、それぞれの伝導帯の端部を基準点としてバンドギャップ内の方向を正の向きとして評価したものをEt(HfO2), Et(Hf3N4)と表した場合に、前記電荷蓄積層の組成yが
    Figure 2008244163
     を満たすことを特徴とする不揮発性半導体メモリのメモリセル。
  3. 半導体基板の表面部に離間して形成されたソース・ドレイン拡散層と、
    前記ソース・ドレイン拡散層の間のチャネル上に形成され、主たる構成元素がＳｉ，Ｏ，Ｎである第１絶縁膜と、
    前記第１絶縁膜上に形成され、主たる構成元素がＨｆ，Ｏ，Ｎである電荷蓄積層と、
    前記電荷蓄積層上に形成され、前記第1絶縁膜より高い誘電率を持つ第２絶縁膜と、
    前記第２絶縁膜上に形成された制御ゲート電極とを具備し、
    前記第１絶縁膜の組成を(SiO2)ｘ(Si3N4)1-ｘ（但し、0 < x < 1）と表し、前記電荷蓄積層の組成を(HfO2)y(Hf3N4)1-y（但し、0 < y < 1）と表した場合、
    Figure 2008244163
     という量を用いて、前記第１絶縁膜の組成ｘと前記電荷蓄積層の組成ｙの相互関係が
    ｙ＜7(1-ｗ)/(7-4ｗ) [但し、0 < x < 1, 0 < y < 1]
    の範囲にあることを特徴とし、かつ、
    前記電荷蓄積層の組成yが
    ｙ＞0.32
    を満たす範囲にあることを特徴とする不揮発性半導体メモリのメモリセル。
  4. 前記第１絶縁膜の組成(SiO2)ｘ(Si3N4)1-ｘにおいて、ｘ ≦ 0.75であることを特徴とする請求項２又は３に記載の不揮発性半導体メモリのメモリセル。
  5. 前記第１絶縁膜の組成(SiO2)ｘ(Si3N4)1-ｘにおいて、ｘ ≧ 0.75であることを特徴とする請求項２又は３に記載の不揮発性半導体メモリのメモリセル。
  6. 半導体基板の表面部に離間して形成されたソース・ドレイン拡散層と、
    前記ソース・ドレイン拡散層の間のチャネル上に形成され、主たる構成元素がＳｉ，Ｏ，Ｎである第１絶縁膜と、
    前記第１絶縁膜上に形成され、主たる構成元素がＨｆ，Ａｌ，Ｏ，Ｎである電荷蓄積層と、
    前記電荷蓄積層上に形成され、前記第1絶縁膜より高い誘電率を持つ第２絶縁膜と、
    前記第２絶縁膜上に形成された制御ゲート電極とを具備し、
    前記第１絶縁膜の組成と前記電荷蓄積層の組成との関係は、
    (A) 前記第１絶縁膜の価電子帯バンドオフセットが前記電荷蓄積層の価電子帯バンドオフセットよりも大きく、かつ、(B) 前記電荷蓄積層内の酸素空孔による電子のトラップエネルギー準位が前記電荷蓄積層のバンドギャップ内に存在する、
    ことを条件に決定されることを特徴とする不揮発性半導体メモリのメモリセル。
  7. 半導体基板の表面部に離間して形成されたソース・ドレイン拡散層と、
    前記ソース・ドレイン拡散層の間のチャネル上に形成され、主たる構成元素がＳｉ，Ｏ，Ｎである第１絶縁膜と、
    前記第１絶縁膜上に形成され、主たる構成元素がＨｆ，Ａｌ，Ｏ，Ｎである電荷蓄積層と、
    前記電荷蓄積層上に形成され、前記第1絶縁膜より高い誘電率を持つ第２絶縁膜と、
    前記第２絶縁膜上に形成された制御ゲート電極とを具備し、
    前記電荷蓄積層のＡｌとＨｆの原子数比をRah = [Al]/[Hf]、また、前記電荷蓄積層のＮとＯの原子数比をRno = [N]/[O]と定義したときに、
    Figure 2008244163
     という係数から得られる前記電荷蓄積層のHf系絶縁膜材料としての組成指標
    Figure 2008244163
     及び前記電荷蓄積層の酸化度に関する組成指標
    Figure 2008244163
     に基づいて計算される前記電荷蓄積層の価電子帯バンドオフセットに関する指標
    Figure 2008244163
     と比較して、
    前記第１絶縁膜の組成を(SiO2)z(Si3N4)1-zと表した場合の前記第１絶縁膜の価電子帯バンドオフセットに関する指標
    Figure 2008244163
     のほうが大きくなるように前記電荷蓄積層の組成ｘ，ｙ及び前記第１絶縁膜の組成zの相互関係を構成し、かつ、
    前記電荷蓄積層の組成x, yから得られる前記電荷蓄積層内の酸素空孔欠陥のエネルギー準位
    Figure 2008244163
     がEt > 0 eVを満たすように、前記電荷蓄積層の組成ｘ，ｙを構成したことを特徴とする不揮発性半導体メモリのメモリセル。
  8. 前記第１絶縁膜の組成(SiO2)ｚ(Si3N4)1-ｚにおいて、ｚ ≦ 0.75であることを特徴とする請求項７に記載の不揮発性半導体メモリのメモリセル。
  9. 前記第１絶縁膜の組成(SiO2)ｚ(Si3N4)1-ｚにおいて、ｚ ≧ 0.75であることを特徴とする請求項７に記載の不揮発性半導体メモリのメモリセル。
  10. 半導体基板の表面部に離間して形成されたソース・ドレイン拡散層と、
    前記ソース・ドレイン拡散層の間のチャネル上に形成され、主たる構成元素がＳｉ，Ｏ，Ｎである第１絶縁膜と、
    前記第１絶縁膜上に形成され、主たる構成元素がＨｆ，Ｓｉ，Ｏ，Ｎである電荷蓄積層と、
    前記電荷蓄積層上に形成され、前記第１絶縁膜より高い誘電率を持つ第２絶縁膜と、
    前記第２絶縁膜上に形成された制御ゲート電極とを具備し、
    前記第１絶縁膜の組成と前記電荷蓄積層の組成との関係は、
    (A) 前記第１絶縁膜の価電子帯バンドオフセットが前記電荷蓄積層の価電子帯バンドオフセットよりも大きく、かつ、(B) 前記電荷蓄積層内の酸素空孔による電子のトラップエネルギー準位が前記電荷蓄積層のバンドギャップ内に存在する、
    ことを条件に決定されることを特徴とする不揮発性半導体メモリのメモリセル。
  11. 半導体基板の表面部に離間して形成されたソース・ドレイン拡散層と、
    前記ソース・ドレイン拡散層の間のチャネル上に形成され、主たる構成元素がＳｉ，Ｏ，Ｎである第１絶縁膜と、
    前記第１絶縁膜上に形成され、主たる構成元素がＨｆ，Ｓｉ，Ｏ，Ｎである電荷蓄積層と、
    前記電荷蓄積層上に形成され、前記第１絶縁膜より高い誘電率を持つ第２絶縁膜と、
    前記第２絶縁膜上に形成された制御ゲート電極とを具備し、
    前記電荷蓄積層のＳｉとＨｆの原子数比をRsh = [Si]/[Hf]と定義し、また、前記電荷蓄積層のＮとＯの原子数比をRno = [N]/[O]と定義したときに、
    前記電荷蓄積層の、Hf系絶縁膜材料としての組成指標：
    Figure 2008244163
     及び、前記電荷蓄積層の酸化度に関する組成指標：
    Figure 2008244163
     に基づいて計算される前記電荷蓄積層の価電子帯バンドオフセットに関する指標
    Figure 2008244163
     と比較して、前記第１絶縁膜の組成を(SiO2)z(Si3N4)1-zと表した場合の前記第１絶縁膜の価電子帯バンドオフセットに関する指標
    Figure 2008244163
     のほうが大きくなるように前記電荷蓄積層の組成ｘ，ｙ及び前記第１絶縁膜の組成zの相互関係を構成し、かつ、
    前記電荷蓄積層の組成指標x, yから得られる酸素空孔欠陥のエネルギー準位に関する指標
    Figure 2008244163
     がEt > 0 eVを満たすように電荷蓄積層の組成比ｘ，ｙを構成したことを特徴とする不揮発性半導体メモリのメモリセル。
  12. 前記第１絶縁膜の組成(SiO2)ｚ(Si3N4)1-ｚにおいて、ｚ ≦ 0.75であることを特徴とする請求項１１に記載の不揮発性半導体メモリのメモリセル。
  13. 前記第１絶縁膜の組成(SiO2)ｚ(Si3N4)1-ｚにおいて、ｚ ≧ 0.75であることを特徴とする請求項１１に記載の不揮発性半導体メモリのメモリセル。
JP2007082822A 2007-03-27 2007-03-27 不揮発性半導体メモリのメモリセル Expired - Fee Related JP4358252B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2007082822A JP4358252B2 (ja) 2007-03-27 2007-03-27 不揮発性半導体メモリのメモリセル
CN2008100028270A CN101276844B (zh) 2007-03-27 2008-01-09 非易失性半导体存储器的存储单元
US12/044,645 US7781824B2 (en) 2007-03-27 2008-03-07 Memory cell of nonvolatile semiconductor memory
KR1020080027726A KR100986852B1 (ko) 2007-03-27 2008-03-26 불휘발성 반도체 메모리의 메모리 셀

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007082822A JP4358252B2 (ja) 2007-03-27 2007-03-27 不揮発性半導体メモリのメモリセル

Publications (2)

Publication Number Publication Date
JP2008244163A true JP2008244163A (ja) 2008-10-09
JP4358252B2 JP4358252B2 (ja) 2009-11-04

Family

ID=39792712

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007082822A Expired - Fee Related JP4358252B2 (ja) 2007-03-27 2007-03-27 不揮発性半導体メモリのメモリセル

Country Status (4)

Country Link
US (1) US7781824B2 (ja)
JP (1) JP4358252B2 (ja)
KR (1) KR100986852B1 (ja)
CN (1) CN101276844B (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009200226A (ja) * 2008-02-21 2009-09-03 Toshiba Corp 半導体記憶素子
WO2010050291A1 (ja) * 2008-10-31 2010-05-06 キヤノンアネルバ株式会社 誘電体膜、誘電体膜の製造方法、半導体装置、および、記録媒体
WO2010050292A1 (ja) * 2008-10-31 2010-05-06 キヤノンアネルバ株式会社 誘電体膜ならびに半導体装置の製造方法、誘電体膜、および、記録媒体
WO2010090187A1 (ja) * 2009-02-06 2010-08-12 株式会社 東芝 不揮発性半導体記憶装置及びその製造方法
JP2011023097A (ja) * 2009-06-16 2011-02-03 Tokyo Electron Ltd チャージトラップ型メモリ装置における書き込み方法、消去方法及びチャージトラップ型メモリ装置
WO2012090483A1 (ja) * 2010-12-28 2012-07-05 キヤノンアネルバ株式会社 チャージトラップ型記憶装置及びその製造方法
EP2846348A1 (en) 2013-09-05 2015-03-11 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2020013850A (ja) * 2018-07-17 2020-01-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007041206B4 (de) 2007-08-31 2015-12-17 Advanced Micro Devices, Inc. Halbleiterbauelement und Verfahren zum selbstjustierten Entfernen eines high-k Gatedielektrikums über einem STI-Gebiet
JP4594973B2 (ja) 2007-09-26 2010-12-08 株式会社東芝 不揮発性半導体記憶装置
JP5269484B2 (ja) * 2008-05-29 2013-08-21 株式会社東芝 半導体記憶装置
KR20100027871A (ko) * 2008-09-03 2010-03-11 삼성전자주식회사 비휘발성 메모리 소자
JP5468227B2 (ja) * 2008-09-30 2014-04-09 株式会社東芝 半導体記憶素子、半導体記憶素子の製造方法
US8524617B2 (en) * 2009-02-27 2013-09-03 Canon Anelva Corporation Methods for manufacturing dielectric films
TWI426610B (zh) * 2009-07-22 2014-02-11 Nat Univ Tsing Hua 電荷儲存元件及其製造方法
US8169835B2 (en) * 2009-09-28 2012-05-01 Macronix International Co., Ltd. Charge trapping memory cell having bandgap engineered tunneling structure with oxynitride isolation layer
JP2011151366A (ja) * 2009-12-26 2011-08-04 Canon Anelva Corp 誘電体膜の製造方法
CN102130179B (zh) * 2010-01-20 2013-04-24 上海华虹Nec电子有限公司 Sonos器件
JP2013058592A (ja) 2011-09-08 2013-03-28 Toshiba Corp 不揮発性半導体記憶装置
CN103545182B (zh) * 2012-07-12 2017-03-29 中国科学院微电子研究所 一种低功函数金属栅形成方法
JP5646569B2 (ja) * 2012-09-26 2014-12-24 株式会社東芝 半導体装置
KR20150088813A (ko) * 2012-11-26 2015-08-03 피에스5 뤽스코 에스.에이.알.엘. 장치 및 그 제조 방법
JP2019054068A (ja) * 2017-09-13 2019-04-04 東芝メモリ株式会社 半導体記憶装置及びその製造方法
JP2019062170A (ja) * 2017-09-28 2019-04-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11489061B2 (en) * 2018-09-24 2022-11-01 Intel Corporation Integrated programmable gate radio frequency (RF) switch
SG11202102270QA (en) * 2018-09-27 2021-04-29 Hoya Corp Mask blank, transfer mask, and method of manufacturing semiconductor device
JP2022080348A (ja) * 2020-11-18 2022-05-30 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7566929B2 (en) * 2002-07-05 2009-07-28 Samsung Electronics Co., Ltd. Nonvolatile memory devices having floating gate electrodes with nitrogen-doped layers on portions thereof
JP3987418B2 (ja) 2002-11-15 2007-10-10 株式会社東芝 半導体記憶装置
EP1487013A3 (en) 2003-06-10 2006-07-19 Samsung Electronics Co., Ltd. SONOS memory device and method of manufacturing the same
KR100594266B1 (ko) * 2004-03-17 2006-06-30 삼성전자주식회사 소노스 타입 메모리 소자
KR100597642B1 (ko) 2004-07-30 2006-07-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
CN100508167C (zh) 2004-11-30 2009-07-01 富士通微电子株式会社 半导体存储器件及其制造方法
US7612403B2 (en) * 2005-05-17 2009-11-03 Micron Technology, Inc. Low power non-volatile memory and gate stack
KR100690911B1 (ko) 2005-07-18 2007-03-09 삼성전자주식회사 2비트 메모리 셀을 포함하는 비휘발성 반도체 집적 회로장치 및 그 제조 방법

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009200226A (ja) * 2008-02-21 2009-09-03 Toshiba Corp 半導体記憶素子
US8053311B2 (en) 2008-10-31 2011-11-08 Canon Anelva Corporation Dielectric film and semiconductor device using dielectric film including hafnium, aluminum or silicon, nitrogen, and oxygen
WO2010050291A1 (ja) * 2008-10-31 2010-05-06 キヤノンアネルバ株式会社 誘電体膜、誘電体膜の製造方法、半導体装置、および、記録媒体
WO2010050292A1 (ja) * 2008-10-31 2010-05-06 キヤノンアネルバ株式会社 誘電体膜ならびに半導体装置の製造方法、誘電体膜、および、記録媒体
JP4465413B1 (ja) * 2008-10-31 2010-05-19 キヤノンアネルバ株式会社 誘電体膜、誘電体膜の製造方法、半導体装置、および、記録媒体
JP4494525B1 (ja) * 2008-10-31 2010-06-30 キヤノンアネルバ株式会社 誘電体膜の製造方法、半導体装置の製造方法、誘電体膜、およびコンピュータ読み取り可能な記録媒体
US8178934B2 (en) 2008-10-31 2012-05-15 Canon Anelva Corporation Dielectric film with hafnium aluminum oxynitride film
US7867847B2 (en) 2008-10-31 2011-01-11 Canon Anelva Corporation Method of manufacturing dielectric film that has hafnium-containing and aluminum-containing oxynitride
KR101126650B1 (ko) * 2008-10-31 2012-03-26 캐논 아네르바 가부시키가이샤 유전체막의 제조 방법
US8030694B2 (en) 2008-10-31 2011-10-04 Canon Anelva Corporation Dielectric film and semiconductor device using dielectric film including hafnium, aluminum or silicon, nitrogen, and oxygen
WO2010090187A1 (ja) * 2009-02-06 2010-08-12 株式会社 東芝 不揮発性半導体記憶装置及びその製造方法
JP2010182963A (ja) * 2009-02-06 2010-08-19 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8482053B2 (en) 2009-02-06 2013-07-09 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with high-K insulating film
JP2011023097A (ja) * 2009-06-16 2011-02-03 Tokyo Electron Ltd チャージトラップ型メモリ装置における書き込み方法、消去方法及びチャージトラップ型メモリ装置
WO2012090483A1 (ja) * 2010-12-28 2012-07-05 キヤノンアネルバ株式会社 チャージトラップ型記憶装置及びその製造方法
JP5463423B2 (ja) * 2010-12-28 2014-04-09 キヤノンアネルバ株式会社 チャージトラップ型記憶装置及びその製造方法
EP2846348A1 (en) 2013-09-05 2015-03-11 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2015053474A (ja) * 2013-09-05 2015-03-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9685565B2 (en) 2013-09-05 2017-06-20 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2020013850A (ja) * 2018-07-17 2020-01-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7089967B2 (ja) 2018-07-17 2022-06-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN101276844A (zh) 2008-10-01
CN101276844B (zh) 2010-06-16
KR20080087726A (ko) 2008-10-01
US20080237688A1 (en) 2008-10-02
US7781824B2 (en) 2010-08-24
KR100986852B1 (ko) 2010-10-08
JP4358252B2 (ja) 2009-11-04

Similar Documents

Publication Publication Date Title
JP4358252B2 (ja) 不揮発性半導体メモリのメモリセル
US9590117B2 (en) Nonvolatile semiconductor memory device
US7560767B2 (en) Nonvolatile semiconductor memory device
US7968933B2 (en) Nonvolatile semiconductor memory device
US8482053B2 (en) Nonvolatile semiconductor memory device with high-K insulating film
JP2007250779A (ja) 不揮発性半導体記憶装置
JP5150606B2 (ja) 不揮発性半導体記憶装置
US8330207B2 (en) Flash memory device including multilayer tunnel insulator and method of fabricating the same

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090410

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090421

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090622

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090714

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090805

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120814

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120814

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120814

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130814

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees