JP2011071240A - 半導体記憶装置、及びその製造方法 - Google Patents

半導体記憶装置、及びその製造方法 Download PDF

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Abstract

【課題】動作信頼性を向上させる半導体記憶装置、及びその製造方法を提供すること。
【解決手段】活性領域ＡＡ上に形成された第１絶縁膜１６と、前記第１絶縁膜１６上に複数配置された微小結晶体の電荷蓄積部１７と、前記電荷蓄積部１７を覆うように、前記第１絶縁膜１６上に形成された第２絶縁膜１８と、前記第２絶縁膜１８上に形成された制御ゲート１９とを具備し、前記第１絶縁膜１６のゲート幅方向の端部における前記電荷蓄積部１７の密度は、ゲート幅方向の中心部における密度よりも大きい。
【選択図】図３

Description

本発明は、半導体記憶装置、及びその製造方法に関する。
ＭＯＮＯＳ型のメモリセルトランジスタは、活性領域上にゲート絶縁膜を介して順次形成された電荷を蓄積させる電荷蓄積層、電荷蓄積層に蓄積された電荷の流出を防止するブロック層、及び制御ゲートが形成される。このＭＯＮＯＳ型のメモリセルトランジスタにおける上記電荷蓄積層を、例えば金属などで形成されたＤｏｔ型電荷蓄積部としたメモリセルトランジスタが知られている（特許文献１参照）。そして、このＤｏｔ型電荷蓄積部は、ゲート酸化膜上に均一に配置されるよう形成される。
しかし、例えばデータの書き込み時などの際、制御ゲートに電界を印加すると、活性領域の両端において制御ゲートからの電界が集中しやすくなるといった問題があった。このため、低い電圧が制御ゲートに印加された場合であっても、活性領域両端では、リーク電流が流れてしまっていた。
特開２００６−１２０６６３号公報
本発明は、動作信頼性を向上させる半導体記憶装置、及びその製造方法を提供しようとするものである。
この発明の一態様に係る半導体記憶装置は、活性領域上に形成された第１絶縁膜と、前記第１絶縁膜上に複数配置された微小結晶体の電荷蓄積部と、前記電荷蓄積部を覆うように、前記第１絶縁膜上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された制御ゲートとを具備し、前記第１絶縁膜のゲート幅方向の端部における前記電荷蓄積部の密度は、ゲート幅方向の中心部における密度よりも大きい。
また、この発明の一態様に係る半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に複数の微小結晶体を一定の密度で配置する工程と、前記ゲート絶縁膜上であって、活性領域の形成予定領域におけるゲート幅方向の中央部に配置された前記微小結晶体のみを除去する工程と、前記ゲート絶縁膜上に前記微小結晶体を再度一定の密度で配置する工程と、複数の前記微小結晶体を被覆するように前記ゲート絶縁膜上に絶縁膜及び導電膜を順次形成する工程と、前記導電膜、前記絶縁膜、及びゲート絶縁膜をパターニングすることで活性領域を形成しつつ、素子分離絶縁膜を埋め込むことで素子分離領域を形成する工程と、前記素子分離絶縁膜及び導電膜上にゲート電極層を形成した後、該ゲート電極層、前記導電層、前記絶縁膜、及び前記ゲート絶縁膜をパターニングし、ゲート電極を形成する工程とを具備する。
本発明によれば、動作信頼性を向上させる半導体記憶装置、及びその製造方法を提供できる。
この発明の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図。 この発明の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの平面図。 この発明の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイのＢ−Ｂ線方向に沿った断面図。 この発明の実施形態に係る活性領域上に形成されたＤｏｔ型電荷蓄積部の斜視図。 この発明の実施形態に係る活性領域上に形成されたＤｏｔ型電荷蓄積部の分布図。 この発明の実施形態に係る半導体記憶装置の第１製造工程を示す断面図。 この発明の実施形態に係る半導体記憶装置の第２製造工程を示す断面図。 この発明の実施形態に係る半導体記憶装置の第３製造工程を示す断面図。 この発明の実施形態に係る半導体記憶装置の第４製造工程を示す断面図。 この発明の実施形態に係る半導体記憶装置の第５製造工程を示す断面図。 この発明の実施形態に係る半導体記憶装置の第６製造工程を示す断面図である。 この発明の実施形態に係る半導体記憶装置の第７製造工程を示す断面図。 この発明の実施形態に係るメモリセルトランジスタの電流−電圧特性を示すグラフ。 この発明の実施形態に係る半導体記憶装置における電界分布を示した図。 この発明の実施形態に係るメモリセルトランジスタの電流−電圧特性を示すグラフ。
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
＜全体構成例＞
図示するようにＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、電圧発生回路２、及びロウデコーダ３を備えている。まずメモリセルアレイ１について説明する。
＜メモリセルアレイ１＞
図示するようにメモリセルアレイ１は、複数のブロックＢＬＫを備える。それぞれのブロックＢＬＫは不揮発性のメモリセルが直列接続された複数のＮＡＮＤセル４を備えている。ＮＡＮＤセル４の各々は、例えば１６個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して、例えばメタル材またはシリコンで形成されたＤｏｔ型の電荷蓄積部（以下、Ｄｏｔ電荷蓄積部と呼ぶ）と、電荷蓄積部を被覆するように形成された絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲート電極とを有するＭＯＮＯＳ構造である。なお、メモリセルトランジスタＭＴの個数は１６個に限られず、８個や３２個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ１５のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ１５を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬ（ｎ＋１）（ｎは自然数）に共通接続される。以下、ビット線ＢＬ０〜ＢＬ（ｎ＋１）についても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセル４を選択出来るのであればいずれか一方のみが設けられていても良い。
図１では、１行のＮＡＮＤセル４のみを図示している。しかし、メモリセルアレイ１内には複数行のＮＡＮＤセル４が設けられても良い。この場合、同一列にあるＮＡＮＤセル４は同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のＮＡＮＤセル４は一括してデータが消去され、この単位をメモリブロックと呼ぶ。
＜電圧発生回路２＞
電圧発生回路２は電圧を発生し、発生した所定の電圧をロウデコーダ３に供給する。電圧発生回路２が発生させる電圧は、例えば電荷蓄積部に電荷を注入させることによって、メモリセルトランジスタＭＴの閾値レベルを変化させる程度の値を有するものである。
＜ロウデコーダ３＞
ロウデコーダ３は、メモリセルアレイ１のロウ方向を選択する。すなわち、ワード線ＷＬを選択して、選択したワード線ＷＬに対して、電圧発生回路２が生成した電圧を印加する。
＜メモリセルアレイ１の平面図＞
次に図２を用いて上記構成のメモリセルアレイ１の平面図について説明する。図２はメモリセルアレイ１の平面図である。
図２に示すように、ｐ型半導体基板１０中には第１方向に沿ったストライプ形状の活性領域ＡＡが、第１方向に直交する第２方向に沿って複数設けられている。隣接する活性領域ＡＡ間には素子分離領域１５が形成され、この素子分離領域１５によって活性領域ＡＡは電気的に分離されている。ｐ型半導体基板１０上には、複数の活性領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳが形成されている。ワード線ＷＬと活性領域ＡＡとが交差する領域には、後述するＤｏｔ型電荷蓄積部１７が設けられている。そして、ワード線ＷＬと活性領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ、ＳＧＳと活性領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。第１方向で隣接するワード線ＷＬ間、セレクトゲート線間、及びワード線ＷＬとセレクトゲート線との間の活性領域ＡＡには、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。
第１方向で隣接するセレクトゲート線ＳＧＤ間の活性領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、第１方向に沿って設けられたストライプ形状のビット線ＢＬ（図示せず）に接続される。また第１方向で隣接するセレクトゲート線ＳＧＳ間の活性領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そしてこのソース領域上には、コンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は図示せぬソース線ＳＬに接続される。
＜断面構成例＞
次に図３を用いて上記構成のメモリセルアレイ１の断面構成について説明する。図３は図２においてＢ−Ｂ線に沿ったＮＡＮＤセル４の断面図を示している。以下、図２のＢ−Ｂ線に沿った方向をゲート幅方向またはＡＡ幅方向、Ｂ−Ｂ線に垂直な方向をゲート長さ方向またはＡＡ長さ方向ということがある。
図３に示すように、ｐ型半導体基板１０の表面領域内にｎ型ウェル領域１１、更にｎ型ウェル領域１１上にｐ型ウェル領域１２が形成されている。また、ｐ型ウェル領域１２中には第２方向に沿って、溝１３が複数形成されている。溝１３内には例えばシリコン酸化膜を用いて形成された絶縁膜１４が埋め込まれている。この溝１３と絶縁膜１４とによって、素子分離領域１５が形成されている。また、隣接する素子分離領域１５間の領域が、活性領域ＡＡとなる。また、隣接する活性領域ＡＡは素子分離領域１５によって分離されている。活性領域ＡＡ上に、ゲート酸化膜として機能する、例えばシリコン酸化膜からなるゲート酸化膜１６が形成され、ゲート酸化膜１６上にメモリセルトランジスタＭＴのゲート電極が形成されている。メモリセルトランジスタＭＴにおけるゲート酸化膜１６は、電子がトンネルするトンネル膜として機能する。
メモリセルトランジスタＭＴのゲート電極は、Ｄｏｔ型電荷蓄積部１７を備えたＭＯＮＯＳ構造を有する。すなわち、ゲート絶縁膜１６上一面に、例えばＣＶＤを用いて形成された、直径約１〜３ｎｍ程度のメタル材またはシリコンが形成される。すなわちメタル材またはシリコンの微小結晶体が、ゲート絶縁膜１６上一面に、各々の該微小結晶体形成が互いに積層されることなく形成される。更にこれら複数形成されたＤｏｔ型電荷蓄積部１７を被覆するように絶縁膜１８が形成され、該絶縁膜１８上に多結晶シリコン層１９が形成されている。そして絶縁膜１４の上面と多結晶シリコン層１９の上面とが一致している。Ｄｏｔ型電荷蓄積部１７は、活性領域ＡＡに誘起し、ゲート絶縁膜１６をトンネルした電子を蓄積する機能を有する。これら複数のＤｏｔ型電荷蓄積部１７の数は、ゲート酸化膜１６の両端（図中ａ及び図中ｂ。ここでａ及びｂはそれぞれ、絶縁膜１８が素子分離領域１５と接する界面である）に向かうほど多くなるよう配置される。換言すれば、ゲート絶縁膜１６のゲート幅方向の端部におけるＤｏｔ電荷蓄積部１７の数は、ゲート絶縁膜１６の中心よりも多く配置される。具体的には、ゲート絶縁膜１６の端部の領域に配置されるＤｏｔ型電荷蓄積部１７の密度は、少なくとも該ゲート絶縁膜１６の中心部分の領域に配置されるＤｏｔ型電荷蓄積部１７の密度よりも大きい。そして、これらＤｏｔ型電荷蓄積部１７は、互いにある一定の距離を保って形成される。すなわち、端部に向かうほど密度が大きくなることから、Ｄｏｔ型電荷蓄積部１７の数が大きくなることが分かる。上記Ｄｏｔ電荷蓄積部１７の分布については、一例として図２のＢ−Ｂ線（第２方向）に沿った断面について説明したが、図２においてメモリセルトランジスタＭＴのチャネルが形成される領域であれば、いずれの第２方向に沿った断面であっても上記Ｄｏｔ電荷蓄積部１７の分布が成立する。換言すれば、第２方向に沿った断面におけるＤｏｔ型電荷蓄積部１７の分布は、チャネル領域を除き、第１方向に連続的に成立する。
上記素子分離領域１５と多結晶シリコン層１９との上に多結晶シリコン層２６が形成されている。この多結晶シリコン層２６の底面と素子分離領域１５及び多結晶シリコン層１９の上面とが、同一面とされる。絶縁膜１８は、Ｄｏｔ型電荷蓄積部１７に電荷を閉じ込めるためのブロック層として機能する。また、多結晶シリコン層１９および２６は、制御ゲート（ワード線）として機能する。以下、メモリセルトランジスタＭＴにおける絶縁膜１８、及び多結晶シリコン層１９、２６をそれぞれブロック層１８、及び制御ゲート２６と呼ぶことがある。なお、多結晶シリコン層２６はワード線低抵抗化のため、上部または全てがシリサイド化されていても良い。また、ブロック層１８はメモリセルトランジスタＭＴごとに分離され、制御ゲート２６はワード線方向で隣接するメモリセルトランジスタＭＴ間で共通接続されている。すなわち、各メモリセルトランジスタＭＴの制御ゲート２６は、ワード線方向に沿った方向において、隣接する素子分離領域１５を跨いで、隣接活性領域ＡＡ間で共通接続されている。
またゲート電極間に位置するｐ型半導体基板１０表面内には、ｎ＋型不純物拡散層（図示せぬ）が形成されている。ｎ＋型不純物拡散層は、隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域（ゲート電極直下の領域）は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、ｎ＋型不純物拡散層及びチャネル領域によって、メモリセルトランジスタＭＴが形成されている。
更にｐ型半導体基板１０上には、上記メモリセルトランジスタＭＴを被覆するようにして、層間絶縁膜２０が形成されている。層間絶縁膜２０上には、例えばＳｉＯ２を材料に用いて層間絶縁膜２１が形成されている。層間絶縁膜２１上には絶縁膜２２が形成されている。絶縁膜２２は、層間絶縁膜２１よりも誘電率の高い材料、例えばＳｉＮを材料に用いて形成される。絶縁膜２２上には金属配線層２３が形成されている。金属配線層２３はビット線ＢＬとして機能する。そして、絶縁膜２２上であって、隣接するビット線ＢＬ間の領域を埋め込むように層間絶縁膜２４が形成されている。層間絶縁膜２４は絶縁膜２１よりも誘電率の低い材料、例えばＳｉＯ２を材料に用いて形成されている。そして、金属配線層２３、及び層間絶縁膜２４上に絶縁膜２５が形成されている。なお、上記説明ではメモリセルトランジスタＭＴについて触れたが、ＮＡＮＤセル４における選択トランジスタＳＴは、上記メモリセルトランジスタＭＴにおいてＤｏｔ型電荷蓄積部１７を排した構造をとる。すなわち、活性領域ＡＡ上にゲート絶縁膜１６を介し、絶縁膜１８、多結晶シリコン層１９、２６が順に形成された構成をとる。
＜メモリセルアレイ１の斜視図＞
次に図４に、上記説明したメモリセルトランジスタＭＴが形成される活性領域ＡＡの斜視図を示す。図４は、特にＤｏｔ型電荷蓄積部１７の分布について示したものであり、説明の簡単化のため、ゲート絶縁膜１６、ブロック層１８、制御ゲート１９を省略している。
図示するように、素子分離領域１５により電気的に分離された活性領域ＡＡ上に形成されたゲート絶縁膜１６の上に、例えばメタル材またはシリコンで形成されたＤｏｔ型電荷蓄積部１７が分布している。上記図３で説明したように、ゲート絶縁膜１６上で活性領域ＡＡの幅方向の端部に向かうほど多くのＤｏｔ型電荷蓄積部１７が分布する。この分布を示したグラフを図５(ａ)〜図５(ｄ)に示す。図５(ａ)〜図５(ｄ)はそれぞれゲート絶縁膜１６上に形成されるＤｏｔ型電荷蓄積部１７の密度の分布を示したものである。縦軸にＤｏｔ型電荷蓄積部１７の密度をとり、横軸に活性領域ＡＡの位置を取る。すなわち、横軸における位置ａと位置ｂとはそれぞれ、図３で示した絶縁膜１８と素子分離領域１５とが接する界面に相当する。
図示するようにＤｏｔ型電荷蓄積部１７は活性領域ＡＡの幅方向の中央部に比して、その幅方向の端部における密度が大きいことが分かる。また図５（ａ）、（ｂ）、（ｄ）において、素子分離領域１５に接する箇所でＤｏｔ型電荷蓄積部１７の密度が一番大きい。そして、図５（ａ）〜図５（ｄ）ではゲート幅方向において、ゲート絶縁膜１６の中央部におけるＤｏｔ型電荷蓄積部１７の密度が最小となる。つまり、図５（ａ）〜図５（ｄ）に示すように素子分離領域１５の付近、またはそれに隣接する領域でＤｏｔ型電荷蓄積部１７の密度が大きくなればよい。
また、上記でゲート絶縁膜１６のゲート幅方向の中央部に配置されるＤｏｔ型電荷蓄積部１７の密度に対し、その端部の密度はその値よりも大きい値と説明したが、これら図５（ａ）〜図５（ｄ）の分布いずれであっても、少なくとも、端部の密度が中央部の密度よりも大きい比率であればどの分布でＤｏｔ型電荷蓄積部１７が形成されていてもよい。
＜製造方法＞
次に上記説明したメモリセルトランジスタＭＴと選択トランジスタＳＴの製造方法について図６乃至図１２を用いて説明する。なお、図６乃至図１２の各々は、メモリセルトランジスタＭＴの形成予定領域であって図２のＢ−Ｂ方向に沿った断面図と、選択トランジスタＳＴの形成予定領域であって図２のＢ’−Ｂ’方向に沿った断面図とそれぞれを示す。
まず、図６に示すようにｐ型半導体基板１０におけるメモリセルトランジスタＭＴ及び選択トランジスタＳＴの形成予定領域の表面内に、例えばリンイオンを所定のエネルギー、すなわち所定の加速電圧で打ち込むことでｎ型ウェル領域１１を形成し、更にｎ型ウェル領域１１の表面内に、例えばボロンイオンを所定の加速電圧で打ち込むことでｐ型ウェル領域１２を形成する。その後、ｐ型半導体基板１０表面上に例えばＳｉＯ２を材料に用いたゲート絶縁膜１６を形成する。その後、ゲート絶縁膜１６上に、例えばＣＶＤを用いて、Ｄｏｔ型電荷蓄積部１７として機能する、直径約１〜３ｎｍのメタル材またはシリコン微結晶を、互いの間隔を均一に保った状態で形成する。
次に、図７に示すようにメモリセルトランジスタＭＴの形成予定領域であって、該活性領域ＡＡにおけるＡＡ幅方向（活性領域ＡＡの幅方向）の中心部Ａ３と選択トランジスタＳＴの形成予定領域とが開口されるようにフォトレジスト膜３０を成膜させる。すなわち、メモリセルトランジスタＭＴの形成予定領域の活性領域ＡＡにおけるＡＡ幅方向の端部（領域Ａ２及び領域Ａ４とする）と素子分離領域（領域Ａ１及び領域Ａ５とする）とをそれぞれフォトレジスト膜３０で被膜させる。
なお、図７から図１１において、活性領域ＡＡにおけるＡＡ幅方向の中心部Ａ３とは、ｐ型半導体基板１０の表面（ｐ−ｗｅｌｌ１２とゲート絶縁膜１６との界面）における活性領域ＡＡのＡＡ幅方向の中心部のことであり、活性領域ＡＡにおけるＡＡ幅方向の端部（領域Ａ２およびＡ４）とは、ｐ型半導体基板１０の表面における活性領域ＡＡのＡＡ幅方向の端で素子分離領域１５との界面近傍の領域のことであり、素子分離領域（領域Ａ１およびＡ５）とは、ｐ型半導体基板１０の表面と同じ高さにおける素子分離領域のことである。
その後、図８に示すようにメモリセルトランジスタＭＴの形成予定領域における領域Ａ３及び選択トランジスタＳＴの形成予定領域上に形成されたＤｏｔ型電荷蓄積部１７を、例えばウェットエッチング等で除去する。
その後、図９に示すように、領域Ａ１、Ａ２、Ａ４及びＡ５におけるフォトレジスト膜３０を除去した後、再度、例えばＣＶＤなどを用いてＤｏｔ型電荷蓄積部１７をゲート絶縁膜１６上に形成する。このとき、Ｄｏｔ型電荷蓄積部１７は、上記図６で説明した場合と同じ条件で形成される。つまり、互いの間隔を均一に保った状態で形成される。換言すれば図６でＤｏｔ型電荷蓄積部１７の形成について説明したが、それと同様の密度でＤｏｔ型電荷蓄積部１７はゲート絶縁膜１６上に形成される。これによって、領域Ａ１、Ａ２、Ａ４、及びＡ５におけるＤｏｔ型電荷蓄積部１７の数が多くなる。すなわち、領域Ａ３に形成されるＤｏｔ型電荷蓄積部１７の数よりも領域Ａ１、Ａ２、Ａ４、及びＡ５に形成されるＤｏｔ型電荷蓄積部１７の数の方が多くなる。前述したが、具体的には、領域Ａ１、Ａ２、Ａ４、及びＡ５に配置されるＤｏｔ型電荷蓄積部１７の密度は、少なくとも該領域Ａ３に配置されるＤｏｔ型電荷蓄積部１７の密度よりも大きい。
次に図１０に示すように、メモリセルトランジスタＭＴの形成予定領域に、Ｄｏｔ型電荷蓄積部１７を被膜するようにフォトレジスト膜を成膜し、選択トランジスタＳＴの形成予定領域におけるＤｏｔ型電荷蓄積部１７を、例えばウェットエッチング等で除去する。そして、その後、メモリセルトランジスタＭＴの形成予定領域のフォトレジスト膜を除去する。
そして、図１１に示すように、ゲート絶縁膜１６全面に絶縁膜１８を形成させ、その絶縁膜１８上に多結晶シリコン層１９を形成させる。更に、選択トランジスタＳＴ及びメモリセルトランジスタＭＴの形成予定領域における多結晶シリコン層１９上であって、活性領域ＡＡが形成される領域、すなわち領域Ａ２、Ａ３、及びＡ４にフォトレジスト膜３１を形成する。すなわち、フォトレジスト膜３１が形成されない領域は、素子分離領域１５が形成される領域となる。
更に、図１２に示すようにフォトレジスト膜３１が形成されていない領域において上から多結晶シリコン層１９、絶縁膜１８、ｐ型半導体基板１０をパターニングし、フォトレジスト膜３１を除去する。その後、溝１３に絶縁膜１４を埋設させた後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程で絶縁膜１４を平坦化することで、図示するようなＳＴＩ構造を得る。その後、多結晶シリコン層２６を堆積し、ゲート電極をパターニングする。これにより、ｐ型半導体基板１０の表面であって、不純物拡散層の形成予定領域が露出する。その後ゲート電極をマスクとして活性領域ＡＡ表面に不純物拡散層（図示せぬ）を形成することでメモリセルトランジスタＭＴ及び選択トランジスタが形成される。その後、周知の手法で多結晶シリコン層２６上に絶縁膜２０、２１、２２等を形成することで、図３に示す構造を得る。
＜効果＞
本実施形態に係る半導体記憶装置及びその製造方法であると（１）及び（２）の効果を奏することができる。
（１）動作信頼性を向上させることが出来る（その１）。
本実施形態に係る半導体記憶装置及びその製造方法であると、ゲート絶縁膜１６上に形成されたＤｏｔ型電荷蓄積部１７がある一定の分布を以って形成されている。この分布から得られる効果を従来のＤｏｔ型電荷蓄積部を備えた半導体記憶装置と比較して説明する。なお、従来の半導体記憶装置においても、同じ名称には同一の符号を用いる。
従来では、Ｄｏｔ型電荷蓄積部１７はゲート絶縁膜１６上に均一に配置するような構造を採用していた。しかし、例えばデータの書き込み時において制御ゲート１９に所定の電圧が印加される。すると、制御ゲート１９からは印加された電圧に応じた電界が活性領域ＡＡに向かって放射される。このとき電界は、活性領域ＡＡの中央部に対し、活性領域ＡＡの端部の方が集中しやすい分布をとる。すなわち、Ｄｏｔ型電荷蓄積部１７が均一に形成されていると、活性領域ＡＡの中央部に比して端部に形成されたＤｏｔ型電荷蓄積部１７で電界が終端しきれなくなり、その結果、活性領域ＡＡの端部に電界が掛かってしまう。つまり、中央部よりも早く、低い電圧で活性領域ＡＡの端部でチャネルが形成されてしまう（これを問題１とする）。
更に以下のような問題もある（これを問題２とする）。活性領域ＡＡを電気的に分離する素子分離領域１５には、メモリセルトランジスタＭＴが形成される製造過程で、例えばＣ（炭素）またはＮ（窒素）などが含まれることがよくある。以下これらを固定電荷（アクセプタ）と呼ぶ。これらＣやＮなどの固定電荷はプラスの電荷を帯び、イオンとして働く。また、これらＣやＮは素子分離領域１５と活性領域ＡＡとの界面に集まりやすい特性を持つ。すると、その固定電荷はプラスに帯びていることから、上記問題１で発生した活性領域ＡＡにおけるチャネルに対して電界が集中する。すなわち、制御ゲート１９からの電界と固定電荷からの電界が活性領域ＡＡの端部へと集中することになる。
上記問題１、２は、上記リーク電流を引き起こしやすくする。この様子を図１３に示す。図１３は、例えばデータの書き込み時において制御ゲート１９に印加する電圧と、活性領域ＡＡのチャネル領域に流れるドレイン電流の関係を示した電流−電圧特性を示したグラフである。縦軸にドレイン電流Ｉｄを取り、横軸に制御ゲート１９に印加する電圧Ｖｇをとる。また、図中に（ａ）線、（ｂ）線、及び（ｃ）線を示す。ここで（ａ）線は、活性領域ＡＡの端部（図７における領域Ａ１、Ａ２）に流れるドレイン電流Ｉｄを示し、（ｂ）線は、活性領域ＡＡの中央部（図７における領域Ａ３）に流れるドレイン電流Ｉｄを示す。そして、（ｃ）線がこれら（ａ）線、（ｂ）線を重ね合わせた、電流−電圧特性である。すなわち、（ｃ）線はメモリセルトランジスタＭＴのチャネル領域全体として流れるドレイン電流Ｉｄを示したものである。
（ａ）線に示すように、制御ゲート１９に印加する電圧Ｖｇを大きくしていき、その値が電圧Ｖｇ１とされた時、ドレイン電流Ｉｄが立ち上がり始め、その値はＩｄ１まで上昇する。また、（ｂ）線に示すように、更に制御ゲート１９に印加する電圧Ｖｇの値が電圧Ｖｇ２とされると、活性領域ＡＡの中央部にもドレイン電流Ｉｄが立ち上がり始め、その値はＩｄ２まで上昇する。そして、(ｃ)線に示すように、丸で囲った領域でゲート電極に掛ける電圧Ｖｇに対しドレイン電流Ｉｄの値が階段状の線を描きながら飽和領域に達している。すなわち、(ｃ)線に示すように、従来では低い電圧であってもリーク電流が流れてしまい、オン・オフ比が取れないことから半導体記憶装置全体として誤作動が生じていた。
この点、本実施形態に係る半導体記憶装置及びその製造方法であると、上記問題１、及び問題２を解決することができる。上述したように、本実施形態に係るＭＯＮＯＳ構造であると、活性領域ＡＡの端部に向かうほど、Ｄｏｔ型電荷蓄積部１７の密度が大きくなる。換言すれば、活性領域ＡＡの中央部に比して、端部におけるＤｏｔ型電荷蓄積部１７の数が多く形成される。このため、制御ゲート１９に電圧が印加された際、該制御ゲート１９から活性領域ＡＡに向かって放射される電界が例え活性領域ＡＡの端部に集中したとしても、その端部において制御ゲート１９から放射された電界を終端させる程度のＤｏｔ型電荷蓄積部１７が複数存在する。このことから、制御ゲート１９に低い電圧が印加されたとしても、活性領域ＡＡの端部においてチャネルが形成されず、リーク電流も流れることを防止することが出来る。
更には、固定電荷から発生する電界は、活性領域ＡＡの端部に数多く形成されたＤｏｔ型電荷蓄積部１７へと集中する。このことから、活性領域ＡＡにおける端部でリーク電流が流れることを防止することが出来、動作信頼性を向上させることが出来る。
この様子を図１４に示す。図１４は、図１２において制御ゲート１９に電圧を印加した際に、該制御ゲート１９から放射される電界の様子を示したものである。図示するように、制御ゲート１９から放射される電界がＤｏｔ型電荷蓄積部１７へと向かっている。特に中央部よりも端部において回り込みながらＤｏｔ型電荷蓄積部１７へと向かっている。このため、活性領域ＡＡの中央部とその端部とにそれぞれ掛かる電界の程度、すなわち電界の本数がほぼ同一となる。よって該活性領域ＡＡの表面には、リーク電流が流れることなく、例えば電圧Ｖｇ３を印加することでチャネルが発生し、メモリセルトランジスタＭＴにドレイン電流Ｉｄ３が流れる。
この様子を図１５に示す。図１５はメモリセルトランジスタＭＴの制御ゲート１９に電圧Ｖｇを印加した際、流れるドレイン電流Ｉｄの値を示した電流−電圧特性のグラフである。図示するように、制御ゲート１９に印加する電圧Ｖｇを大きくしていき、電圧Ｖｇ３とされる電圧が印加されると、ドレイン電流Ｉｄが立ち上がり始め、その後Ｉｄ３まで上昇した後、飽和する。つまり、本実施形態に係る半導体記憶装置及びその製造方法であると、領域Ａ１、Ａ２において（ａ）線で示したようなリーク電流が流れない。つまり、（ｃ）線のようにドレイン電流Ｉｄが階段状の線を描くことがないことから、メモリセルトランジスタＭＴのオン・オフ比をとることが出来、動作信頼性を向上させることが出来る。なお、電圧Ｖｇ３は電圧Ｖｇ２と同一の値でもよく、またドレイン電流Ｉｄ３がドレイン電流Ｉｄ２と同一であってもよい。
（２）動作信頼性を向上させることが出来る（その２）
本実施形態に係る半導体記憶装置及びその製造方法であると、選択トランジスタＳＴのゲート絶縁膜１６上にＤｏｔ型電荷蓄積部１７がない。つまり、選択トランジスタＳＴの閾値は一定とされる。
ここで例えばデータの書き込み時または読出し時など、選択されたビット線ＢＬに接続される選択トランジスタＳＴが所定の電圧（例えば、４Ｖ程度）でオン状態となって欲しいＮＡＮＤ型フラッシュメモリがあるとする。
しかし例えば、ゲート酸化膜１６上にＤｏｔ型電荷蓄積部１７が配置されていると、制御ゲート１９に電圧が印加され、チャネル領域からトンネルしてＤｏｔ型電化蓄積部１７に電子が蓄積された結果、選択トランジスタＳＴの閾値が上昇する。これにより、場合によっては所定の電圧（例えば、４Ｖ程度）であっても選択トランジスタＳＴがオン状態とならない可能性があるといった問題がある。つまり、データの書き込み時または読出し時においてＮＡＮＤセル４が選択できないといった問題が生じる。
この点、本実施形態に係る半導体記憶装置及びその製造方法であると、選択トランジスタＳＴにはＤｏｔ型電荷蓄積部１７が存在しないことから、上記のような問題は生じることがなく、所定の電圧が印加されること選択トランジスタＳＴがオン状態とされる。また、選択トランジスタＳＴに限らず、ロウデコーダ３や電圧発生回路２を形成する周辺トランジスタであっても、同様にＤｏｔ型電荷蓄積部１７が存在することはない。このことから、周辺回路においても同様の効果を奏することができる。
なお、上記実施形態では、ＮＡＮＤ型について説明したが、ＮＯＲ型であってもよい。
またなお、領域Ａ３に配置されるＤｏｔ型電荷蓄積部１７の密度と、領域Ａ１、Ａ２に配置されるＤｏｔ型電荷蓄積部１７の密度の比は、上記以外の比率でもよく、少なくとも領域Ａ１、Ａ２の密度が領域Ａ３の密度よりも大きければよい。また、密度はメモリセルトランジスタＭＴの特性に適した分布をとってもよい。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
１…メモリセルアレイ、２…ロウデコーダ、３…電圧発生回路、４…ＮＡＮＤセル、１０…ｐ型半導体基板、１１…ｎウェル領域、１２…ｐ型ウェル領域、１３…溝、１４…絶縁膜（シリコン酸化膜）、１５…素子分離領域、１６…ゲート絶縁膜、１７…Ｄｏｔ型電荷蓄積部、１８…ブロック層、１９、２６…制御ゲート、２０、２１、２２、２４、２５…絶縁膜、２３…ビット線、３０…フォトレジスト膜

Claims (6)

  1. 活性領域上に形成された第１絶縁膜と、
    前記第１絶縁膜上に複数配置された微小結晶体の電荷蓄積部と、
    前記電荷蓄積部を覆うように、前記第１絶縁膜上に形成された第２絶縁膜と、
    前記第２絶縁膜上に形成された制御ゲートと
    を具備し、
    前記第１絶縁膜のゲート幅方向の端部における前記電荷蓄積部の密度は、ゲート幅方向の中心部における密度よりも大きい
    ことを特徴とする半導体記憶装置。
  2. 前記活性領域を挟むように素子分離領域が隣接して形成され、
    前記制御ゲートが前記活性領域を跨ぐ方向における、前記第１絶縁膜の端部に形成される前記電荷蓄積部の密度は、前記方向の中心における密度よりも大きい
    ことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記電荷蓄積部として機能する前記微小結晶体は、シリコンまたは金属を含む材料であることを特徴とする請求項１記載の半導体記憶装置。
  4. 前記活性領域上に形成された第２絶縁膜を介して形成された第３絶縁膜と、前記第３絶縁膜上に形成されたゲート電極と、を有する選択トランジスタ
    を更に具備することを特徴とする請求項１記載の半導体記憶装置。
  5. 前記活性領域上に形成された複数の前記選択トランジスタと、
    各々が前記第１絶縁膜、前記電荷蓄積部、前記第２絶縁膜、及び前記制御ゲートを備えた複数のメモリセルと
    を備え、前記メモリセルは前記選択トランジスタ間に形成される
    ことを特徴とする請求項４記載の半導体記憶装置。
  6. 半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に複数の微小結晶体を一定の密度で配置する工程と、
    前記ゲート絶縁膜上であって、活性領域の形成予定領域におけるゲート幅方向の中央部に配置された前記微小結晶体のみを除去する工程と、
    前記ゲート絶縁膜上に前記微小結晶体を再度一定の密度で配置する工程と、
    複数の前記微小結晶体を被覆するように前記ゲート絶縁膜上に絶縁膜及び導電膜を順次形成する工程と、
    前記導電膜、前記絶縁膜、及びゲート絶縁膜をパターニングすることで
    活性領域を形成しつつ、素子分離絶縁膜を埋め込むことで素子分離領域を形成する工程と、
    前記素子分離絶縁膜及び導電膜上にゲート電極層を形成した後、該ゲート電極層、前記導電層、前記絶縁膜、及び前記ゲート絶縁膜をパターニングし、ゲート電極を形成する工程と
    を具備することを特徴とする半導体記憶装置の製造方法。
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