JP2008131030A - トンネル障壁の上に電界分布層を有する電荷捕獲装置 - Google Patents

トンネル障壁の上に電界分布層を有する電荷捕獲装置 Download PDF

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Abstract

【課題】チャネル幅寸法に沿った電荷捕獲構造の電荷密度が一様でない場合でもチャネル幅寸法に沿ってしきい値電圧を一様に維持したフラッシュメモリセルおよびフラッシュメモリセルの製造方法を提供する。
【解決手段】ソース領域及びドレイン領域を有する表面を有し、前記ソース領域及び前記ドレイン領域がチャネル領域によって分離された半導体基板と、前記チャネル領域の上の前記基板の表面上に配置された３ｎｍを超える実質的なゲート絶縁膜厚を有するトンネル障壁絶縁体構造１０５、前記トンネル障壁絶縁体構造及び前記チャネル領域の上に配置された導電層１０１、前記導電層及び前記チャネル領域の上に配置された電子捕獲構造１０６、並びに前記電子捕獲構造及び前記チャネル領域の上に配置された上側絶縁体構造１０７を有する、前記チャネル上の多層スタックと、前記上側絶縁体構造及び前記チャネル領域の上に配置された上側導電層１０８とを具える。
【選択図】図７

Description

本願は、２００６年１１月２１日に出願された米国仮出願第６０／８６６，６６１号及び２００６年１１月２０日に出願された米国仮出願第６０／８６６，５６９号の利益を主張する。
本発明は、一般に不揮発性メモリに関し、特にフラッシュメモリセル及びフラッシュメモリの製造方法に関する。
フラッシュメモリ技術は、電界効果トランジスタのチャネルとゲートとの間に電荷を蓄積するメモリセルを含む。蓄積された電荷は、トランジスタのしきい値に悪影響を及ぼし、蓄積された電荷に起因するしきい値の変化は、データを表すよう検知されることがある。
広範囲に亘るアプリケーションにおける電荷蓄積型メモリセルの一つは、フローティングゲートメモリセルとして知られている。フローティングゲートメモリセルにおいて、ポリシリコンのような導電材料のフローティングゲートは、トンネル絶縁体の上に形成され、共重合絶縁体は、メモリセルのワード線又は制御ゲートから分離するためにフローティングゲートの上に形成される。フローティングゲートの幾何学的配置は、フローティングゲートとチャネルとの間の電圧に対して高結合比を確立するために操作され、その結果、制御ゲートに電圧を印加することによって、トンネル絶縁体の電界は共重合誘電体に比べて強くなる。例えば、フローティングゲートは、Ｔ形状又はＵ形状を用いて実現され、その結果、制御ゲートとフローティングゲートとの間の表面エリアがフローティングゲートとチャネルとの間の表面エリアより大きくなり、これによって、フローティングゲートと制御ゲートとの間の容量が更に大きくなる。この技術は大いに成功したが、メモリセルのサイズ及びこれらの間の距離は小さくなるので、フローティングゲート技術は、隣接するフローティングゲート間の妨害のために見劣りし始めている。
電界効果トランジスタのチャネルとゲートとの間の電荷の蓄積に基づく他のタイプのメモリセルは、絶縁電荷捕獲構造を用いる。このタイプのメモリセルにおいて、絶縁電荷捕獲構造は、絶縁電荷捕獲構造をチャネルから分離するトンネル絶縁体の上に形成され、上側絶縁層は、ワード線又はゲートから分離するために電荷捕獲構造の上に形成される。典型的な装置は、ＳＯＮＯＳ(silicon-oxide-nitride-oxide-silicon)セルとして知られている。
絶縁性電荷捕獲構造を用いるメモリセルにおいて、装置は平坦である。その理由は、設計に伴う結合比の操作がないからである。電荷捕獲構造で電荷が捕獲されないときの電界は、トンネル絶縁体及び上側絶縁体において等しくなる。平坦構造であるとともに隣接するセル間の結合がほとんどないので、絶縁性電荷捕獲構造は、製造工程の最小形状が約４５ｎｍより下になるのでフローティングゲートメモリセルを追い越すことが予測される。
製造工程の最小形状が約４５ｎｍより下になると、ＳＯＮＯＳ型のメモリセルでもパフォーマンスが低下することがある。特に、フリンジ電界のために電荷捕獲構造のチャネル幅に沿って電荷が一様に注入されない結果、メモリの端部に沿った領域のしきい値電圧が実質的に低くなるとともに、チャネルの中央に向かう領域のしきい値電圧が実質的にたかくなる。端部沿いの領域のしきい値が低くなる結果、パフォーマンスが劣化する。
したがって、チャネル幅寸法に沿った電荷捕獲構造の電荷密度が一様でない場合でもチャネル幅寸法に沿ってしきい値電圧を一様に維持するのが望ましい。
本発明は、不揮発性メモリに関し、更に詳しくは、チャネル間の捕獲した電荷の分布が一様でないことがある、トンネル絶縁体と絶縁電荷捕獲構造との間に導電層を有する不揮発性メモリに関する。導電層は、絶縁電荷捕獲層で捕獲された電子によって悪影響が及ぼされる電界を、チャネル間で更に一様に分布させ、その結果、チャネル幅寸法に沿った電荷捕獲構造に一様でない電荷密度が存在する場合でも、チャネル幅寸法に沿った導電層の下のしきい値電圧が一定になる。
したがって、ここで説明する例は、基板の表面の付近にソース領域及びドレイン領域を有するとともにこれらソース領域及びドレイン領域がチャネル領域によって分離されるメモリセルと、チャネル領域の上に配置され、約３ｎｍより大きい実質的なゲート酸化膜厚ＥＯＴ（この場合、ＥＯＴは、二酸化シリコンの誘電率と材料の誘電率との比によって増減されるトンネル障壁絶縁体構造の材料の実際の厚さによって決定される。）を有することによって基板から電荷捕獲層への直接のトンネリングを抑制するのに十分な厚さ及び絶縁特性を有するトンネル障壁絶縁体構造と、トンネル障壁絶縁体構造の上に配置され、チャネル領域を部分的にカバーし、好適にはチャネル幅寸法を完全にカバーし、更に好適にはチャネル幅とチャネル長寸法の両方をカバーする導電層と、導電層の上に配置された絶縁電子捕獲構造と、電子捕獲構造の上に配置された上側誘電体構造と、上側誘電体構造の上に配置された上側導電層とを有するメモリセルを有する。送電層は、チャネル及びトンネル絶縁体の表面を問う電位にするとともに電子捕獲層で捕獲された電荷によって悪影響が及ぼされた電界を分布させることによって電子捕獲層の均一でない電荷分布を解消するよう作用する。
一部の実施の形態において、トンネル障壁誘電体構造は、酸化シリコン又は窒化シリコンを含む。一部の実施の形態において、トンネル障壁誘電体構造は、バンドギャップが操作されたトンネル障壁構造を具える。一部の実施の形態において、バンドギャップ操作されたトンネル障壁構造は複数層を具え、その一例は、第１の酸化シリコン層と、第１の酸化シリコン層の上に配置された窒化シリコン層と、窒化シリコン層の上に配置された第２の酸化シリコン層とを具える。ここで説明する実施の形態において、トンネル障壁誘電体構造は、無視しうる捕獲効率を有する。
導電層を、２〜６ｎｍ厚のドープされたポリシリコン、又はチャネル領域の上に電界を分布させるよう作用するのに十分な導電率を有する他の同様な導電材料とすることができる。導電層は、絶縁材料により装置の他の導電材料から分離される。
種々の実施の形態の電荷捕獲構造は、窒化シリコン、ナノ粒子が組み込まれた絶縁体、又はＡｌ２Ｏ３，Ｈｆ２Ｏ３のような高誘電率(High-K)酸化金属を含む他の材料を含む。ここで説明するメモリセルの一部の実施の形態において、導電層の上の電子捕獲構造は、多層を具え、その一例は、下側絶縁層と、下側絶縁層の上に配置された電子捕獲層とを具える。
上記のように実現されるメモリセルを有する集積回路記憶装置も記載する。
ここで説明するメモリセルの製造方法は、半導体基板の表面上にトンネル障壁絶縁構造を形成し、トンネル障壁絶縁構造の上に導電層を形成し、導電層の上に電子捕獲構造を形成し、電子捕獲構造の上に上側絶縁構造を形成し、絶縁構造の上に上側導電層を形成し、半導体基板にドーパントを注入することによってソース領域及びドレイン領域を形成して、ソース領域及びドレイン領域をチャネルによって分離するとともにチャネルをトンネル障壁絶縁構造の下になるようにする。
所定の実施の形態において、製造方法は、メモリセル間への絶縁材料の複数の分離構造の形成を有する。
本発明の他の態様及び利点を、図面、詳細な説明及び特許請求の範囲から明らかにすることができる。
種々の実施の形態の詳細な説明を、図１〜１９を参照して行う。
図１は、従来のＳＯＮＯＳ型メモリセルの基本構造を示す。セルは、第１ドープ領域１１がソース端子としての役割を果たすとともに第２ドープ領域１２がドレイン端子としての役割を果たす半導体基板１０の上に形成される。制御ゲート１３は、電子捕獲構造上に形成され、電子捕獲構造は、下側トンネル障壁絶縁体１４と、絶縁性電子捕獲層１５と、上側絶縁体１６とを有する。メモリセルのチャネルは、ソース端子１１とドレイン端子１２との間の基板１０の領域である。図１に示す寸法Ｌは、典型的にはチャネル長Ｌと称される。その理由は、電流がソースとドレインとの間でこのチャネルの寸法に沿って流れるからである。図１に示すＳＯＮＯＳ型メモリセルはしばしばＮＡＮＤアレイ形態で形成され、この場合、アレイの列は、グランドコンタクトと広域ビット線コンタクトとの間で直列に配置される。
図２は、ＮＡＮＤアレイ形態のワード線１３に平行なチャネル幅寸法沿いの従来のＳＯＮＯＳ型メモリセルの断面図を示す。透視図のため、ソース端子及びドレイン端子は、図２の面の上下に配置される。メモリセルの個別の列は、浅いトレンチ分離（ＳＴＩ）構造２０のような分離構造によって分離される。このようにして、メモリセルの列を、装置を製造するのに用いられる技術の最小形状Ｆのオーダとすることができる浅いトレンチ分離構造の幅によって密なアレイで配置することができる。同様に、チャネル幅Ｗを、図示したようなＮＡＮＤアレイ形態の最小形状Ｆのオーダとすることができる。図２において、チャネルとワード線１３との間の絶縁体層を貫く電界線を示し、それは、チャネルの端の電界線２１及び２２を含む。電界線２１及び２２は、フリンジ電界を表し、これによって、電荷捕獲層１５の端における電荷捕獲の効率を減少する。図２に示す実施の形態において、（典型的には２０ｎｍのオーダである）下側絶縁体１４、電荷捕獲層１５及び上側絶縁体１６の組合せのＥＯＴは、チャネル幅Ｗより著しく小さく、フリンジ電界は、装置の動作をほとんど妨害しない。ＥＯＴは、層の材料の誘電率に対する酸化シリコンの誘電率の比によって設定される絶縁体層の厚さに等しくなるように規定される。
ＳＯＮＯＳ型メモリセルが約４５ｎｍより下の最小形状になるとパフォーマンスが低下することが確認されている。例えば、図３は、チャネル幅Ｗが下側絶縁体５４、電荷捕獲層５５及び上側絶縁体５６の組合せのＥＯＴに比べて減少している図２と同様な構造を示す。この例では、メモリセルは、ＳＴＩ構造６０によって分離されたセルの列を有するポリシリコンワード線５３を有する。この例では、フリンジ電界線を表す電界線６１及び６２は、電荷捕獲層５５の効率に十分なインパクトを有しうる。特に、フリンジ電界のためにチャネル幅に沿った電荷捕獲層への電荷の一様でない注入の結果、チャネルの端に行くに従って領域の実質的なしきい値電圧が低くなり、チャネルの中央に向かうに従って領域の実質的なしきい値電圧が高くなる。
図４は、従来のメモリセルのチャネル幅寸法に沿った電荷捕獲層の均一でない電荷捕獲分布を示す。図４からわかるように、チャネルの左側において、電荷捕獲層の電荷の密度は、チャネルの中央付近の密度に比べて低くなっている。チャネルの右側においても、電荷捕獲層の電荷の密度は、チャネルの中央付近の密度に比べて低くなっている。図５は、チャネル幅寸法に沿ったメモリセルの実質的なしきい値電圧の分布となる図４に示す不均一な電荷捕獲分布を示す。したがって、高いしきい値状態となるようにプログラムされたメモリセルは、セルの端に沿って低いしきい値で領域を有することがある。図６は、フリンジ効果によって生じた不均一な電荷分布の影響が及ぼされるＳＯＮＯＳ型セルのゲート電圧Ｖｇに対するチャネルを流れるドレイン電流ＩｄのＩ−Ｖ特性を示す。左側の軌跡５０は、プログラムされなかった「フレッシュ」なセルの良好なＩ−Ｖ特性を示す。プログラミングが進行して電荷捕獲層に捕獲される電荷が増大すると、軌跡５１，５２，５３に示すようにＩ−Ｖ特性が特にサブスレシュド領域で劣化する。電荷捕獲構造の端部で電荷を捕獲できないので、サブスレシュド電流は、図中の破線の楕円によって示すように固定される。
図７は、一実施の形態によるトンネル障壁構造１０５の上の導電層を含む絶縁性の電荷捕獲メモリセル１００のチャネル長寸法Ｌに沿った断面図を示す。図７に示す実施の形態において、メモリセル１００は、ソース及びドレインとしてそれぞれ作用するドープ領域１０２及びドープ領域１０３を有する基板１０４を有し、ドープ領域１０２及びドープ領域１０３はチャネルによって分離される。図７に示す実施の形態において、チャネルの上にある基板１０４の表面の上に、本例では単一絶縁体層であるトンネル障壁絶縁体構造１０５が存在する。図７に示す実施の形態において、メモリセル１００は、トンネル障壁絶縁体構造１０５の上に配置された導電層１０１と、導電層１０１の上に配置された電荷捕獲構造１０６と、電荷捕獲構造１０６の上に配置された上側絶縁体構造１０７と、上側絶縁体構造１０７の上に配置された上側導電層１０８とを更に有する。所定の実施の形態において、トンネル障壁構造１０５は、酸化シリコン又は窒化シリコンを含むことができる。所定の実施の形態において、トンネル障壁絶縁体構造１０５は、４〜６ｎｍのオーダの厚さを有する酸化シリコンを含む。所定の実施の形態において、電荷捕獲構造１０６は、窒化シリコン、ナノ粒子が組み込まれた絶縁体、又はＡｌ２Ｏ３，Ｈｆ２Ｏ３のような高誘電率(High-K)酸化金属を含む他の材料を含む。所定の実施の形態において、電荷捕獲構造１０６は、５〜７ｎｍのオーダの厚さを有する窒化シリコンを含む。所定の実施の形態において、上側絶縁体構造１０７は、酸化シリコン、又はＡｌ２Ｏ３，Ｈｆ２Ｏ３等の高誘電率(High-K)酸化金属のような他の材料を含む。所定の実施の形態において、上側絶縁体構造１０７は、５〜９ｎｍのオーダの厚さを有する酸化シリコンを含む。また、所定の実施の形態において、導電層１０１は、ｐ型ポリシリコン、ｎ型ポリシリコン、他のドープした半導体材料、又はアルミニウム、銅、タングステン等の金属を含むことができる。典型的な実施の形態において、導電層１０１は、約２〜６ｎｍの厚さを有するドープされたポリシリコンを含む。好適な実施の形態では、導電層１０１は肉薄であり、隣接するセルの導電層間の電界によって生じる妨害は小さく、メモリセルのパフォーマンスに影響を及ぼさないが、電界分布を与える層を信頼性を以って形成するのに十分肉厚である。所定の実施の形態において、上側導電層１０８は、ｐ型ポリシリコン、ｎ型ポリシリコン、他のドープされた半導体材料、又はアルミニウム、銅、タングステン等の金属を含むことができる。これらの実施の形態で選択した材料は、簡単に製造される材料の典型である。多様な他の材料及び組合せもメモリセル層及び構造に用いることができる。
図８は、一実施の形態によるチャネル幅寸法に沿った図７に示すようなメモリセルのアレイの断面図を示す。図８に示す実施の形態において、メモリセルは、トレンチ分離構造１１０によって分離される。図８に示す実施の形態において、チャネル幅Ｗは、メモリセルのトンネル障壁絶縁体構造１０５、電荷捕獲構造１０６及び上側絶縁体構造１０７のＥＯＴのサイズに匹敵する。導電層１０１は、メモリセルのＥＯＴに悪影響を及ぼさない。その理由は、導電層が絶縁体でないからである。導電層１０１の特徴の一つは、フローティングゲートメモリセルのような大きな結合比を導入する操作が課されないからである。チャネルの領域に対するチャネル上に配置された導電層１０１の領域の比を、チャネルの上に配置された導電層１０１の領域に対するチャネルの上に配置された上側導電層１０８の領域の比にほぼ等しくすることができる。このようにして、導電層１０１の上の電界は、導電層１０１の下の電界にほぼ等しくなる。一部の電子が導電層１０１で捕獲される場合であっても、プログラム中に印加される大きな電界は、電子のほとんど又は全てを電荷捕獲層１０６に引き込む。
図８に示すように、フリンジ電界１１１，１１２，１１３は、定電位の導電層１０１によって終了する。したがって、電荷捕獲構造１０６のフリンジ電界の影響は減少する。さらに、図８に示すようなメモリセルに一様でない電荷の分布が生じる範囲においては、定電位の導電層１０１は、トンネル障壁絶縁体構造１０５に一様でない電界を分布するとともに、チャネルのしきい値電圧の有効な分布をチャネル幅寸法において更に一様にする。
図９は、図８に示すような導電層を有する絶縁体電荷捕獲メモリセルのチャネル幅寸法間の電荷密度の例を示す。例えば、図８に示すようなメモリセルのようなメモリセルの電荷密度の分布は、既に説明したＳＯＮＯＳ型メモリセルと同一である。図１０は、導電層１０１がチャネル幅寸法のしきい値電圧ＶＴの分布に及ぼしうる影響を示す。図１０に示すように、導電層１０１を定電位にした結果、チャネル幅寸法のしきい値電圧が一様な分布となる。したがって、電荷捕獲構造１０６の電荷の分布が一様でないとしても、メモリセルのパフォーマンスはほとんど劣化しない。
図１１は、一実施の形態による電荷捕獲構造において一様でない電荷分布となる導電層を有する絶縁体電荷捕獲メモリセルのドレイン電流Ｉｄに対するゲート電圧ＶｇのＩ−Ｖ特性を示す。左側のトレース８０は、プログラムされていないセルに対して良好なＩ−Ｖ特性を示し、「フレッシュ」である。プログラムが進行するとともに電荷捕獲構造で捕獲された電荷が増大すると、軌跡８１及び８２は、Ｉ−Ｖ特性が劣化しないことを示す。サブスレッシュド電流の応答は、しきい値電圧が増大するので安定している。
図１２は、導電層を有する絶縁体電荷捕獲メモリセルの他の実施の形態のチャネル幅寸法に沿った断面図を示す。図１２に示す実施の形態において、メモリセル２１１は基板２０７を有し、基板２０７は、チャネルと、トレンチ分離構造２０９，２１０によって隣接する装置から切り離されたソース及びドレインとして作用するドープ領域とを有する。図１２に示す実施の形態において、チャネルの上にある基板２０７の表面にトンネル障壁絶縁体構造２００が存在し、トンネル障壁絶縁体構造２００は、本例では肉薄の酸化シリコン層２０１、肉薄の窒化シリコン層２０２及び肉薄の酸化シリコン層２０３からなるバンドギャップが調整されたトンネル障壁構造を具える。図１２に示す実施の形態において、メモリセル２１１は、トンネル障壁絶縁体構造２００の上に配置された導電層２０４と、導電層２０４の上に配置された電荷捕獲構造２０５と、電荷捕獲構造２０５の上に配置された上側絶縁体構造２０６と、上側絶縁体層２０６の上に配置された上側導体層２０８とを更に有する。所定の実施の形態において、導電層２０４は、ｐ型シリコン、ｎ型シリコン、他のドープされた半導体材料、又はアルミニウム、銅、タングステン等の金属を含むことができる。好適な実施の形態では、導電層２０４は肉薄であり、隣接するセルの導電層間の電界によって生じる妨害は小さく、メモリセルのパフォーマンスに影響を及ぼさないが、電界分布を与える層を信頼性を以って形成するのに十分肉厚である。所定の実施の形態において、電荷捕獲構造２０５は、窒化シリコン、ナノ粒子が組み込まれた絶縁体、又はＡｌ２Ｏ３，Ｈｆ２Ｏ３のような高誘電率(High-K)酸化金属を含む他の材料を含む。所定の実施の形態において、電荷捕獲構造２０６は、５〜７ｎｍのオーダの厚さを有する窒化シリコンを含む。所定の実施の形態において、上側絶縁体構造２０６は、酸化シリコン、又はＡｌ２Ｏ３，Ｈｆ２Ｏ３等の高誘電率(High-K)酸化金属のような他の材料を含む。所定の実施の形態において、上側絶縁体構造２０８は、５〜９ｎｍのオーダの厚さを有する酸化シリコンを含む。また、所定の実施の形態において、上側導電層２０６は、ｐ型ポリシリコン、ｎ型ポリシリコン、他のドープした半導体材料、又はアルミニウム、銅、タングステン等の金属を含むことができる。これらの実施の形態で選択した材料は、簡単に製造される材料の典型である。多様な他の材料及び組合せもメモリセル層及び構造に用いることができる。バンドギャップ操作されたトンネル障壁構造を有する図１２の実施の形態を、ホールのトンネリングが生じるバイアス配置を用いて有効に消去を行うことができる。
図１３は、導電層２５１を有する絶縁体の電荷捕獲メモリセル２５９の他の実施の形態のチャネル幅寸法に沿った断面図を示す。図１３に示す実施の形態において、メモリセル２５９は基板２５７を有し、基板２５７は、チャネルと、トレンチ分離構造２５５，２５６によって隣接する装置から切り離されたソース及びドレインとして作用するドープ領域とを有する。図１３に示す実施の形態において、チャネルの上に配置された基板２５７の表面において、本例では約３ｎｍより大きいＥＯＴを有する単一の絶縁体層であるトンネル障壁絶縁体構造２５０が存在する。図１３に示す実施の形態において、メモリセル２５９は、トンネル障壁絶縁体構造２５０の上に配置された導電層２５１と、導電層２５１の上に配置され、本例では下側絶縁体層２５２及び下側絶縁体層２５２の上に配置された電荷捕獲層２５３を具える電荷捕獲構造と、電荷捕獲層２５３の上に配置された上側絶縁体構造２５４と、上側絶縁体構造２５４の上に配置された上側導電層２５８とを更に有する。所定の実施の形態において、トンネル障壁構造２５０は、酸化シリコン又は窒化シリコンを具えることができる。所定の実施の形態において、下側絶縁体層２５２は酸化シリコンを含む。所定の実施の形態において、電荷捕獲構造２５３は、窒化シリコン、ナノ粒子が組み込まれた絶縁体、又はＡｌ２Ｏ３，Ｈｆ２Ｏ３のような高誘電率(High-K)酸化金属を含む他の材料を含む。所定の実施の形態において、上側絶縁体構造２５４は、酸化シリコン、又はＡｌ２Ｏ３，Ｈｆ２Ｏ３等の高誘電率(High-K)酸化金属のような他の材料を含む。所定の実施の形態において、導電層２５１は、ｐ型シリコン、ｎ型シリコン、他のドープされた半導体材料、又はアルミニウム、銅、タングステン等の金属を含むことができる。好適な実施の形態では、導電層２５１は肉薄であり、隣接するセルの導電層間の電界によって生じる妨害は小さく、メモリセルのパフォーマンスに影響を及ぼさないが、電界分布を与える層を信頼性を以って形成するのに十分肉厚である。所定の実施の形態において、上側導電層２５８は、ｐ型ポリシリコン、ｎ型ポリシリコン、他のドープした半導体材料、又はアルミニウム、銅、タングステン等の金属を含むことができる。これらの実施の形態で選択した材料は、簡単に製造される材料の典型である。多様な他の材料及び組合せを、上側絶縁体構造２５４、トンネル障壁絶縁体構造２５０及び下側絶縁体層２５２に用いることができる。下側絶縁体構造２５２は、導電層２５１と電荷捕獲層２５３との間のあり得る導通を遮断することができる。
導電層及び絶縁体の電荷捕獲構造を有するここで説明したメモリセルを、種々のバイアス配置を用いて消去することができる。例えば、セルを、ゲートとチャネルとの間に負電圧を印加することによって、下側トンネル障壁絶縁体層のFowler Nordhiemトンネル効果による電荷捕獲構造からの電子の解放(de-trapping)を誘導するようバイアスをかけることができる。他の実施の形態、特に、トンネル障壁絶縁体構造としてバンドギャップ操作したトンネル障壁絶縁体を用いる図１２の実施の形態において、基板にホールトンネル効果が生じるようバイアス配置を適用することができる。メモリセルを、Fowler Nordhiemトンネル効果によって電子を電荷捕獲構造に注入するようゲートからチャネルに負電圧を印加するバイアス構造又は他のバイアス構造を用いてプログラムすることができる。
図１４〜１８は、ここで説明するような電荷分布層を有する絶縁体の電荷捕獲メモリセルを用いるＮＡＮＤフラッシュメモリアレイを製造する処理フローの実施の形態を示す。製造工程の一実施の形態による第１段階を、半導体基板３００の上に材料の堆積が形成される図１４に示す。先ず、本例で絵はトンネル障壁絶縁体層を具えるトンネル障壁絶縁体構造３０１を、基板３００の表面に形成される。次に、導体層３０２をトンネル障壁絶縁体構造３０１の上に形成する。次に、本例では電子捕獲層を具える電子捕獲構造３０３を導電層３０２の上に形成する。次に、本例では上側絶縁体層とする上側絶縁体構造３０４を、上側電荷捕獲構造３０３の上に形成する。次に、上側絶縁体層３０５を、上側絶縁体構造３０４の上に形成する。図１４に示す実施の形態において、次に、ハードマスク層３０６を上側絶縁体層３０５の上に形成する。トンネル障壁絶縁体構造３０１が酸化シリコンを含む所定の実施の形態において、酸化シリコンの厚さを３〜６ｎｍの範囲とすることができる。導電層３０２がポリシリコンを含む所定の実施の形態において、ポリシリコンの厚さを２〜６ｎｍの範囲にすることができる。電荷捕獲構造３０３が窒化シリコンを含む所定の実施の形態において、窒化シリコンの厚さを４〜８ｎｍの範囲とすることができる。上側絶縁体構造３０４が酸化シリコンを含む所定の実施の形態において、酸化シリコンの厚さを５〜９ｎｍの範囲とすることができる。上側導電層３０５がポリシリコンを含む所定の実施の形態において、ポリシリコンの厚さを約５０ｎｍとすることができる。ハードマスク層３０６が窒化シリコンを含む所定の実施の形態において、窒化シリコンの厚さを約１００ｎｍとすることができる。製造工程のこの第１段階で堆積された層を、既に説明した図１２及び１３の実施の形態又は他の実施の形態の実現の際に変更することができる。
図１５は、工程の一実施の形態による製造工程の次の段階を示す。この段階において、ホトリソグラフィック工程又は他のパターン規定工程を用いて、トレンチ分離構造の位置を規定することができる。トレンチをパターンに従ってエッチングする。エッチングは、ハードマスク層３０６、上側導電層３０５、上側絶縁体構造３０４、電荷補足構造３０３、導電層３０２、トンネル障壁構造３０１及び基板３００に進行して、メモリセルの行を分離する基板トレンチを規定する。次に、例えば、高密度プラズマＨＤＰ化学的蒸着技術を用いてギャップに酸化シリコン又は他の絶縁材料を充填して、帽子形状構造３１０，３１１をトレンチ間のハードマスク層の上に形成するとともに、基板３００に延在するトレンチ分離構造３１２，３１３，３１４を形成する。所定の実施の形態において、トレンチ分離構造は、約２００ｎｍだけ基板に延在する。
図１６は、製造工程の次の段階を示す。図１６に示す実施の形態は、例えば化学機械的な研磨ＣＭＰによってトレンチ分離堆積プロセスからの余分な酸化物の除去、ハードマスク層の剥離、及び例えば湿式のフッ化水素溶液の浸漬エッチングを用いた酸化物の上側導電層３０５からの除去とを具える。
図１７は、製造工程の次の段階を示す。この段階において、上側導電層材料の追加の層３１５を、ワード線を規定するために図１６の構造に形成する。所定の実施の形態において、追加の層３１５はポリシリコン又は他の導体を含む。追加の層３１５を、アレイのワード線を規定するリソグラフィックステップ又は他のパターニングステップの準備をするためにクリーニングする。ワード線のパターンは、メモリセルの行を形成するために少なくとも導電層３０２まで又は図１８に示すような基板３００までエッチングされる。
図１８は、メモリセルの行に沿って配置された第１ワード線３１５−１及び第２ワード線３１５−２を有する結果的に得られる構造の一部を示す。ソース端子及びドレイン端子を、ワード線間にドーパントを注入し、ワード線の反対側にソース領域及びドレイン領域を規定し、セルの導電層を分離するためにワード線間に絶縁体を充填することによって形成し、装置を完成するために金属層のパターニングなどを行う。
図１８に示すように実現されるセルのチャネル領域は、典型的には注入工程中のドーパントの拡散によって減少する、ワード線３１５−１の幅によって規定される（図示しない）ソース領域とドレイン領域との間の長さを有する。チャネルの幅Ｗは、ＳＴＩ構造３１２，３１３間のスペースによって規定される。ここで規定されるようなチャネルの長さ及び幅は、ワード線３１５−１の幅にＳＴＩ構造間のスペースを乗算したもの以下のチャネルのアクティブ領域のエリアを確立する。
図示した構造の導電層３０２は、ほぼ平坦であり、上側表面及び下側表面でほぼ等しいエリアを有する。導電層３０２のエリアは、ＳＴＩ構造間のスペース及びワード線の幅を設定するエッチング工程によって規定される。したがって、導電層３０２の上側表面及び下側表面のエリアは互いにほぼ等しくなり、ワード線の幅とＳＴＩ構造間のスペースとの積にほぼ等しくなる。同様に、本実施の形態のセルの上側コンタクトのエリアは、ＳＴＩ構造間のスペース及びワード線の幅を設定するエッチング工程によって規定される。したがって、セルの上側コンタクトとして作用するワード線の下側表面のエリアは、ワード線の幅とＳＴＩ構造間のスペースとの積によって規定される導電層の上側表面のエリアにほぼ等しくなる。
図１８の斜視図からわかるように、４５ｎｍ未満の重要な特徴を規定する工程によって製造されたここで説明するような典型的なメモリセルのチャネル領域は、４５ｎｍ未満のソース−ドレイン間の長さ及び４５ｎｍ未満の長さに垂直な幅を有する。
３０ｎｍ未満の重要な特徴を規定する工程によって製造される典型的な実施の形態において、３０ｎｍ未満のソース−ドレイン間の長さ及び３０ｎｍ未満の長さに垂直な幅を有し、多層スタックは、約２０ｎｍ未満の実質的なゲート酸化膜厚を有し、チャネル領域は、多層スタックの実質的なゲート酸化膜厚の１．５倍未満の長さに垂直な幅を有する。
典型的な実施の形態において、メモリセルのチャネル幅Ｗを４５ｎｍ未満とする。メモリセルの実質的なゲート酸化膜厚は、電荷捕獲構造の絶縁体層に基づき、一実施の形態では１５〜２５ｎｍのオーダに基づく。この構造を有するメモリセルに対して、チャネル幅を、トンネル障壁絶縁体、電荷捕獲構造及び上側絶縁体層の組合せのＥＯＴとして計算されるメモリセルの実質的なゲート酸化膜厚の約１．５倍未満とすることができ、更に好適には、メモリセルの実質的なゲート酸化膜厚にほぼ等しくすることができる。２０ｎｍ以下及びメモリセルのＥＯＴ未満のチャネル幅を有する実施の形態を、ホトレジストトリミング技術、位相シフトマスキング又は他のサブリソグラフィックパターニング技術を用いて実現することができる。
所定の実施の形態において、メモリセルを、４５ｎｍ未満、好適には多層スタックのＥＯＴのオーダのチャネル幅を有するＮＡＮＤアレイで形成することができる。肉薄導電層は、トンネル障壁絶縁体構造の上に存在し、チャネルの上の電界分布を均一にするために等電位層を提供する。トンネル障壁絶縁体構造を、酸化シリコン又は窒化シリコンの層から構成することができる。トンネル障壁を多層構造によって構成することもできる。ここで説明するメモリセルの実施の形態において、トンネル障壁絶縁体構造の実質的なゲート酸化膜厚は、単一層であるか多層構造であるかに関係なく３ｎｍより大きくなり、その結果、導電層はトンネル障壁の一部ではなくなる。ゲート制御機能は、チャネル幅を２０ｎｍより小さくする装置を提供する非常に狭いチャネル幅（Ｗ＜ＥＯＴ）の装置に対して維持される。
図１９は、既に説明した電界分布層をトンネル障壁絶縁体と電荷捕獲構造との間に有する電荷捕獲メモリセルのアレイを有する集積回路の簡単化した図である。集積回路１９５０は、導電層を用いるここで説明するような不揮発性メモリセルを用いて半導体基板上で実現される。アレイ１９００のメモリセルを、並列、直列又は仮想的なグランドアレイによって相互接続することができる。行デコーダ１９０１は、メモリアレイ１９００の行に沿って配置された複数のワード線１９０２に結合される。ここで説明するメモリセルを、ＮＡＮＤアレイ、ＮＯＲアレイ又は他のタイプのアレイ構造で構成することができる。例デコーダ１９０３は、メモリアレイ１９００の列に沿って配置された複数のビット線１９０４に結合される。バス１９０５上のアドレスは、行デコーダ１９０３及び列デコーダ１９０５に供給される。ブロック１９０６のセンス増幅器及びデータイン構造は、データバス１９０７を通じて列デコーダ１９０３に結合される。データインライン１９１１を通じたデータは、集積回路１９５０の入力／出力ポート又は集積回路１９５０の内部若しくは外部の他のデータ源からブロック１９０６のデータイン構造に供給される。データアウトライン１９１５を通じたデータは、ブロック１９０６のセンス増幅器から集積回路１９５０の入力／出力ポート又は集積回路１９５０の内部若しくは外部の他のデータ源に供給される。バイアス配置状態マシン１９０９は、消去検証電圧やプログラム検証電圧のようなバイアス配置電源１９０８の印加と、バンド間電流のようなメモリセルのプログラム、消去及び読出しの配置を制御する。アレイを、プロセッサ、他のメモリアレイ、プログラマブル論理、専用の論理等の他のモージュールと集積回路上で結合することができる。
本発明を好適な実施の形態及び既に説明した例を参照して開示したが、これらの例は、説明のためのものであり、制限する意図はない。ここで説明した製造工程及び構造は、完全な集積回路の製造の完全な処理フローをカバーしない。本発明を、従来の又は開発された種々の集積回路製造技術と関連して実施することができる。変更及び変形は当業者によって容易に実現され、これらの変更及び変形は、本発明の範囲内にある。
図１は、従来のＳＯＮＯＳ型メモリセルの基本構造を示す。 図２は、ＮＡＮＤアレイ形態のワード線に平行なチャネル幅寸法沿いの従来のＳＯＮＯＳ型メモリセルの断面図を示す。 図３は、チャネルが下側絶縁体、電荷捕獲層及び上側絶縁体の組合せの実質的なゲート酸化膜厚に比べて減少している図２と同様な構造を示す。 、図４は、従来のメモリセルのチャネル幅寸法に沿った電荷捕獲層の均一でない電荷捕獲分布を示す。 図５は、チャネル幅寸法に沿ったメモリセルの実質的なしきい値電圧の分布となる図４に示す不均一な電荷捕獲分布を示す。 図６は、不均一な電荷分布の影響が及ぼされるＳＯＮＯＳ型セルのゲート電圧に対するチャネルを流れるドレイン電流のＩ−Ｖ特性を示す。 図７は、一実施の形態によるトンネル障壁構造の上の導電層を含む絶縁性の電荷捕獲メモリセルのチャネル長寸法に沿った断面図を示す。 図８は、一実施の形態によるチャネル幅寸法に沿った図７に示すようなメモリセルのアレイの断面図を示す。 図９は、図８に示すような導電層を有する絶縁体電荷捕獲メモリセルのチャネル幅寸法間の電荷密度の例を示す。 図１０は、導電層の定電位及び定電位の影響がチャネル幅寸法のしきい値で夏の分布に影響を及ぼすことを示す。 図１１は、一実施の形態による電荷捕獲構造において一様でない電荷分布となる導電層を有する絶縁体電荷捕獲メモリセルのドレイン電流に対するゲート電圧のＩ−Ｖ特性を示す。 図１２は、一実施の形態による下側絶縁体構造がバンドギャップ操作されたトンネル障壁構造を具える、導電層を有する絶縁体電荷捕獲メモリセルのチャネル幅寸法に沿った断面図を示す。 図１３は、一実施の形態による電荷捕獲構造が絶縁体層上の電荷捕獲層を具える、導電層を有する絶縁体電荷捕獲メモリセルのチャネル幅寸法に沿った断面図を示す。 図１４は、一実施の形態による半導体基板上に形成された材料のスタックを具えるメモリアレイの製造方法の段階を示す。 図１５は、一実施の形態による分離トレンチのエッチング並びに全ての層及び全ての構造を貫く分離トレンチ及び基板上への絶縁材料の堆積を具えるメモリアレイの製造方法の段階を示す。 図１６は、一実施の形態による分離トレンチ堆積ステップからの余分な酸化物の除去、ハードマスク層の剥離及び上側導電層からの酸化物の除去を具えるメモリアレイの製造方法の段階を示す。 図１７は、一実施の形態によるワード線規定のための図１６の構造の上側導電層への追加の上側層の導電材料の形成を具えるメモリアレイの製造方法の段階を示す。 図１８は、一実施の形態による行に沿って配置されたワード線を有するメモリセルの行を形成するためのトンネル障壁絶縁体構造並びにトンネル障壁絶縁体構造の上の全ての層及び全ての構造のエッチングを具えるメモリアレイの製造方法の段階を示す。 図１９は、電荷捕獲メモリセルのアレイ及び制御回路を有する集積回路の一実施の形態による単純化した図である。

Claims (27)

  1. ソース領域及びドレイン領域を有する表面を有し、前記ソース領域及び前記ドレイン領域がチャネル領域によって分離された半導体基板と、
    前記チャネル領域の上の前記基板の表面上に配置された３ｎｍを超える実質的なゲート絶縁膜厚を有するトンネル障壁絶縁体構造、前記トンネル障壁絶縁体構造及び前記チャネル領域の上に配置された導電層、前記導電層及び前記チャネル領域の上に配置された電子捕獲構造、並びに前記電子捕獲構造及び前記チャネル領域の上に配置された上側絶縁体構造を有する、前記チャネル上の多層スタックと、
    前記上側絶縁体構造及び前記チャネル領域の上に配置された上側導電層とを具えるメモリセル。
  2. 請求項１記載のメモリセルにおいて、前記チャネル領域が、ソース−ドレイン間の長さ及び４５ｎｍ未満の長さに垂直な幅を有することを特徴とするメモリセル。
  3. 請求項１記載のメモリセルにおいて、前記多層スタックが実質的なゲート絶縁膜厚を有し、前記チャネル領域が、ソース−ドレイン間の長さ及び前記多層スタックの実質的なゲート絶縁膜厚保の１．５倍未満の長さに垂直な幅を有することを特徴とするメモリセル。
  4. 請求項１記載のメモリセルにおいて、前記チャネル領域が、ソース−ドレイン間の長さ及び前記長さに垂直な幅を有する有効エリアを有し、前記導電層が、前記チャネル領域の有効エリアの幅にほぼ等しい幅を有することを特徴とするメモリセル。
  5. 請求項１記載のメモリセルにおいて、前記トンネル障壁絶縁体構造が酸化シリコンを含むことを特徴とするメモリセル。
  6. 請求項１記載のメモリセルにおいて、前記トンネル障壁絶縁体構造が窒化シリコンを含むことを特徴とするメモリセル。
  7. 請求項１記載のメモリセルにおいて、前記トンネル障壁絶縁体構造が、バンドギャップ操作されたトンネル障壁構造を具えることを特徴とするメモリセル。
  8. 請求項１記載のメモリセルにおいて、前記導電層が、ドープされた半導体材料を含むことを特徴とするメモリセル。
  9. 請求項１記載のメモリセルにおいて、前記導電層が、６ｎｍ未満の厚さを有するドープされたポリシリコンを含むことを特徴とするメモリセル。
  10. 請求項１記載のメモリセルにおいて、前記導電層が金属を含むことを特徴とするメモリセル。
  11. 請求項１記載のメモリセルにおいて、前記電荷捕獲構造が窒化シリコンを含むことを特徴とするメモリセル。
  12. 請求項１記載のメモリセルにおいて、前記電荷捕獲構造が、酸化シリコン層と、前記酸化シリコン層の上に配置された窒化シリコン層とを具えることを特徴とするメモリセル。
  13. 半導体基板上のメモリセルのアレイと、
    前記基板においてチャネル領域によって分離されるソース領域及びドレイン領域と、前記チャネル領域の上に配置された３μｍを超える実質的なゲート酸化膜厚を有するトンネル障壁絶縁体構造と、前記トンネル障壁絶縁体構造及び前記チャネル領域の上に配置された導電層と、前記導電層及び前記チャネル領域の上に配置された電荷捕獲構造と、前記電荷捕獲構造の上に配置された上側絶縁体構造と、前記上側絶縁体構造及び前記チャネル領域の上に配置された上側導電層とを具えるメモリセルと、
    行デコーダと、
    列デコーダと、
    センス増幅器と、
    少なくとも一つの入力ポートと、
    少なくとも一つの出力ポートと、
    データイン構造と、
    バイアス配置状態マシンとを具える記憶装置。
  14. 半導体基板の表面上に３ｎｍを超える実質的なゲート酸化膜厚を有するトンネル障壁絶縁体構造を形成し、前記トンネル障壁絶縁体構造の上に導電層を形成し、前記導電層の上に電荷捕獲構造を形成し、前記電荷捕獲構造の上に上側絶縁体構造を形成し、前記上側絶縁体構造の上に上側導電層を形成し、
    前記半導体基板の表面にドーパントを注入してソース領域及びドレイン領域を形成して、前記チャネル領域を分離するとともに、前記チャネル領域を前記トンネル障壁絶縁体構造より下にする、メモリセルの製造方法。
  15. 請求項１４記載の方法において、複数のメモリセルを具えるメモリセルを形成することを特徴とするメモリセルの製造方法。
  16. 請求項１４記載の方法において、前記トンネル障壁絶縁体構造が、３〜６ｎｍの範囲の厚さを有する酸化シリコンを含むことを特徴とするメモリセルの製造方法。
  17. 請求項１４記載の方法において、前記トンネル障壁絶縁体構造の形成が、複数の絶縁体層を形成することによるバンドギャップ操作されたトンネル障壁構造の形成を具えることを特徴とするメモリセルの製造方法。
  18. 請求項１４記載の方法において、前記導電層が、６ｎｍ未満の厚さを有するポリシリコンを含むことを特徴とするメモリセルの製造方法。
  19. 請求項１４記載の方法において、前記電子捕獲構造が、４〜８ｎｍの範囲の厚さを有する窒化シリコンを含むことを特徴とするメモリセルの製造方法。
  20. 請求項１４記載の方法において、前記トンネル絶縁体構造の形成が、絶縁体層の形成及び前記絶縁体層上の電子捕獲層の形成を具えることを特徴とするメモリセルの製造方法。
  21. 請求項１４記載の方法において、前記上側絶縁体構造が、５〜９ｎｍの範囲の厚さを有する酸化シリコンを含むことを特徴とするメモリセルの製造方法。
  22. 請求項１４記載の方法において、前記上側導電層が、約５０ｎｍの厚さを有するポリシリコンを含むことを特徴とするメモリセルの製造方法。
  23. ３ｎｍ未満の大きさの実質的なゲート酸化膜厚を有するトンネル障壁絶縁体構造を半導体基板の表面上に形成し、前記トンネル障壁絶縁体構造の上に導電層を形成し、前記導電層の上に電荷捕獲構造を形成し、前記電子捕獲構造の上に上側絶縁体構造を形成し、前記上側絶縁体構造の上に上側導電層を形成し、前記上側導電層の上にハードマスク層を形成し、
    全ての層及び全ての構造を貫く複数のメモリセル間並びに基板に絶縁材料の複数の絶縁構造を形成し、
    前記ハードマスク層を剥離し、
    前記トンネル障壁絶縁体構造並びに前記トンネル障壁絶縁体構造の上に配置された全ての層及び全ての構造をエッチングすることによってメモリセルの複数の行を形成し、
    前記半導体基板の表面にドーパントを注入することによってソース領域及びドレイン領域を形成して、前記ソース領域及び前記ドレイン領域の対をメモリセルチャネル領域によって分離するとともに、前記チャネル領域を前記トンネル障壁絶縁体構造より下にすることを特徴とするメモリセルのアレイの製造方法。
  24. 請求項２３記載のメモリセルのアレイの製造方法において、前記ハードマスク層が、約１００ｎｍの厚さを有する窒化シリコンを含むことを特徴とするメモリセルのアレイの製造方法。
  25. 請求項２３記載のメモリセルのアレイの製造方法において、絶縁材料の分離構造が酸化シリコンを含むことを特徴とするメモリセルのアレイの製造方法。
  26. 請求項２３記載のメモリセルのアレイの製造方法において、複数の分離構造の形成による余分な酸化物の除去が化学機械研磨を含むことを特徴とするメモリセルのアレイの製造方法。
  27. 請求項２３記載のメモリセルのアレイの製造方法において、前記ハードマスク層の剥離後の前記上側導電層からの酸化物の除去が、湿式のフッ化水素溶液の浸漬エッチングを具えることを特徴とするメモリセルのアレイの製造方法。
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