KR20080045603A - 터널링 배리어 상부에 전계 분산층을 구비하는 전하 트래핑소자 - Google Patents

터널링 배리어 상부에 전계 분산층을 구비하는 전하 트래핑소자 Download PDF

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Abstract

표면 및 상기 표면 아래에 채널 영역에 의해 분리된 소스 영역 및 드레인 영역을 구비하는 반도체 기판; 상기 채널 영역 상부에 배치되고 3 나노미터보다 큰 유효 산화막 두께를 구비하는 터널링 배리어 유전 구조체; 상기 터널링 배리어 유전 구조체 상부 및 상기 채널 영역 상부에 배치된 도전층; 상기 도전층 상부 및 상기 채널 영역 상부에 배치된 전하 트래핑 구조체; 상기 전하 트래핑 구조체 상부 및 상기 채널 영역 상부에 배치된 상부 유전 구조체; 및 상기 상부 유전 구조체 상부 및 상기 채널 영역 상부에 배치된 상부 도전층을 포함하는 메모리 셀이 그 소자들 및 제조 방법들과 함께 개시된다.

Description

터널링 배리어 상부에 전계 분산층을 구비하는 전하 트래핑 소자{CHARGE TRAPPING DEVICES WITH FIELD DISTRIBUTION LAYER OVER TUNNELING BARRIER}
본 발명은 일반적으로는 비휘발성 메모리 소자에 관한 것으로, 특히 플래시 메모리 셀 및 플래시 메모리 소자의 제조에 관한 것이다.
플래시 메모리 기술은 전계효과 트랜지스터의 채널가 게이트 사이에 전하를 저장하는 메모리 셀을 포함한다. 저장된 전하는 트랜지스터의 쓰레숄드(threshold)에 영향을 미치고, 저장된 전하에 기인한 쓰레숄드 전압의 변화가 데이터를 나타내도록 감지될 수 있다.
널리 응용되고 있는 전하 저장 메모리 셀의 일 유형은 플로팅(floating) 게이트 메모리 셀로 알려져 있다. 플로팅 게이트 메모리 셀에서, 폴리실리콘과 같은 도전 재료의 플로팅 게이트가 터널 유전체 상부에 형성되고, 층간 유전체(inter-poly dielectric)가 상기 플로팅 케이트 상부에 형성되어 플로팅 게이트를 워드 라인 또는 메모리 셀의 제어 게이트로부터 분리시킨다. 플로팅 게이트의 형태(geometry)는 플로팅 게이트와 채널 사이에서 전압에 대한 높은 결합비(coupling ratio)에 도달하도록 엔지니어링되고, 따라서 제어 게이트 상에 인가된 전압이 상 기 층간 유전체 보다 상기 터널 유전체를 가로질러 더 강한 전기장을 초래한다. 예를 들어, 플로팅 게이트는 T-형 또는 U-형을 사용하여 구현되는데, 이는 플로팅 게이트와 채널 사이에서 보다 제어 게이트와 플로팅 게이트 사이에 더 큰 표면적을 가져오고, 따라서 플로팅 게이트와 컨트롤 게이트 사이에 더 큰 커패시턴스를 가져온다. 이 기술이 비록 대체로 성공적이기는 하나, 메모리 셀들의 크기 및 그들 사이의 거리가 축소됨에 따라, 상기 플로팅 게이트 기술은 이웃하는 플로팅 게이트들 사이의 간섭 때문에 열악해진다.
전계효과 트랜지스터의 채널과 게이트 사이에 전하를 저장하는 것에 기초한 메모리 셀의 또 다른 유형은 유전체 전하 트래핑 구조체를 사용한다. 이 유형의 메모리 셀에서, 유전체 전하 트래핑 구조체는 채널로부터 유전체 전하 트래핑 구조체를 분리시키는 터널 유전체 상부에 형성되고, 상부 유전층이 상기 전하 트래핑 구조체 상부에 형성되어 워드라인 또는 게이트로부터 그것을 분리시킨다. 대표적인 소자가 실리콘-산화물-질화물-산화물-실리콘(SONOS) 셀로 알려져 있다.
유전체 전하 트래핑 구조체를 사용하는 메모리 셀들에 있어서, 설계에 연관된 결합비 엔지니어링이 없기 때문에 소자가 평평할 수 있다. 오히려, 상기 전하 트래핑 구조체에 트래핑된 전하가 없을 때의 전기장은 터널링 유전체와 상부 유전체에서 동일하다. 평평한 구조체 및 인접한 셀들 사이의 매우 작은 결합(coupling) 때문에, 제조 공정을 위한 최소 피처 크기(feature size)가 약 45nm를 넘어감에 따라, 유전체 전하 트래핑 구조체를 사용하는 메모리 셀들의 중요성이 플로팅 게이트 메모리 셀들을 추월할 것으로 예상된다.
SONOS-형 메모리 셀들 조차도 최소 피처 크기가 약 45nm 이하로 작아짐에 따라 성능 열화를 겪을 수 있음이 발견된다. 특히, 프린징 전계(fringing field)들에 기인하여 유전체 전하 트래핑 구조체 내에서 채널 폭을 따라 전하가 불균일하게 주입될 경우, 메모리 셀의 가장자리를 따라 대체로 낮은 쓰레숄드 전압을 갖는 영역이 발생되고, 반면에 채널 중심 영역들은 대체로 높은 쓰레숄드를 갖는다. 가장자리를 따라 형성된 낮은 쓰레숄드 영역은 성능 열화를 초래할 수 있다.
그러므로, 채널 폭 치수를 따라 전하 트래핑 구조체 내에 불균일한 전하 농도가 있더라도 상기 채널 폭 치수를 따라 상대적으로 일정한 쓰레숄드 전압을 유지하는 것이 요구된다.
본 발명이 해결하고자 하는 과제는 채널 폭 치수를 따라 전하 트래핑 구조체 내에 불균일한 전하 농도가 있더라도 상기 채널 폭 치수를 따라 일정한 쓰레숄드 전압을 유지할 수 있는 메모리 셀 및 메모리 소자를 제공하는 것이다.
본 발명은 비휘발성 메모리 소자에 관한 것으로, 더욱 상세하게는 터널 유전체와 유전체 전하 트래핑 구조체 사이에 도전층을 포함하는 비휘발성 메모리 소자에 관한 것인데, 상기 유전체 전하 트래핑 구조체는 상기 채널을 가로질러 트래핑된 전하의 불균일 분포를 가질 수 있다. 상기 도전층은 상기 유전체 전하 트래핑 층 내에 트래핑된 전하에 의해 영향을 받는 전기장을 상기 채널을 가로질러 더 균일하게 분포시키고, 상기 채널 폭 치수를 따라 상기 전하 트래핑 구조체 내에 불균일한 전하 농도가 있더라도, 상기 도전층 아래에서 상기 채널 폭 치수를 따라 더 일정한 쓰레숄드 전압을 가져온다.
따라서, 여기에 설명된 실시예는 메모리 셀을 포함하는데, 상기 메모리 셀은 기판 표면 근처에 채널 영역에 의해 분리된 소스 영역 및 드레인 영역과, 약 3 나노미터보다 더 큰 유효 산화막 두께(effectivel oxide thickness; EOT)를 가짐으로써 상기 기판으로부터 상기 전하 트래핑층으로의 직접 터널링을 억제하기에 충분한 두께 및 유전 특성을 구비하고 상기 채널 영역 상부에 배치된 터널링 배리어 유전 구조체와(여기서 EOT는 실리콘 산화막의 유전상수와 상기 터널링 배리어 유전 구조 체 재료의 유전 상수의 비에 따라 스케일링된 상기 재료의 실제 두께에 의해 결정된다), 적어도 부분적으로, 바람직하게는 상기 채널 폭 치수에서 완전히, 더욱 바람직하게는 상기 채널 폭 및 채널 길이 치수 양자에서 완전히 상기 채널 영역을 덮고 상기 터널링 배리어 유전 구조체 상부에 배치된 도전층과, 상기 도전층 상부에 배치된 유전체 전하 트래핑 구조체와, 상기 전하 트래핑 구조체 상부에 배치된 상부 유전 구조체와, 상기 상부 유전 구조체 상부에 배치된 상부 도전층을 포함한다. 상기 도전층은 상기 채널 상부 및 상기 터널 유전체 상부에 등전위면을 수립함으로써 상기 전하 트래핑층 내의 불규칙한 전하 분포를 중화하도록 작용하고, 상기 전하 트래핑층 내에 트래핑된 전하에 의해 영향 받은 전기장을 분산시킨다.
몇몇 실시예들에 있어서, 상기 터널링 배리어 유전 구조체는 실리콘 산화물(SiO2) 또는 실리콘 산질화물(SiON)을 포함한다. 몇몇 실시예들에 있어서, 상기 터널링 배리어 유전 구조체는 밴드갭 공학기술로 제조된(bandgap engineered) 터널링 배리어 구조체를 포함한다. 몇몇 실시예들에 있어서, 상기 밴드갭 공학기술로 제조된 터널링 배리어 구조체는 다중층들을 포함하는데, 그 일예는 제1 실리콘 산화층, 상기 제1 실리콘 산화층 상부에 배치된 실리콘 질화층, 및 상기 실리콘 질화층 상부에 배치된 제2 실리콘 산화층을 포함한다. 여기에 설명된 실시예들에 있어서, 상기 터널링 배리어 유전 구조체의 트래핑 효율은 무시될 수 있다.
상기 도전층은 2 내지 6 나노미터 두께의 도핑된 폴리실리콘일 수 있으며, 또는 상기 채널 영역 상부의 전계를 분산시키도록 작용하기에 충분한 전도도를 갖 는 다른 유사한 도전 재료들일 수 있다. 상기 도전층은 절연 재료들에 의해 소자 내의 다른 도전 재료들로부터 분리된다.
다양한 실시예들에 있어서, 상기 전하 트래핑 구조체는 실리콘 질화물, 나노-입자가 매립된 유전체들, 또는 Al2O3, Hf2O3 등과 같은 "고유전율"(high-K) 금속 산화물들을 포함하는 다른 재료들을 포함한다. 여기에 설명된 상기 메모리 셀의 몇몇 실시예들에 있어서, 상기 도전층 상부의 상기 전하 트래핑 구조체는 다중층들을 포함하는데, 그 일예는 하부 유전층 및 상기 하부 유전층 상부에 배치된 전하 트래핑층을 포함한다.
위에서 설명된 바와 같이 구현된 셀들을 포함하는 집적회로 메모리 소자가 또한 설명된다.
여기에 설명된 바와 같은 메모리 셀을 제조하기 위한 방법은 반도체 기판의 표면 상에 터널링 배리어 유전 구조체를 형성하고, 상기 터널링 배리어 유전 구조체 상에 도전층을 형성하고, 상기 도전층 상에 전하 트래핑 구조를 형성하고, 상기 전하 트래핑 구조 상에 상부 유전 구조체를 형성하고, 상기 유전 구조체 상에 상부 도전층을 형성하고, 상기 반도체 기판 내에 도펀트들을 임플란트함으로써 소스 영역 및 드레인 영역을 형성하는 것을 포함하며, 그 결과 상기 소스 영역 및 드레인 영역은 채널에 의해 분리되고, 상기 채널은 상기 터널링 배리어 유전 구조체 아래에 있다.
특정 실시예들에 있어서, 제조하는 방법은 상기 메모리 셀들 사이에 복수개 의 분리 구조체들을 유전재료로 형성하는 것을 포함한다.
본 발명의 다른 측면들 및 장점들은 이하에서 도면들, 상세한 설명 및 특허청구범위를 통해 알 수 있다.
본 발명의 실시예들에 따르면, 채널 폭 치수를 따라 전하 트래핑 구조체 내에 불균일한 전하 농도가 있더라도 상기 채널 폭 치수를 따라 일정한 쓰레숄드 전압을 유지할 수 있는 메모리 셀 및 메모리 소자를 제공할 수 있다.
도 1-19를 참조하여 다양한 실시예들에 대한 상세한 설명이 제공된다.
도 1은 종래의 SONOS-형 메모리 셀의 기본 구조를 예시한다. 상기 셀은 반도체 기판(10) 상에 형성되는데, 기판 내에서 제1 도핑 영역(11)이 소스 단자로 작용하고 제2 도핑 영역(12)이 드레인 단자로 작용한다. 제어 게이트(13)가 하부 터널링 배리어 유전체(14), 유전체 전하 트래핑층(15) 및 상부 유전체(16)를 포함하는 전하 트래핑 구조체 상부에 형성된다. 상기 메모리 셀의 채널은 상기 소스 단자(11)와 드레인 단자(12) 사이의 기판(10) 영역이다. 도 1에 도시된 치수 L이 전형적으로 채널 길이(L)로 언급되는데, 이는 전류가 소스와 드레인 사이에서 채널의 이 치수를 따라 흐르기 때문이다. 도 1에 도시된 SONOS-형 메모리 셀은 종종 NAND 어레이 배열로 구성되는데, 어레이 내의 열(column)은 접지 콘택과 글로벌 비트라인(global bit line) 콘택 사이에서 직렬로 정렬된 메모리 셀들의 세트들을 포함한다.
도 2는 NAND 어레이 배열에서 워드라인(13)과 평행하게 채널 폭 치수를 따라 취해진 기본적인 종래 SONOS-형 메모리 셀들의 단면도를 예시한다. 자세하게 살펴보면, 소스 및 드레인 단자들은 도 2의 도면의 평면 상부 및 하부에 위치한다. 메모리 셀들의 개별 열들은 얕은 트렌치 분리(shallow trench isolation; STI) 구조체들(20)과 같은 분리 구조체들에 의해 분리된다. 이 방식에 있어서, 메모리 셀들의 열들은 얕은 트렌치 분리 구조체의 폭에 의해 분리된 밀집된 어레이로 위치할 수 있는데, 이 폭은 소자 제조를 위해 사용되는 기술의 최소 피처 크기(F) 정도일 수 있다. 마찬가지로, 채널 폭(W)은 도시된 바와 같은 NAND 어레이 배열에 대해 최소 피처 크기(F) 정도일 수 있다. 도 2에, 상기 채널의 가장자리들 상의 전기장 선들(21, 22)을 포함하여 상기 채널과 워드라인(13) 사이의 유전층들을 통과하는 전기장 선들이 예시되어 있다. 상기 전기장 선들(21, 22)은 프린징 전계(fringing fields)를 대표하는데, 이는 상기 전하 트래핑층(15)의 가장자리들에서 전하 트래핑의 효율을 감소시킨다. 도 2에 예시된 실시예에 있어서, 하부 유전체(14), 전하 트래핑층(15) 및 상부 유전체(16) 조합에 대한 EOT(전형적으로 20nm 정도)는 채널 폭(W)보다 상당히 작고, 프린징 전계 효과는 소자 동작을 사실상 방해하지 않는다. 상기 EOT는 실리콘 산화막의 유전 상수 대 상기 유전층들 재료의 유전 상수의 비율에 의해 스케일링된 유전층들의 두께와 동일한 것으로 정의된다.
SONOS-형 메모리 셀들 조차도 최소 피처 크기가 약 45 nm 이하로 작아짐에 따라 성능 열화를 겪는 것이 발견된다. 예를 들어, 도 3은 도 2에 유사한 구조를 예시하는데, 채널 폭(W)이 하부 유전체(54), 전하 트래핑층(55) 및 상부 유전 체(56)의 조합에 대한 EOT에 상당하도록 감소된다. 이 실시예에 있어서, 상기 메모리 셀은, STI 구조체들(60)에 의해 분리된 셀들의 열들(columns)과 함께, 폴리실리콘 워드라인(53)을 포함한다. 이 실시예에 있어서, 프린징 전계를 나타내는 전기장 선들(61, 62)은 전하 트래핑층(55)의 효율에 상당한 영향을 미칠 수 있다. 특히, 상기 프린징 전계에 기인하여 채널 폭을 따른 전하 트래피층 내로의 전하의 불균일한 주입은 채널의 가장자리들을 따라 사실상 낮은 쓰레숄드 전압을 구비하는 영역들을 초래할 수 있으며, 반면에 상기 채널의 중심 쪽 영역들은 사실상 높은 쓰레숄드를 갖는다.
도 4는 종래 메모리 셀의 채널 폭 치수를 따라 분포된 전하 트래핑층 내 불균일한 전하 트래핑 분포를 예시한다. 도 4에서 볼 수 있듯이, 채널의 왼쪽 상에서 전하 트래핑 층 내 전하 농도가 채널 중앙 근처의 농도에 비해 낮다. 또한, 채널의 오른쪽 상에서 전하 트래핑층 내의 전하 농도가 상기 채널 중앙 근처의 농도에 비해 낮다. 도 5는 도 4에 도시된 불균일한 전하 트래핑 분포가 채널 폭 치수를 따른 메모리 셀의 유효 쓰레숄드 전압의 분포를 초래하는 것을 예시한다. 따라서, 높은 쓰레숄드 상태로 프로그램된 메모리 셀이 상기 셀의 가장자리들을 따라 여전히 낮은 쓰레숄드 영역들을 가질 수 있다. 도 6은 상기 프린징 효과에 의해 유발된 불균일한 전하 분포하에서 SONOS-형 메모리 셀의 채널을 통한 드레인 전류(Id) 대 게이트 전압(Vg)의 I-V 특성을 예시한다. 왼쪽의 자취(trace, 50)는 프로그램되지 않은 "초기"(fresh) 상태인 셀에 대해 양호한 I-V 특성을 보여준다. 프로그램이 진행되고 전하 트래핑층에 트래핑된 전하가 증가함에 따라, 자취(51), 자취(52) 및 자 취(53)는 특히 서브쓰레숄드(subthreshold) 영역에서 I-V 특성이 악화되는 것을 예시한다. 상기 전하 트래핑 구조체의 가장자리들에서 전하를 트래핑하지 못하기 때문에 서브쓰레숄드 전류가 고정되는데, 도면에서 점선 타원으로 표시되어 있다.
도 7은 일 실시예에 따른 상기 터널링 배리어 유전 구조체(105) 상부에 도전층(101)을 포함하는 유전체 전하 트래핑 메모리 셀(100)의 채널 길이 치수(L)를 따라 취해진 단면도를 예시한다. 도 7에 예시된 실시예에 있어서, 메모리 셀(100)은 각각 소스 및 드레인으로 작용하는 도핑된 영역(102)과 도핑된 영역(103)을 구비하는 기판(104)을 포함하는데, 도핑된 영역(102)과 도핑된 영역(103)은 채널에 의해 분리된다. 도 7에 예시된 실시예에 있어서, 이 예에서 단일의 유전층인 터널링 배리어 유전 구조체(105)가 기판(104) 표면 상에 상기 채널 상부에 배치된다. 도 7에 예시된 실시예에 있어서, 메모리 셀(100)은 상기 터널링 배리어 유전 구조체(105) 상부에 배치된 도전층(101), 상기 도전층(101) 상부에 배치된 전하 트래핑 구조체(106), 상기 전하 트래핑 구조체(106) 상부에 배치된 상부 유전 구조체(107), 상기 상부 유전 구조체(107) 상부에 배치된 상부 도전층(108)을 더 포함한다. 특정 실시예들에 있어서, 상기 터널링 배리어 구조체(105)는 실리콘 산화물(SiO2) 또는 실리콘 산질화물(SiON)을 포함할 수 있다. 특정 실시예들에 있어서, 상기 터널링 배리어 유전 구조체(105)는 4 내지 6nm 정도의 두께를 갖는 실리콘 산화물을 포함한다. 특정 실시예들에 있어서, 상기 전하 트래핑 구조체(106)는 실리콘 질화물, 나노-입자가 매립된 유전체들, 또는 Al2O3, Hf2O3 등과 같은 "고유전율"(high-K) 금 속 산화물들을 포함하는 다른 재료들을 포함한다. 특정 실시예들에 있어서, 상기 전하 트래핑 구조체(106)는 5 내지 7nm 정도의 두께를 갖는 실리콘 질화물을 포함한다. 특정 실시예들에 있어서, 상기 상부 유전 구조체(107)는 실리콘 산화물, 또는 다른 유전 재료, 예컨대 Al2O3, Hf2O3 등과 같은 "고유전율"(high-K) 금속 산화물을 포함한다. 특정 실시예들에 있어서, 상기 상부 유전 구조체(107)는 5 내지 9nm 정도의 두께를 갖는 실리콘 산화물을 포함한다. 또한, 특정 실시예들에 있어서, 상기 도전층(101)은 p-형 폴리실리콘, n-형 폴리실리콘, 다른 도핑된 반도체 재료들, 또는 금속들, 예컨대 알루미늄, 구리 또는 텅스텐을 포함할 수 있다. 대표적인 실시예에 있어서, 상기 도전층(101)은 약 2 내지 6nm의 두께를 갖는 도핑된 폴리실리콘을 포함한다. 바람직한 실시예에 있어서, 상기 도전층(101)은, 이웃하는 셀들 내의 도전층들 사이에서 전기장에 의해 유발되는 간섭이 작고 메모리 셀들의 성능을 방해하지 않을 정도로 얇고, 또한 전기장 분산을 제공하는 층을 신뢰성 있게 형성하도록 충분히 두껍다. 특정 실시예들에 있어서, 상부 도전층(108)은 p-형 폴리실리콘, n-형 폴리실리콘, 다른 도핑된 반도체 재료들, 또는 금속들, 예컨대 알루미늄, 구리 또는 텅스텐을 포함할 수 있다. 이들 예의 실시예들에서 선택된 재료들은 쉽게 제조되는 재료들을 대표한다. 광범위한 다른 재료들 및 조합들이 또한 상기 메모리 셀 층들 및 구조체들을 위해 사용될 수 있다.
도 8은 일 실시예에 따른 도 7에 도시된 것과 같은 메모리 셀들의 어레이의 채널 폭 치수를 따라 취해진 단면도를 예시한다. 도 8에 예시된 실시예에 있어서, 메모리 셀들은 트렌치 분리 구조체들(110)에 의해 분리된다. 도 8에 예시된 실시예에 있어서, 채널 폭(W)은 그 크기가 메모리 셀 내의 터널링 배리어 유전 구조체(105), 전하 트래핑 구조체(106) 및 상부 유전 구조체(107)의 EOT에 상당하다. 도전층(101)은 유전체가 아니고 도전층이기 때문에 메모리 셀의 EOT에 영향을 주지 않는다. 도전층(101)의 한 가지 특성은 플로팅 게이트 메모리 셀과 같이 큰 결합 비를 유발하기 위한 엔지니어링이 필요하지 않다는 점이다. 오히려, 채널 상부에 배치된 도전층(101)의 면적 대 채널 면적의 비율은 채널 상부에 배치된 상부 도전층(108)의 면적 대 도전층(101)의 면적의 비율과 거의 동일할 수 있다. 이 방식으로, 도전층(101) 상부의 전기장은 도전층(101) 아래의 전기장과 거의 동일하다. 약간의 전자들이 도전층(101) 내에 포획되어 있더라도, 프로그램하는 동안 인가된 큰 전기장은 즉시 상기 전자들의 전부 또는 대부분을 전하 트래핑층(106)으로 휩쓸어갈 것이다.
도 8에 예시된 바와 같이, 프린징 전계들(111, 112, 113)은 도전층(101)의 일정한 전위에 의해 종단된다. 따라서, 전하 트래핑 구조체(106) 내의 프린징 전계 효과가 감소된다. 더욱이, 도 8에 예시된 것과 같은 메모리 셀 내에서 불균일한 전하 분포가 발생하는 정도까지는, 상기 도전층(101)의 일정한 전위가 터널링 배리어 유전 구조체(105)를 가로질러 전기장을 균일하게 분포시키고 채널 내의 쓰레숄드 전압의 유효 분포가 채널 폭 치수 내에서 더 균일하도록 할 것이다.
도 9는 도 8에 예시된 것과 같은 도전층을 구비하는 유전체 전하 트래핑 메모리 셀의 채널 폭 치수를 가로지르는 전하 농도의 일 예를 예시한다. 이 예에 대 해서, 도 8에 예시된 것과 같은 메모리 셀에 대한 전하 농도의 분포는 위에서 논의된 바와 같은 전형적인 SONOS-형 메모리 셀의 그것에 유사하다. 도 10은 도전층(101)이 채널 폭 치수 내에서 쓰레숄드 전압(VT) 분포 상에 미칠 수 있는 효과를 예시한다. 도 10에 예시된 바와 같이, 도전층(101) 내의 일정한 전위는 채널 폭 치수 내에서 쓰레숄드 전압의 균일한 분포를 가져온다. 그러므로, 전하 트래핑 구조체(106) 내에 전하가 불균일하게 분포되어 있더라도, 메모리 셀의 성능은 거의 열화되지 않는다.
도 11은 전하 트래핑 구조체 내의 불균일한 전하 분포 하에서 일 실시예에 따른 도전층을 구비하는 유전체 전하 트래핑 메모리 셀의 드레인 전류(Id) 대 게이트 전압(Vg)의 I-V 특성을 시뮬레이션한 결과를 예시한다. 왼쪽의 자취(80)는 프로그램되지 않은 "초기"(fresh) 상태인 셀에 대해 양호한 I-V 특성을 보여준다. 프로그램이 진행되고 전하 트래핑 구조체 내에 트래핑된 전하가 증가할 때, 자취(81) 및 자취(82)는 I-V 특성이 악화되지 않는 것을 예시한다. 서브쓰레숄드(subthreshold) 전류 형태는 쓰레숄드 전압이 증가함에 따라 변함없이 유지된다.
도 12는 도전층을 구비하는 유전체 전하 트래핑 메모리 셀의 다른 실시예의 채널 폭 치수에 따른 단면도를 예시한다. 도 12에 예시된 실시예에 있어서, 메모리 셀(211)은 채널 및 소스와 드레인으로 작용하는 도핑된 영역들을 구비하는 기판(207)을 포함하고, 트렌치 분리 구조체들(209, 210)에 의해 인접한 소자들로부터 분리된다. 도 12에 예시된 실시예에 있어서, 터널링 배리어 유전 구조체(200)가 기판(207) 표면 상에 상기 채널 상부에 배치되는데, 이 구조체는 본 예에 있어서 얇 은 실리콘 산화층(201), 얇은 실리콘 질화층(202) 및 얇은 실리콘 산화층(203)으로 이루어진 밴드갭 공학기술로 제조된 터널링 배리어 구조체를 포함한다. 도 12에 예시된 실시예에 있어서, 메모리 셀211)은 상기 터널링 배리어 유전 구조체(200) 상부에 배치된 도전층(204), 상기 도전층(204) 상부에 배치된 전하 트래핑 구조체(205), 상기 전하 트래핑 구조체(205) 상부에 배치된 상부 유전 구조체(206) 및 상기 상부 유전 구조체(206) 상부에 배치된 상부 도전층(208)을 더 포함한다. 특정 실시예들에 있어서, 상기 도전층(204)은 p-형 폴리실리콘, n-형 폴리실리콘, 다른 도핑된 반도체 재료들, 또는 금속들, 예컨대 알루미늄, 구리 또는 텅스텐을 포함할 수 있다. 바람직한 실시예들에 있어서, 상기 도전층(204)은, 이웃하는 셀들 내의 도전층들 사이에서 전기장에 의해 유발되는 간섭이 작고 메모리 셀들의 성능을 방해하지 않을 정도로 얇고, 또한 전기장 분산을 제공하는 층을 신뢰성 있게 형성하도록 충분히 두껍다. 특정 실시예들에 있어서, 전하 트래핑 구조체(205)는 실리콘 질화물, 나노-입자가 매립된 유전체들, 또는 Al2O3, Hf2O3 등과 같은 "고유전율"(high-K) 금속 산화물들을 포함하는 다른 재료들을 포함한다. 특정 실시예들에 있어서, 상기 상부 유전 구조체(206)는 실리콘 산화물, 또는 다른 유전 재료, 예컨대 Al2O3, Hf2O3 등과 같은 "고유전율"(high-K) 금속 산화물을 포함한다. 특정 실시예들에 있어서, 상기 상부 도전층(208)은 p-형 폴리실리콘, n-형 폴리실리콘, 다른 도핑된 반도체 재료들, 또는 금속들, 예컨대 알루미늄, 구리 또는 텅스텐을 포함할 수 있다. 이들 예의 실시예들에서 선택된 재료들은 쉽게 제조되는 재료들을 대표한 다. 광범위한 다른 재료들 및 조합들이 또한 상기 메모리 셀 층들 및 구조체들을 위해 사용될 수 있다. 밴드갭 공학기술로 제조된 터널링 배리어 구조체를 갖는 도 12의 실시예는 홀 터널링을 유발하는 바이어싱 배열을 이용하여 효율적으로 소거될 수 있다.
도 13은 도전층(251)을 구비하는 유전체 전하 트래핑 메모리 셀(259)의 또 다른 실시예의 채널 폭 치수에 따른 단면도를 예시한다. 도 13에 예시된 실시예에 있어서, 메모리 셀(259)은 채널과 소스 및 드레인으로 작용하는 도핑된 영역들을 구비하는 기판(257)을 포함하고 트렌치 분리 구조체들(255, 256)에 의해 인접한 소자들로부터 분리된다. 도 13에 예시된 실시예에 있어서, 터널링 배리어 유전 구조체(250)가 기판(257) 표면 상에 상기 채널 상부에 배치되는데, 이 구조체는 본 예에서 약 3nm 보다 큰 EOT를 갖는 단일의 유전층이다. 도 13에 예시된 실시예에 있어서, 메모리 셀(259)은 상기 터널링 배리어 유전 구조체(250) 상부에 배치된 도전층(251), 상기 도전층(251) 상부에 배치되고 본 예에서 하부 유전층(252)과 상기 하부 유전층(252) 상부에 배치된 전하 트래핑층(253)을 포함하는 전하 트래핑 구조체, 상기 전하 트래핑층(253) 상부에 배치된 상부 유전 구조체(254) 및 상기 상부 유전 구조체(254) 상부에 배치된 상부 도전층(258)을 더 포함한다. 특정 실시예들에 있어서, 상기 터널링 배리어 구조체(250)는 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다. 특정 실시예들에 있어서, 상기 하부 유전층(252)은 실리콘 산화물을 포함한다. 특정 실시예들에 있어서, 상기 전하 트래핑층(253)은 실리콘 질화물, 나노-입자가 매립된 유전체들, 또는 Al2O3, Hf2O3 등과 같은 "고유전율"(high-K) 금속 산화물들을 포함하는 다른 재료들을 포함한다. 특정 실시예들에 있어서, 상기 상부 유전 구조체(254)는 실리콘 산화물, 또는 다른 유전 재료, 예컨대 Al2O3, Hf2O3 등과 같은 "고유전율"(high-K) 금속 산화물을 포함한다. 또한, 특정 실시예들에 있어서, 상기 도전층(251)은 p-형 폴리실리콘, n-형 폴리실리콘, 다른 도핑된 반도체 재료들, 또는 금속들, 예컨대 알루미늄, 구리 또는 텅스텐을 포함할 수 있다. 바람직한 실시예들에 있어서, 상기 도전층(251)은, 이웃하는 셀들 내의 도전층들 사이에서 전기장에 의해 유발되는 간섭이 작고 메모리 셀들의 성능을 방해하지 않을 정도로 얇고, 또한 전기장 분산을 제공하는 층을 신뢰성 있게 형성하도록 충분히 두껍다. 특정 실시예들에 있어서, 상기 상부 도전층(258)은 p-형 폴리실리콘, n-형 폴리실리콘, 다른 도핑된 반도체 재료들, 또는 금속들, 예컨대 알루미늄, 구리 또는 텅스텐을 포함할 수 있다. 이들 예의 실시예들에서 선택된 재료들은 쉽게 제조되는 재료들을 대표한다. 광범위한 다른 재료들 및 조합들이 상부 유전 구조체(254), 터널링 배리어 유전 구조체(250) 및 하부 유전층(252)을 위해 사용될 수 있다. 유전층(252)은 도전층(251)과 전하 트래핑층(253) 사이의 가능한 전도를 차단한다.
도전층 및 유전체 전하 트래핑 구조체를 갖는 여기에 설명된 상기 메모리 셀은 다양한 바이어싱 배열들을 사용하여 소거될 수 있다. 예를 들어, 상기 셀은, 게이트와 채널 사이에 인가된 음의 전압으로, 상기 하부 터널링 배리어 유전층을 통 한 파울러 노드하임(Fowler Nordhiem) 터널링에 의해 상기 전하 트래핑 구조체로부터 전자 방출(de-trapping)을 유발하도록 바이어스될 수 있다. 다른 실시예들에 있어서, 특히 밴드갭 공학기술로 제조된 터널링 배리어 유전체를 터널링 배리어 유전 구조체로 사용하는 도 12의 실시예에서 바이어싱 배열이 기판 홀 터널링을 유발하도록 적용될 수 있다. 상기 메모리 셀은 상기 전하 트래핑 구조체 내로 파울러 노드하임 터널링에 의한 전자들의 주입을 유발하는 게이트로부터 채널로의 양의 전압을 포함하는 바이어싱 배열을 사용하여, 또는 다른 바이어싱 배열들을 사용하여 프로그램될 수 있다.
도 14-18은 여기서 설명된 바와 같은 전하 분산층을 갖는 유전체 전하 트래핑 메모리 셀을 이용하여 NAND 플래시 메모리 어레이를 제조하기 위한 공성 순서의 일 실시예를 예시한다. 상기 제조 공정의 하나의 실시예에 따른 첫번째 단계가 도 14에 예시되어 있는데, 재료들의 적층(stack)이 반도체 기판(300) 상에 형성된다. 우선, 본 예에서 터널링 배리어 유전층을 포함하는 터널링 배리어 유전 구조체(301)가 기판(300) 표면 상에 형성된다. 다음, 도전층(302)이 상기 터널링 배리어 유전 구조체(301) 상에 형성된다. 다음, 본 예에서 전하 트래핑층을 포함하는 전하 트래핑 구조체(303)가 상기 도전층(302) 상에 형성된다. 그 후, 본 예에서 상부 유전층인 상부 유전 구조체(304)가 상기 상부 전하 트래핑 구조체(303) 상부에 형성된다. 다음, 상부 유전층(305)이 상기 상부 유전 구조체(304) 상부에 형성된다. 도 14에 예시된 실시예에 있어서, 다음으로 하드 마스크층(306)이 상기 상부 유전층(305) 상부에 형성된다. 상기 터널링 배리어 유전 구조체(301)가 실리콘 산 화물(SiO2)을 포함하는 특정 실시예들에 있어서, 상기 실리콘 산화물의 두께는 3 내지 6nm의 범위 내에 있을 수 있다. 상기 도전층(302)이 폴리실리콘을 포함하는 특정 실시예들에 있어서, 상기 폴리실리콘의 두께는 2 내지 6nm의 범위 내에 있을 수 있다. 상기 전하 트래핑 구조체(303)가 실리콘 질화물을 포함하는 특정 실시예들에 있어서, 상기 실리콘 질화물의 두께는 4 내지 8nm의 범위 내에 있을 수 있다. 상기 상부 유전 구조체(304)가 실리콘 산화물을 포함하는 특정 실시예들에 있어서, 상기 실리콘 산화물의 두께는 5 내지 9nm의 범위 내에 있을 수 있다. 상기 상부 도전층(305)이 폴리실리콘을 포함하는 특정 실시예들에 있어서, 상기 폴리실리콘의 두께는 약 50nm일 수 있다. 상기 하드 마스크층(306)이 실리콘 질화물을 포함하는 특정 실시예들에 있어서, 상기 실리콘 질화물의 두께는 약 100 나노미터일 수 있다. 제조 공정의 이 첫번째 단계에서 증착된 층들은 위에서 설명된 바와 같은 도 12 및 13의 실시예들 또는 다른 유사한 실시예들의 구현을 위해 다양하게 변형될 수 있다.
도 15는 본 공정의 일 실시예에 따른 제조 공정에서 다음 단계를 예시한다. 이 단계에서, 포토리소그래피 공정 또는 다른 패턴 정의 공정이 트렌치 분리 구조체들의 위치를 정의하기 위해 사용될 수 있다. 그 후, 트렌치들인 상기 패턴에 따라 식각된다. 상기 식각은 상기 하드 마스크층(306), 상부 도전층(305), 상부 유전 구조체(304), 전하 트래핑 구조체(303), 도전층(302), 터널링 배리어 유전 구조체(301)를 관통하고 기판(300) 내로 들어가서 메모리 셀들의 행들(rows)을 분리하 기 위한 기판 트렌치들을 정의한다. 다음, 상기 갭들이 예컨대 고밀도 플라즈마(HDP) 화학기상증착 기술을 사용하여 실리콘 산화물 또는 다른 유전 재료로 채워지고, 그 결과 상기 트렌치들 사이의 하드 마스크층 상부에 모자(hat) 모양의 구조체들(310, 311) 및 기판(300) 내로 연장하는 트렌치 분리 구조체들(312, 313, 314)이 형성된다. 특정 실시예들에 있어서, 상기 트렌치 분리 구조체는 약 200nm까지 기판 내로 연장한다.
도 16은 상기 제조 공정의 다음 단계를 예시한다. 도 16에 예시된 실시예는 예컨대 화학적 기계적 연마(CMP)로 상기 트렌치 분리 증착 공정에서 생성된 모든 여분의 산화물을 제거하고, 하드 마스크층을 스트립하고, 예컨대 습식 플루오르화수소 용액 침지 식각으로 상부 도전층(305)으로부터 산화물을 제거하는 것을 포함한다.
도 17은 상기 제조 공정의 다음 단계을 예시한다. 이 단계에서, 상부 도전층 재료의 추가적인 층(315)이 워드라인을 정의할 목적으로 도 16의 구조체 상부에 형성된다. 특정 실시예들에 있어서, 상기 추가적인 층(315)은 폴리실리콘 또는 다른 도전체를 포함한다. 그 후, 상기 층(315)은 어레이의 워드라인들을 정의하기 위한 리소그래피 단계 또는 다른 패터닝 단계를 위해 준비되도록 세정된다. 워드라인들을 위한 패턴은 적어도 상기 도전층(302)을 관통하여, 또는 도 18에 예시된 바와 같이 기판(300) 까지 식각되어 메모리 셀들의 행들(rows)을 생성한다.
도 18은 메모리 셀들의 행들을 따라 정렬된 제1 워드라인(315-1) 및 제2 워드라인(315-2)을 구비하는 결과적인 구조체의 일부를 예시한다. 그 후, 소스 및 드 레인 단자들이 상기 워드라인들 사이에 도펀트들을 임플란트함으로써 형성되어 소스 및 드레인 영역들을 워드라인들의 대향하는 양쪽 상에 정의하고, 이에 더하여 셀들 내의 상기 도전층들을 분리시키기 위해 상기 워드라인들 사이에 유전 재료를 채우고, 금속층을 패터닝하는 등의 다른 공정들이 수행되어 소자를 완성한다.
도 18에 도시된 바와 같이 구현된 셀들의 채널 영역들은 워드라인(315-1)의 폭에 의해 정의된 소스 및 드레인 영역들(도시하지 않음) 사이에 길이를 갖는데, 일반적으로 임플란트 공정 동안 도펀트들의 확산에 의해 감소된다. 상기 채널의 폭(W)은 STI 구조체들(312, 313) 사이의 거리에 의해 정의된다. 여기서 정의된 바와 같은 상기 채널의 길이 및 폭은 상기 채널의 활성 영역 면적을 확정하는데, 워드라인(315-1)의 폭과 STI 구조체들 사이의 거리를 곱한 값보다 작거나 같다.
예시된 구조체에서 도전층(302)은 거의 평평하고 그 상부 및 하부 표면들 상에 거의 동일한 면적을 갖는다. 도전층(302)의 면적은 STI 구조체들 사이의 거리 및 워드라인들의 폭을 결정하는 식각 공정들에 의해 정의된다. 따라서, 도전층(302)의 상부 및 하부 표면들의 면적은 서로 거의 동일하고, 워드라인의 폭 및 STI 구조체들 사이의 거리의 곱과 거의 동일하다. 마찬가지로, 본 실시예에서 셀에 대한 상부 콘택의 면적은 STI 구조체들 사이의 거리 및 워드라인들의 폭을 결정하는 식각 공정들에 의해 정의된다. 따라서, 셀에 대한 상부 콘택으로 작용하는 워드라인의 하부 표면의 면적은 상기 도전층의 상부 표면의 면적과 거의 동일하고, 워드라인의 폭과 STI 구조체들 사이의 거리의 곱으로 정의된다.
도 18의 사시도에서 볼 수 있듯이, 45nm 미만의 임계 피처 크기를 정의하는 공정들로 제조된 여기에 설명된 바와 같은 대표적인 메모리 셀의 채널 영역은 45nm 미만의 소스와 드레인 사이의 길이와, 45 나노미터 미만의 상기 길이에 직교하는 폭을 갖는다.
30nm 미만의 임계 피처들을 정의하는 공정으로 제조된 대표적인 실시예들에 있어서, 채널 영역은 30 nm 미만의 소스와 드레인 사이의 길이와, 30 나노미터 미만의 상기 길이에 직교하는 폭을 갖고, 여기서 상기 다층 적층은 약 20nm 또는 그 미만의 유효 산화막 두께를 갖고, 상기 채널 영역은 상기 다층 적층의 유효 산화막 두께의 1.5배 미만인 상기 길이에 직교하는 폭을 갖는다.
대표적인 실시예에 있어서, 메모리 셀의 채널 폭(W)은 45nm 미만이다. 메모리 셀의 유효 산화막 두께는 상기 전하 트래핑 구조체 내의 유전층들에 기초하며, 일 실시예에 있어서, 15 내지 25nm 정도이다. 이 구조체를 갖는 메모리 셀들에 대해서, 상기 채널 폭은, 터널링 배리어 유전체, 전하 트래핑 구조체 및 상부 유전층의 조합에 대한 EOT로 계산된 메모리 셀의 유효 산화막 두께의 약 1.5배 미만일 수 있으며, 더 바람직하게는 상기 메모리 셀에 대한 유효 산화막 두께와 거의 동일할 수 있다. 메모리 셀들의 EOT 미만으로, 20nm 또는 그 미만의 좁은 채널 폭을 갖는 실시예들이 포토레지스트 트리밍(trimming) 기술, 위상 전이 마스킹(phase shift masking), 또는 다른 서브 리소그래피 패터닝 기술들을 사용하여 구현될 수 있다.
특성 실시예들에 있어서, 메모리 셀들은 45nm 미만 및 바람직하게는 다층 적층의 EOT 정도의 채널 폭들을 가지고 NAND 어레이들로 배열될 수 있다. 상기 얇은 도전층이 터널링 배리어 유전 구조체 상부에 있으며, 등전위 층을 제공하여 상기 채널 상부에 전기장 분포를 균일하게 만든다. 상기 터널링 배리어 유전 구조체는 실리콘 산화물 또는 실리콘 산질화물의 층으로 이루어질 수 있다. 또한, 상기 터널링 배리어는 다층 구조체로 이루어질 수 있다. 여기에 설명된 메모리 셀의 실시예들에 있어서, 상기 터널링 배리어 유전 구조체의 유효 산화막 두께는, 그것이 단일층이든 또는 다층 구조체이든, 두께가 3nm 보다 크며, 따라서 상기 도전층은 상기 터널링 배리어의 일부가 되지 않는다. 게이트 제어 능력은 아주 좁은 채널 폭(W<EOT)에 대해 유지며, 20nm 채널 폭 아래로 축소된 소자를 제공한다.
도 19는 터널링 배리어 유전체와 전하 트래핑 구조체 사이에 위에서 설명된 바와 같은 도전성 전계 분산층들을 구비하는 전하 트래핑 메모리 셀들의 어레이를 구비하는 집적회로의 간략화된 다이어그램이다. 집적회로(1950)는 반도체 기판 상에 도전층들을 사용하여 여기에서 설명된 바와 같은 비휘발성 메모리 셀들을 사용하여 구현된 메모리 어레이(1900)를 포함한다. 어레이(1900)의 메모리 셀들은 병렬, 직렬 또는 가상 접지(virtual ground) 어레이로 상호 연결될 수 있다. 행(row) 디코더(1901)가 메모리 어레이(1900) 내의 행들을 따라 정렬된 복수개의 워드라인들(1902)에 연결된다. 여기에서 설명된 바와 같은 메모리 셀들은 NAND 어레이들, 및 NOR 어레이들, 또는 다른 유형의 어레이 구조로 배열될 수 있다. 열(column) 디코더(1903)가 메모리 어레이(1900) 내의 열들을 따라 정렬된 복수개의 비트라인들(1904)에 연결된다. 주소들이 버스(1905) 상에서 열 디코더(1903) 및 행 디코더(1901)에 공급된다. 블록(1906) 내의 감지 증폭기들 및 데이터 입력(data-in) 구조체들이 데이터 버스(1907)을 통해 열 디코더(1903)에 연결된다. 데이터는 집적회 로(1950) 상의 입력/출력 포트들로부터 또는 집적회로(1950) 내부 또는 외부의 다른 데이터 소스들로부터 데이터 입력 라인(1911)을 통해 블록(1906) 내의 데이터 입력 구조체들로 공급된다. 데이터는 블록(1906) 내의 감지 증폭기들로부터 데이터 출력(data-out) 라인(1915)을 통해 집적회로(1950) 상의 입력/출력 포트들로, 또는 집적회로(1950)의 내부 또는 외부의 다른 데이터 목적지들로 공급된다. 바이어스 배열 상태 기계(bias arrangement state machine, 1909)는, 예컨대 밴드-밴드 전류들에 의해, 소거 확인 및 프로그램 확인 전압들과 같은 바이어스 배열 공급 전압들(1908)의 인가, 및 메모리 셀들의 프로그래밍, 소거 및 읽기를 위한 배열들을 제어한다. 상기 어레이는 프로세서, 다른 메모리 어레이들, 프로그램 가능한 로직(programmable logic), 전용 로직(dedicated logic) 등과 같은 다른 모듈들과 함께 상기 집적회로 상에 결합될 수 있다.
본 발명이 위에서 상세하게 설명된 바람직한 실시예들 및 예들을 참조하여 개시되지만, 이들 예들이 제한하려는 의미라기보다는 예시하려는 의미로 의도된 것임이 이해되어야 한다. 여기서 설명된 제조 단계들 및 구조들은 전체 집적회로의 제조에 대한 완전한 공정을 설명하지는 않는다. 본 발명은 당해 기술 분야에서 공지된 또는 개발되고 있는 다양한 집적회로 제조 기술과 결합하여 수행될 수 있다. 본 발명의 사상 및 다음의 청구범위 내에 있는 변형 및 조합이 당해 기술분야에서 숙련된 자들에게 즉시 발생할 것이다.
도 1은 종래 SONOS-형 메모리 셀의 기본 구조를 예시한다.
도 2는 NAND 어레이 배열에서 워드라인과 평행하게 채널 폭 치수를 따라 취해진 기본적인 종래 SONOS-형 메모리 셀들의 단면도를 예시한다.
도 3은 도 2에 유사한 구조를 예시하는데, 채널 폭이 하부 유전체, 전하 트래핑층 및 상부 유전체의 조합에 대한 유효 산화막 두께에 상당하게 감소되어 있다.
도 4는 종래 메모리 셀의 채널 폭 치수를 따라 분포된 불균일한 전하 트래핑 분포를 예시한다.
도 5는 도 4에 도시된 바와 같은 불균일한 전하 트래핑 분포가 채널 폭 치수를 따른 메모리 셀의 유효 문턱 전압의 분포를 초래하는 것을 예시한다.
도 6은 불균일한 전하 트래핑 분포하에서 SONOS-형 메모리 셀의 채널을 통과하는 드레인 전류 대 게이트 전압의 I-V 특성을 예시한다.
도 7은 일 실시예에 따른 터널링 배리어 유전 구조체 상부에 도전층을 포함하는 유전체 전하 트래핑 메모리 셀의 채널 길이 치수를 따라 취해진 단면도를 예시한다.
도 8은 일 실시예에 따른 도 7에 도시된 것과 같은 메모리 셀들의 어레이의 채널 폭 치수를 따라 취해진 단면도를 예시한다.
도 9는 도 8에 예시된 것과 같이 도전층을 구비하는 유전체 전하 트래핑 메모리 셀의 채널 폭 치수를 가로지르는 전하 농도의 일예를 예시한다.
도 10은 도전층 내의 일정한 전위 및 상기 일정한 전위가 채널 폭 치수 내에서 문턱전압의 분포에 미칠 수 있는 효과를 예시한다.
도 11은 불균일한 전하 분포 하에서 일 실시예에 따른 도전층을 구비하는 유전체 전하 트래핑 메모리 셀의 드레인 전류 대 게이트 전압의 I-V 특성을 시뮬레이션한 결과를 예시한다.
도 12는 일 실시예에 따른 도전층을 구비하는 유전체 전하 트래핑 메모리 셀의 채널 폭 치수를 따라 취해진 단면도를 예시하는데, 여기서 하부 유전 구조체는 밴드갭 공학기술로 제조된 터널링 배리어 구조체를 포함한다.
도 13은 일 실시예에 따른 도전층을 구비하는 유전체 전하 트래핑 메모리 셀의 채널 폭을 따라 취해진 단면도를 예시하는데, 여기서 상기 전하 트래핑 구조체는 유전층 상에 배치된 전하 트래핑층을 포함한다.
도 14는 일 실시예에 따른 메모리 어레이를 제조하기 위한 방법에 있어서 반도체 기판 상에 형성된 재료들의 적층(stack)을 포함하는 하나의 단계를 예시한다.
도 15는 일 실시예에 따른 메모리 어레이를 제조하기 위한 방법에 있어서 모든 층들 및 모든 구조체들을 관통하고 기판 내로 들어가는 분리 트렌치들의 식각 및 상기 분리 트렌치들 내에 유전 재료를 증착하는 것을 포함하는 단계를 예시한다.
도 16은 일 실시예에 따른 메모리 어레이를 제조하기 위한 방법에 있어서 상기 분리 트렌치 증착 단계에서 형성된 여분의 산화물의 제거, 하드 마스크층의 스트립, 및 상부 도전층으로부터 산화물의 제거를 포함하는 단계를 예시한다.
도 17은 일 실시예에 따른 메모리 어레이를 제조하기 위한 방법에 있어서 워드라인을 정의하기 위해 도 16의 구조체 중 상부 도전층 상에 추가적인 상부층 도전 재료를 형성하는 것을 포함하는 단계를 예시한다.
도 18은 일 실시예에 따른 메모리 어레이를 제조하기 위한 방법에 있어서 행들을 따라 정렬된 워드라인들을 구비하는 메모리 셀들의 행들을 생성하기 위해 터널링 배리어 유전 구조체 및 상기 터널링 배리어 유전 구조체 상부에 배치된 모든 층들 및 모든 구조체들을 식각하는 것을 포함하는 단계를 예시한다.
도 19는 전하 트래핑 메모리 셀들의 어레이 및 제어 회로를 구비하는 집적회로의 일 실시예에 따른 간략화된 다이어그램이다.

Claims (27)

  1. 기판 내에 채널 영역에 의해 분리된 소스 영역 및 드레인 영역과 함께 표면을 갖는 반도체 기판;
    상기 채널 영역 상부의 상기 기판 표면 상에 배치되고 3 나노미터보다 큰 유효 산화막 두께를 구비하는 터널링 배리어 유전 구조체, 상기 터널링 배리어 유전 구조체 상부 및 상기 채널 영역 상부에 배치된 도전층, 상기 도전층 상부 및 상기 채널 영역 상부에 배치된 전하 트래핑 구조체, 및 상기 전하 트래핑 구조체 상부 및 상기 채널 영역 상부에 배치된 상부 유전 구조체를 포함하는 상기 채널 상부의 다층 적층체; 및
    상기 상부 유전 구조체 상부 및 상기 채널 영역 상부에 배치된 상부 도전층을 포함하는 메모리 셀.
  2. 청구항 1에 있어서,
    상기 채널 영역은 상기 소스와 드레인 사이에 길이와, 45 나노미터 미만인 상기 길이에 직교하는 폭을 갖는 메모리 셀.
  3. 청구항 1에 있어서,
    상기 다층 적층체는 유효 산화막 두께를 갖고, 상기 채널 영역은 상기 소스 및 드레인 사이에 길이 및 상기 다층 적층체의 유효 산화막 두께의 1.5배 미만인 상기 길이에 직교하는 폭을 갖는 메모리 셀.
  4. 청구항 1에 있어서,
    상기 채널 영역은 상기 소스와 드레인 사이에 길이 및 상기 길이에 직교하는 폭을 구비하는 활성 영역을 갖고, 상기 도전층은 상기 채널 영역의 활성 영역의 폭과 동일한 폭을 갖는 메모리 셀.
  5. 청구항 1에 있어서,
    상기 터널링 배리어 유전 구조체는 실리콘 산화물(SiO2)을 포함하는 메모리 셀.
  6. 청구항 1에 있어서,
    상기 터널링 배리어 유전 구조체는 실리콘 산질화물(SiON)을 포함하는 메모리 셀.
  7. 청구항 1에 있어서,
    상기 터널링 배리어 유전 구조체는 밴드갭 공학기술로 제조된 터널링 배리어 구조체를 포함하는 메모리 셀.
  8. 청구항 1에 있어서,
    상기 도전층은 도핑된 반도체 재료를 포함하는 메모리 셀.
  9. 청구항 1에 있어서,
    상기 도전층은 6 나노미터 미만의 두께를 갖는 도핑된 폴리실리콘을 포함하는 메모리 셀.
  10. 청구항 1에 있어서,
    상기 도전층은 금속을 포함하는 메모리 셀.
  11. 청구항 1에 있어서,
    상기 전하 트래핑 구조체는 실리콘 질화물을 포함하는 메모리 셀.
  12. 청구항 1에 있어서,
    상기 전하 트래핑 구조체는 실리콘 산화층(SiO2) 및 상기 실리콘 산화층 상부에 배치된 실리콘 질화층을 포함하는 메모리 셀.
  13. 반도체 기판 상의 메모리 셀들의 어레이;
    상기 기판 내에 채널 영역에 의해 분리된 소스 영역 및 드레인 영역, 상기 채널 영역 상부에 배치되고 3 나노미터보다 큰 유효 산화막 두께를 구비하는 터널 링 배리어 유전 구조체, 상기 터널링 배리어 유전 구조체 상부 및 상기 채널 영역 상부에 배치된 도전층, 상기 도전층 상부 및 상기 채널 영역 상부에 배치된 전하 트래핑 구조체, 상기 전하 트래핑 구조체 상부에 배치된 상부 유전 구조체, 및 상기 상부 유전 구조체 상부 및 상기 채널 영역 상부에 배치된 상부 도전층을 포함하는 상기 메모리 셀;
    행(row) 디코더;
    열(column) 디코더;
    감지 증폭기들;
    적어도 하나의 입력 포트;
    적어도 하나의 출력 포트;
    데이터 입력(data-in) 구조체들; 및
    바이어스 배열 상태 기계(bias arrangement state machine)을 포함하는 메모리 소자.
  14. 반도체 기판의 표면 상에 3 나노미터보다 큰 유효 산화막 두께를 구비하는 터널링 배리어 유전 구조체를 형성하고, 상기 터널링 배리어 유전 구조체 상에 도전층을 형성하고, 상기 도전층 상에 전하 트래핑 구조체를 형성하고, 상기 전하 트래핑구조체 상에 상부 유전 구조체를 형성하고, 상기 상부 유전 구조체 상에 상부 도전층을 형성하고;
    소스 영역 및 드레인 영역이 채녈 영역에 의해 분리되고, 상기 채널 영역이 상기 터널링 배리어 유전 구조체 아래에 있도록, 상기 반도체 기판의 표면 내에 도펀트들을 임플란트하여 상기 소스 영역 및 드레인 영역을 형성하는 것을 포함하는 메모리 셀을 제조하기 위한 방법.
  15. 청구항 14에 있어서,
    복수개의 상기 메모리 셀들을 형성하는 것을 포함하여 메모리 어레이를 제조하는 것을 포함하는 메모리 셀을 제조하기 위한 방법.
  16. 청구항 14에 있어서,
    상기 터널링 배리어 유전 구조체는 3 내지 6 나노미터 범위내의 두께를 갖는 실리콘 산화물(SiO2)을 포함하는 메모리 셀을 제조하기 위한 방법.
  17. 청구항 14에 있어서,
    상기 터널링 배리어 유전 구조체를 형성하는 것은 복수개의 유전층들을 형성함으로써 밴드갭 공학기술로 제조된 터널링 배리어 구조체를 형성하는 것을 포함하는 메모리 셀을 제조하기 위한 방법.
  18. 청구항 14에 있어서,
    상기 도전층은 6 나노미터 미만의 두께를 갖는 폴리실리콘을 포함하는 메모 리 셀을 제조하기 위한 방법.
  19. 청구항 14에 있어서,
    상기 전하 트래핑 구조체는 4 내지 8 나노미터 범위 내의 두께를 갖는 실리콘 질화물을 포함하는 메모리 셀을 제조하기 위한 방법.
  20. 청구항 14에 있어서,
    상기 터널링 배리어 유전 구조체를 형성하는 것은 유전층을 형성하고 상기 유전층 상에 전하 트래핑층을 형성하는 것을 포함하는 메모리 셀을 제조하기 위한 방법.
  21. 청구항 14에 있어서,
    상기 상부 유전 구조체는 5 내지 9 나노미터 범위 내의 두께를 갖는 실리콘 산화물(SiO2)을 포함하는 메모리 셀을 제조하기 위한 방법.
  22. 청구항 14에 있어서,
    상기 상부 도전층은 50 나노미터의 두께를 갖는 폴리실리콘을 포함하는 메모리 셀을 제조하기 위한 방법.
  23. 반도체 기판의 표면 상에 3 나노미터보다 큰 유효 산화막 두께를 구비하는 터널링 배리어 유전 구조체를 형성하고, 상기 터널링 배리어 유전 구조체 상에 도전층을 형성하고, 상기 도전층 상에 전하 트래핑 구조체를 형성하고, 상기 전하 트래핑 구조체 상에 상부 유전 구조체를 형성하고, 상기 상부 유전 구조체 상에 상부 도전층을 형성하고, 상기 상부 도전층 상에 하드 마스크층을 형성하고;
    복수개의 메모리 셀들 사이에 모든 층들 및 모든 구조체들을 관통하고 상기 기판 내로 들어가는 복수개의 분리 구조체들을 유전재료로 형성하고;
    상기 하드 마스크층을 스트립하고;
    상기 터널링 배리어 유전 구조체 및 상기 터널링 배리어 유전 구조체 상부에 배치된 모든 층들 및 모든 구조체들을 관통하여 식각함으로써 메모리 셀들의 복수개의 행들을 형성하고;
    소스 영역 및 드레인 영역의 쌍들이 메모리 셀 채널 영역에 의해 분리되고, 상기 채널 영역이 상기 터널링 배리어 유전 구조체 아래에 있도록, 상기 반도체 기판의 표면 내에 도펀트들을 임플란트하여 상기 소스 영역 및 드레인 영역을 형성하는 것을 포함하는 메모리 셀들의 어레이를 제조하기 위한 방법.
  24. 청구항 23에 있어서,
    상기 하드 마스크층은 100 나노미터의 두께를 갖는 실리콘 질화물을 포함하는 메모리 셀들의 어레이를 제조하기 위한 방법.
  25. 청구항 23에 있어서,
    상기 유전재료의 분리 구조체들은 실리콘 산화물(SiO2)을 포함하는 메모리 셀들의 어레이를 제조하기 위한 방법.
  26. 청구항 23에 있어서,
    화학적 기계적 연마를 포함하여 상기 복수개의 분리 구조체들의 형성에 기인한 여분의 산화물을 제거하는 것을 포함하는 메모리 셀들의 어레이를 제조하기 위한 방법.
  27. 청구항 23에 있어서,
    상기 하드 마스크층의 스트립 후에, 습식 플루오르화수소 용액 침지 식각을 포함하여 상기 상부 도전층으로부터 산화물을 제거하는 것을 포함하는 메모리 셀들의 어레이를 제조하기 위한 방법.
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