JPH11150195A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11150195A JPH11150195A JP9317887A JP31788797A JPH11150195A JP H11150195 A JPH11150195 A JP H11150195A JP 9317887 A JP9317887 A JP 9317887A JP 31788797 A JP31788797 A JP 31788797A JP H11150195 A JPH11150195 A JP H11150195A
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Abstract
(57)【要約】
【課題】 小さな結晶粒径を有する多結晶シリコン層で
構成された浮遊ゲートを有するフラッシュメモリを形成
し、これにより、フラッシュメモリに於いて、過剰消去
不良発生の頻度を低減させる半導体装置及びその製造方
法を提供する。 【解決手段】 半導体基板１上に設けたゲート酸化膜３
上にゲート電極５０を有するＭＯＳ型半導体装置におい
て、当該ゲート電極５０がグレインを有する多結晶シリ
コン層５と、少なくとももう１層の多結晶シリコン層７
からなる多層構造で構成された半導体装置１００。
構成された浮遊ゲートを有するフラッシュメモリを形成
し、これにより、フラッシュメモリに於いて、過剰消去
不良発生の頻度を低減させる半導体装置及びその製造方
法を提供する。 【解決手段】 半導体基板１上に設けたゲート酸化膜３
上にゲート電極５０を有するＭＯＳ型半導体装置におい
て、当該ゲート電極５０がグレインを有する多結晶シリ
コン層５と、少なくとももう１層の多結晶シリコン層７
からなる多層構造で構成された半導体装置１００。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ型半導体装置
及びその製造方法に関するものであり、特にゲート電極
と半導体基板との間に電流を流す事を特徴とする不揮発
性メモリに対して有効な半導体装置及びその製造方法に
関するものである。
及びその製造方法に関するものであり、特にゲート電極
と半導体基板との間に電流を流す事を特徴とする不揮発
性メモリに対して有効な半導体装置及びその製造方法に
関するものである。
【０００２】
【従来の技術】記憶装置の記憶能力の向上に関しては、
多くの研究開発が行われており、中でも、一度にセルア
レイ全体を電気的に消去できる不揮発性メモリであるフ
ラッシュメモリが近年脚光を浴びている。代表的なフラ
ッシュメモリの構造は電気的に絶縁された浮遊ゲート電
極を有する事を特徴としている。
多くの研究開発が行われており、中でも、一度にセルア
レイ全体を電気的に消去できる不揮発性メモリであるフ
ラッシュメモリが近年脚光を浴びている。代表的なフラ
ッシュメモリの構造は電気的に絶縁された浮遊ゲート電
極を有する事を特徴としている。
【０００３】この浮遊ゲート電極に電荷を誘起させて、
これを記憶情報として保持することができる。この情報
の書込や消去は、ソースもしくはシリコン基板と第２ゲ
ート電極の間に電圧を印加し、浮遊ゲート電極に電荷を
注入もしくは浮遊ゲート電極から電荷を放出させる。こ
のため第一ゲート酸化膜に流れる電流はセルアレイ全体
で均一であることが要求される。しかしながらソース及
びドレイン形成時や層間絶縁膜のリフロー時の熱処理に
よって浮遊ゲートに熱が加わる為に多結晶シリコンの結
晶粒が成長し、ｎ型あるいはｐ型の不純物が多量に結晶
粒界に存在することになる。
これを記憶情報として保持することができる。この情報
の書込や消去は、ソースもしくはシリコン基板と第２ゲ
ート電極の間に電圧を印加し、浮遊ゲート電極に電荷を
注入もしくは浮遊ゲート電極から電荷を放出させる。こ
のため第一ゲート酸化膜に流れる電流はセルアレイ全体
で均一であることが要求される。しかしながらソース及
びドレイン形成時や層間絶縁膜のリフロー時の熱処理に
よって浮遊ゲートに熱が加わる為に多結晶シリコンの結
晶粒が成長し、ｎ型あるいはｐ型の不純物が多量に結晶
粒界に存在することになる。
【０００４】このため、第１ゲート酸化膜と浮遊ゲート
である第２ゲート電極の界面には巨大なオキサイドリッ
ジが発生し（文献：１９９１年ＩＥＥＥ／ＩＲＰＳ：Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｒｅｌｉａｂｉｌｉｔｙ
Ｐｈｙｓｉｃｓ Ｓｙｍｐｏｓｉｕｍ予稿集３３１
頁）、浮遊ゲートから電荷を放出させる消去時に過剰消
去電流が発生し、それが原因で、動作不良をおこしてし
まう。この結果フラッシュメモリの製造歩留まりが低下
してしまうと言う問題があった。
である第２ゲート電極の界面には巨大なオキサイドリッ
ジが発生し（文献：１９９１年ＩＥＥＥ／ＩＲＰＳ：Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｒｅｌｉａｂｉｌｉｔｙ
Ｐｈｙｓｉｃｓ Ｓｙｍｐｏｓｉｕｍ予稿集３３１
頁）、浮遊ゲートから電荷を放出させる消去時に過剰消
去電流が発生し、それが原因で、動作不良をおこしてし
まう。この結果フラッシュメモリの製造歩留まりが低下
してしまうと言う問題があった。
【０００５】ところで、抵抗負荷型のＳＲＡＭ等のデバ
イスにおいては、抵抗層の多結晶シリコンの抵抗値の低
下を防止するために多結晶シリコン層を多結晶シリコン
層／酸化シリコン層／多結晶シリコン層の３層構造にす
る技術（特開平１−２４４６５９）がすでに知られてい
る。かかる、従来例が、フラッシュメモリにおける多結
晶シリコン浮遊ゲートの結晶粒の成長防止にならないか
を検討してみる。
イスにおいては、抵抗層の多結晶シリコンの抵抗値の低
下を防止するために多結晶シリコン層を多結晶シリコン
層／酸化シリコン層／多結晶シリコン層の３層構造にす
る技術（特開平１−２４４６５９）がすでに知られてい
る。かかる、従来例が、フラッシュメモリにおける多結
晶シリコン浮遊ゲートの結晶粒の成長防止にならないか
を検討してみる。
【０００６】つまり、その構造は図６（Ｂ）に示したよ
うになっている。この時の製造方法は図６（Ａ）に示す
ように、Ｐ型シリコン基板１上に素子領域を島状に分離
するフィールド酸化膜２を形成し、シリコン基板１の素
子領域表面には第１ゲート酸化膜３が形成されている。
第１ゲート酸化膜３を形成した後、多結晶シリコン膜４
をＣＶＤ法により約７０ｎｍの厚さに形成したところ
で、成長ガスを乾燥酸素に変え、多結晶シリコン膜４の
表面に２〜５ｎｍ程度の厚さの酸化シリコン層６を形成
する。
うになっている。この時の製造方法は図６（Ａ）に示す
ように、Ｐ型シリコン基板１上に素子領域を島状に分離
するフィールド酸化膜２を形成し、シリコン基板１の素
子領域表面には第１ゲート酸化膜３が形成されている。
第１ゲート酸化膜３を形成した後、多結晶シリコン膜４
をＣＶＤ法により約７０ｎｍの厚さに形成したところ
で、成長ガスを乾燥酸素に変え、多結晶シリコン膜４の
表面に２〜５ｎｍ程度の厚さの酸化シリコン層６を形成
する。
【０００７】再び成長ガスを元に戻し、酸化シリコン層
６の上に多結晶シリコン層７を約７０ｎｍ程度形成す
る。次にこの多結晶シリコン膜７に例えば２×１０20ａ
ｔｏｍｓ／ｃｃの不純物を拡散した後、ホトリソグラフ
ィ技術及び異方性エッチングにより多結晶シリコン膜
４、酸化シリコン層６、多結晶シリコン層７の３層を第
１ゲート電極として形成する。
６の上に多結晶シリコン層７を約７０ｎｍ程度形成す
る。次にこの多結晶シリコン膜７に例えば２×１０20ａ
ｔｏｍｓ／ｃｃの不純物を拡散した後、ホトリソグラフ
ィ技術及び異方性エッチングにより多結晶シリコン膜
４、酸化シリコン層６、多結晶シリコン層７の３層を第
１ゲート電極として形成する。
【０００８】次に図６（Ｂ）に示すように、多結晶シリ
コン膜７上にＣＶＤ法により下層第２ゲート酸化膜８を
７ｎｍ程度堆積し、その上に窒化膜９を５ｎｍ程度形成
し、この窒化膜９を含む表面上に上層第２ゲート酸化膜
１０を７ｎｍ程度堆積する。これにより多結晶シリコン
層４、酸化シリコン層６、多結晶シリコン層７によって
構成される第１ゲート電極は浮遊ゲートとして形成され
る。
コン膜７上にＣＶＤ法により下層第２ゲート酸化膜８を
７ｎｍ程度堆積し、その上に窒化膜９を５ｎｍ程度形成
し、この窒化膜９を含む表面上に上層第２ゲート酸化膜
１０を７ｎｍ程度堆積する。これにより多結晶シリコン
層４、酸化シリコン層６、多結晶シリコン層７によって
構成される第１ゲート電極は浮遊ゲートとして形成され
る。
【０００９】次に上層第２ゲート酸化膜１０を含む表面
上に第２ゲート電極１１として多結晶シリコン膜１４を
１５０ｎｍ程度形成する。そして第２ゲート電極上に層
間絶縁膜１２を５００ｎｍ程度形成し、この層間絶縁膜
にホトリソグラフィ技術及び異方性エッチング技術を用
いてコンタクトホールを形成し、金属配線１３を形成す
る。以上の工程により第１と第２のゲート電極を有する
不揮発性メモリが製造される。
上に第２ゲート電極１１として多結晶シリコン膜１４を
１５０ｎｍ程度形成する。そして第２ゲート電極上に層
間絶縁膜１２を５００ｎｍ程度形成し、この層間絶縁膜
にホトリソグラフィ技術及び異方性エッチング技術を用
いてコンタクトホールを形成し、金属配線１３を形成す
る。以上の工程により第１と第２のゲート電極を有する
不揮発性メモリが製造される。
【００１０】又、別の従来例として特開平６−２９５４
０号公報が知られており、その構造は、図７に示す様
に、Ｐ型シリコン基板４１上に素子領域を島状に分離す
るフィールド酸化膜４２を形成し、シリコン基板４１の
素子領域表面には第１ゲート酸化膜４３が形成されてい
る。第１ゲート酸化膜４３を形成した後、多結晶シリコ
ン膜４５をＣＶＤ法により約３０〜５０ｎｍの厚さに形
成したところで、７００℃から８００℃の温度でＮ２ア
ニール、又は室温で短時間放置させることにより、多結
晶シリコン膜４５の表面に２〜３ｎｍ程度の厚さの酸化
シリコン層４６を形成する。
０号公報が知られており、その構造は、図７に示す様
に、Ｐ型シリコン基板４１上に素子領域を島状に分離す
るフィールド酸化膜４２を形成し、シリコン基板４１の
素子領域表面には第１ゲート酸化膜４３が形成されてい
る。第１ゲート酸化膜４３を形成した後、多結晶シリコ
ン膜４５をＣＶＤ法により約３０〜５０ｎｍの厚さに形
成したところで、７００℃から８００℃の温度でＮ２ア
ニール、又は室温で短時間放置させることにより、多結
晶シリコン膜４５の表面に２〜３ｎｍ程度の厚さの酸化
シリコン層４６を形成する。
【００１１】酸化シリコン層４６の上に多結晶シリコン
層４７を約１００〜１５０ｎｍ程度形成する。次にこの
多結晶シリコン膜４７に１〜８×１０14ａｔｏｍｓ／ｃ
ｍ2の不純物を注入した後、ホトリソグラフィ技術及び
異方性エッチングにより多結晶シリコン膜４５、酸化シ
リコン層４６、多結晶シリコン層４７の３層を第１ゲー
ト電極として形成する。
層４７を約１００〜１５０ｎｍ程度形成する。次にこの
多結晶シリコン膜４７に１〜８×１０14ａｔｏｍｓ／ｃ
ｍ2の不純物を注入した後、ホトリソグラフィ技術及び
異方性エッチングにより多結晶シリコン膜４５、酸化シ
リコン層４６、多結晶シリコン層４７の３層を第１ゲー
ト電極として形成する。
【００１２】次に多結晶シリコン膜４７上にＣＶＤ法に
より下層第２ゲート酸化膜を７ｎｍ程度堆積し、その上
に窒化膜を５ｎｍ程度形成し、この窒化膜を含む表面上
に上層第２ゲート酸化膜を７ｎｍ程度堆積する。これに
より多結晶シリコン層、酸化シリコン層、多結晶シリコ
ン層によって構成される第１ゲート電極は浮遊ゲートと
して形成される。
より下層第２ゲート酸化膜を７ｎｍ程度堆積し、その上
に窒化膜を５ｎｍ程度形成し、この窒化膜を含む表面上
に上層第２ゲート酸化膜を７ｎｍ程度堆積する。これに
より多結晶シリコン層、酸化シリコン層、多結晶シリコ
ン層によって構成される第１ゲート電極は浮遊ゲートと
して形成される。
【００１３】次に上層第２ゲート酸化膜を含む表面上に
第２ゲート電極として多結晶シリコン膜を１５０ｎｍ程
度形成する。そして第２ゲート電極上に層間絶縁膜を５
００ｎｍ程度形成し、この層間絶縁膜にホトリソグラフ
ィ技術及び異方性エッチング技術を用いてコンタクトホ
ールを形成し、金属配線を形成する。以上の工程により
第１と第２のゲート電極を有する不揮発性メモリが製造
される。
第２ゲート電極として多結晶シリコン膜を１５０ｎｍ程
度形成する。そして第２ゲート電極上に層間絶縁膜を５
００ｎｍ程度形成し、この層間絶縁膜にホトリソグラフ
ィ技術及び異方性エッチング技術を用いてコンタクトホ
ールを形成し、金属配線を形成する。以上の工程により
第１と第２のゲート電極を有する不揮発性メモリが製造
される。
【００１４】
【発明が解決しようする課題】処で、上記した第１の従
来例に於いては、例えば、浮遊ゲート型不揮発性ＭＯＳ
メモリでは、第１ゲート電極である多結晶シリコン層に
リン等の不純物を拡散しているために、前記した文献か
らも明らかな様に、浮遊ゲート型不揮発性ＭＯＳメモリ
の製造工程における拡散層形成時の熱処理、層間絶縁膜
のリフロー時の熱処理により、結晶粒界を通じて不純物
が拡散し第一ゲート酸化膜に到達する。
来例に於いては、例えば、浮遊ゲート型不揮発性ＭＯＳ
メモリでは、第１ゲート電極である多結晶シリコン層に
リン等の不純物を拡散しているために、前記した文献か
らも明らかな様に、浮遊ゲート型不揮発性ＭＯＳメモリ
の製造工程における拡散層形成時の熱処理、層間絶縁膜
のリフロー時の熱処理により、結晶粒界を通じて不純物
が拡散し第一ゲート酸化膜に到達する。
【００１５】この為第一ゲート酸化膜の結晶粒界付近で
は、不純物が酸化膜中に拡散し第一ゲート酸化膜が盛り
上がり、第１ゲート電極の中に酸化膜が入り込み、リン
等のｎ型不純物が酸化膜中に拡散する現象（オキサイド
リッジ）が生じる。この現象により浮遊ゲート型不揮発
性ＭＯＳメモリの浮遊ゲートへの電荷の注入、引き出し
時に過剰消去電流が生じる。このため動作不良が発生
し、浮遊ゲート型不揮発性ＭＯＳメモリの製造歩留まり
を劣化させる要因となる。
は、不純物が酸化膜中に拡散し第一ゲート酸化膜が盛り
上がり、第１ゲート電極の中に酸化膜が入り込み、リン
等のｎ型不純物が酸化膜中に拡散する現象（オキサイド
リッジ）が生じる。この現象により浮遊ゲート型不揮発
性ＭＯＳメモリの浮遊ゲートへの電荷の注入、引き出し
時に過剰消去電流が生じる。このため動作不良が発生
し、浮遊ゲート型不揮発性ＭＯＳメモリの製造歩留まり
を劣化させる要因となる。
【００１６】一方、上記した第２の従来例に於いては、
多結晶シリコン層４８を多結晶シリコン層／酸化シリコ
ン層／多結晶シリコン層の３層構造にする技術を用いて
浮遊ゲート型不揮発性ＭＯＳメモリを製造した場合に
は、結晶粒の成長を抑制することができ、オキサイドリ
ッジの発生を均一化し、過剰消去不良をある程度は減少
させることができる。
多結晶シリコン層４８を多結晶シリコン層／酸化シリコ
ン層／多結晶シリコン層の３層構造にする技術を用いて
浮遊ゲート型不揮発性ＭＯＳメモリを製造した場合に
は、結晶粒の成長を抑制することができ、オキサイドリ
ッジの発生を均一化し、過剰消去不良をある程度は減少
させることができる。
【００１７】しかしながら当該従来例における目的は多
結晶シリコンの抵抗値の減少を抑制することにあるた
め、多結晶シリコン層の中央部分に酸化シリコン層を形
成する事が特徴となっている。その為、結晶粒の成長抑
制による第１ゲート酸化膜と第１ゲート電極の界面に発
生するオキサイドリッジに対しては抑制効果が薄く、過
剰消去電流の大幅な減少は望めない。
結晶シリコンの抵抗値の減少を抑制することにあるた
め、多結晶シリコン層の中央部分に酸化シリコン層を形
成する事が特徴となっている。その為、結晶粒の成長抑
制による第１ゲート酸化膜と第１ゲート電極の界面に発
生するオキサイドリッジに対しては抑制効果が薄く、過
剰消去電流の大幅な減少は望めない。
【００１８】仮に、当該従来例に従い、浮遊ゲートを多
結晶シリコン層／酸化シリコン層／多結晶シリコン層の
３層構造にした場合、結晶粒の成長を抑制し、過剰消去
電流を抑制することが出来る可能性がある。しかしなが
ら、フラッシュメモリの高集積化に伴い、１６Ｍビット
以降の集積度に於いては５０ｎｍ以下のサイズの多結晶
シリコンが必要となる（文献：１９９４年 ＩＥＥＥ／
ＩＥＤＭ９４’Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ８
４７頁）。
結晶シリコン層／酸化シリコン層／多結晶シリコン層の
３層構造にした場合、結晶粒の成長を抑制し、過剰消去
電流を抑制することが出来る可能性がある。しかしなが
ら、フラッシュメモリの高集積化に伴い、１６Ｍビット
以降の集積度に於いては５０ｎｍ以下のサイズの多結晶
シリコンが必要となる（文献：１９９４年 ＩＥＥＥ／
ＩＥＤＭ９４’Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ８
４７頁）。
【００１９】ここで第２の従来例における浮遊ゲートの
下層部分の成長は多結晶シリコン成長である為、熱処理
および浮遊ゲートの不純物量をコントロールしても５０
ｎｍ程度以上のグレインサイズとなる。よって第２の従
来例における過剰消去電流の抑制は１６Ｍビット以上の
集積度におけるフラッシュメモリにおいては、その改善
効果が小さくなる。
下層部分の成長は多結晶シリコン成長である為、熱処理
および浮遊ゲートの不純物量をコントロールしても５０
ｎｍ程度以上のグレインサイズとなる。よって第２の従
来例における過剰消去電流の抑制は１６Ｍビット以上の
集積度におけるフラッシュメモリにおいては、その改善
効果が小さくなる。
【００２０】したがって、本発明の目的は、上記した従
来技術の欠点を改良し、５０ｎｍ以下の結晶粒サイズを
有する多結晶シリコン層で構成されたゲート電極、特に
はな浮遊ゲートを有するフラッシュメモリを形成し、こ
れにより１６Ｍビット以降の集積度を有するフラッシュ
メモリに於いて、過剰消去不良発生の頻度を低減させる
半導体装置及びその製造方法を提供することである。
来技術の欠点を改良し、５０ｎｍ以下の結晶粒サイズを
有する多結晶シリコン層で構成されたゲート電極、特に
はな浮遊ゲートを有するフラッシュメモリを形成し、こ
れにより１６Ｍビット以降の集積度を有するフラッシュ
メモリに於いて、過剰消去不良発生の頻度を低減させる
半導体装置及びその製造方法を提供することである。
【００２１】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明に係る第１の態様として
は、半導体基板上に設けたゲート酸化膜上にゲート電極
を有するＭＯＳ型半導体装置において、当該ゲート電極
がグレインを有する多結晶シリコン層と、少なくともも
う１層の多結晶シリコン層からなる多層構造で構成され
た半導体装置であり、又、本発明に係る第２の態様とし
ては、半導体基板上に設けたゲート酸化膜上にゲート電
極を有するＭＯＳ型半導体装置の製造において、半導体
基板上にゲート酸化膜を形成する第１の工程、当該ゲー
ト酸化膜上にアモルファスシリコン層を形成する第２の
工程、当該アモルファスシリコン層上にグレインを有す
る多結晶シリコン層を形成する第３の工程、当該グレイ
ンを有する多結晶シリコン層上に多結晶シリコン層を形
成する第４の工程、とから構成されている半導体装置の
製造方法である。
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明に係る第１の態様として
は、半導体基板上に設けたゲート酸化膜上にゲート電極
を有するＭＯＳ型半導体装置において、当該ゲート電極
がグレインを有する多結晶シリコン層と、少なくともも
う１層の多結晶シリコン層からなる多層構造で構成され
た半導体装置であり、又、本発明に係る第２の態様とし
ては、半導体基板上に設けたゲート酸化膜上にゲート電
極を有するＭＯＳ型半導体装置の製造において、半導体
基板上にゲート酸化膜を形成する第１の工程、当該ゲー
ト酸化膜上にアモルファスシリコン層を形成する第２の
工程、当該アモルファスシリコン層上にグレインを有す
る多結晶シリコン層を形成する第３の工程、当該グレイ
ンを有する多結晶シリコン層上に多結晶シリコン層を形
成する第４の工程、とから構成されている半導体装置の
製造方法である。
【００２２】又、本発明に係る第３の態様としては、半
導体基板上に設けたゲート酸化膜上にゲート電極を有す
るＭＯＳ型半導体装置の製造において、半導体基板上に
ゲート酸化膜を形成する第１の工程、当該ゲート酸化膜
上にアモルファスシリコン層を形成する第２の工程、当
該アモルファスシリコン層上にグレインを有する多結晶
シリコン層を形成する第３の工程、当該グレインを有す
る多結晶シリコン層上に酸化膜若しくは窒化膜を形成す
る第４の工程、当該酸化膜上に多結晶シリコン層を形成
する第５の工程、とから構成されている半導体装置の製
造方法である。
導体基板上に設けたゲート酸化膜上にゲート電極を有す
るＭＯＳ型半導体装置の製造において、半導体基板上に
ゲート酸化膜を形成する第１の工程、当該ゲート酸化膜
上にアモルファスシリコン層を形成する第２の工程、当
該アモルファスシリコン層上にグレインを有する多結晶
シリコン層を形成する第３の工程、当該グレインを有す
る多結晶シリコン層上に酸化膜若しくは窒化膜を形成す
る第４の工程、当該酸化膜上に多結晶シリコン層を形成
する第５の工程、とから構成されている半導体装置の製
造方法である。
【００２３】
【発明の実施の形態】本発明に係る当該半導体装置及び
半導体装置の製造方法は、上記した様な技術構成を有し
ているので、半導体基板上に設けたゲート酸化膜上にゲ
ート電極を有するＭＯＳ型半導体装置において、前記ゲ
ート電極が小さなグレイン（結晶粒）サイズの多結晶シ
リコン層と別の多結晶シリコン層或いは更に薄い酸化シ
リコン層を含んで構成された多層構造を有する半導体装
置および半導体装置の製造方法である。
半導体装置の製造方法は、上記した様な技術構成を有し
ているので、半導体基板上に設けたゲート酸化膜上にゲ
ート電極を有するＭＯＳ型半導体装置において、前記ゲ
ート電極が小さなグレイン（結晶粒）サイズの多結晶シ
リコン層と別の多結晶シリコン層或いは更に薄い酸化シ
リコン層を含んで構成された多層構造を有する半導体装
置および半導体装置の製造方法である。
【００２４】
【実施例】以下に、本発明に係る半導体装置及び半導体
装置の製造方法の具体例を図面を参照しながら詳細に説
明する。図２及び図３は、本発明に係る半導体装置の一
具体例の構成を示す断面図であり、図中、半導体基板１
上に設けたゲート酸化膜３上にゲート電極５０を有する
ＭＯＳ型半導体装置において、当該ゲート電極５０がグ
レインを有する多結晶シリコン層５と、少なくとももう
１層の多結晶シリコン層７からなる多層構造で構成され
た半導体装置１００が示されている。
装置の製造方法の具体例を図面を参照しながら詳細に説
明する。図２及び図３は、本発明に係る半導体装置の一
具体例の構成を示す断面図であり、図中、半導体基板１
上に設けたゲート酸化膜３上にゲート電極５０を有する
ＭＯＳ型半導体装置において、当該ゲート電極５０がグ
レインを有する多結晶シリコン層５と、少なくとももう
１層の多結晶シリコン層７からなる多層構造で構成され
た半導体装置１００が示されている。
【００２５】本発明に係る半導体装置１００に於いて
は、当該グレインは、５０ｎｍ若しくはそれ以下の結晶
粒サイズを有するものである事が望ましく、又、少なく
とも当該ゲート酸化膜３に接続されるシリコン層が、ア
モルファスシリコン層４である事がのぞましい。更に、
本発明に於いては、一具体例としては、当該ゲート電極
５０は、ゲート酸化膜３側から、アモルファスシリコン
層４／グレインを有する多結晶シリコン層５／多結晶シ
リコン層７の順で３層に構成された多層構造を有するも
のであり、又他の具体例としては、当該ゲート電極５０
は、ゲート酸化膜３側から、アモルファスシリコン層４
／グレインを有する多結晶シリコン層５／酸化膜６／多
結晶シリコン層７の順に４層に構成された多層構造を有
するものである。
は、当該グレインは、５０ｎｍ若しくはそれ以下の結晶
粒サイズを有するものである事が望ましく、又、少なく
とも当該ゲート酸化膜３に接続されるシリコン層が、ア
モルファスシリコン層４である事がのぞましい。更に、
本発明に於いては、一具体例としては、当該ゲート電極
５０は、ゲート酸化膜３側から、アモルファスシリコン
層４／グレインを有する多結晶シリコン層５／多結晶シ
リコン層７の順で３層に構成された多層構造を有するも
のであり、又他の具体例としては、当該ゲート電極５０
は、ゲート酸化膜３側から、アモルファスシリコン層４
／グレインを有する多結晶シリコン層５／酸化膜６／多
結晶シリコン層７の順に４層に構成された多層構造を有
するものである。
【００２６】更に、本発明に係る当該ゲート電極５０
は、フラッシュメモリを構成する半導体装置に於いて使
用される事が好ましく、その際には、例えば浮遊電極を
構成するものである事が望ましい。以下に本発明の半導
体装置の製造方法の一具体例を図１（Ａ）から図１
（Ｅ）並びに、図２（Ａ）から図２（Ｄ）を参照しなが
ら詳細に説明する。
は、フラッシュメモリを構成する半導体装置に於いて使
用される事が好ましく、その際には、例えば浮遊電極を
構成するものである事が望ましい。以下に本発明の半導
体装置の製造方法の一具体例を図１（Ａ）から図１
（Ｅ）並びに、図２（Ａ）から図２（Ｄ）を参照しなが
ら詳細に説明する。
【００２７】即ち、本具体例に於いては、特に浮遊ゲー
ト型不揮発性ＭＯＳメモリを製造する場合の工程を、そ
の製造工程に従って断面図に示したものであるが、本発
明は、係る具体例に特定されるものでは無い事は言うま
でもない。尚、図２は、図１に於ける断面図に対して、
直角方向における断面図を示している。実施例１第１の
実施例として図１に示したように、半導体基板１の一主
面状に、素子分離用のフィールド絶縁膜２を選択的に形
成して素子形成領域を区画する。
ト型不揮発性ＭＯＳメモリを製造する場合の工程を、そ
の製造工程に従って断面図に示したものであるが、本発
明は、係る具体例に特定されるものでは無い事は言うま
でもない。尚、図２は、図１に於ける断面図に対して、
直角方向における断面図を示している。実施例１第１の
実施例として図１に示したように、半導体基板１の一主
面状に、素子分離用のフィールド絶縁膜２を選択的に形
成して素子形成領域を区画する。
【００２８】次に、熱酸化法により前記素子領域の表面
にゲート酸化膜３を設ける。次にゲート酸化膜３を含む
表面にＣＶＤ法によりアモルファスシリコン層４をドー
ピングもしくはノンドーピング法により１〜５０ｎｍ程
度の厚さに堆積する。次にアモルファスシリコン層４上
の自然酸化膜を除去した後に高真空中においてアニール
法もしくは核付け法によりアモルファスシリコン層４上
に半球状の多結晶シリコングレインの核５を形成する。
にゲート酸化膜３を設ける。次にゲート酸化膜３を含む
表面にＣＶＤ法によりアモルファスシリコン層４をドー
ピングもしくはノンドーピング法により１〜５０ｎｍ程
度の厚さに堆積する。次にアモルファスシリコン層４上
の自然酸化膜を除去した後に高真空中においてアニール
法もしくは核付け法によりアモルファスシリコン層４上
に半球状の多結晶シリコングレインの核５を形成する。
【００２９】ここで、アニール法においては、シリコン
基板を６００℃以上で過熱することで、核が形成され
る。一方、核付け法に於いては、シリコンウェーハを６
００℃以下の温度に保ち、ＣＶＤ法によりシランもしく
はジシランガスを照射しアモルファスシリコン層４の上
に半球状の多結晶シリコンの核付けを行い、６００〜７
００℃のアニールを行う。
基板を６００℃以上で過熱することで、核が形成され
る。一方、核付け法に於いては、シリコンウェーハを６
００℃以下の温度に保ち、ＣＶＤ法によりシランもしく
はジシランガスを照射しアモルファスシリコン層４の上
に半球状の多結晶シリコンの核付けを行い、６００〜７
００℃のアニールを行う。
【００３０】これらの方法によってアモルファスシリコ
ン層４上に、半球状の多結晶シリコンの核による凹凸
（ＨＳＧ：Hemispherical Grain Silicon ）層５が形成
される（以下上記結晶粒であるグレインを有する多結晶
シリコン層をＨＳＧ層と略称する）。次にＨＳＧ層５上
に酸化シリコン層６を１〜３ｎｍ程度の厚さで形成す
る。この酸化シリコン層６を形成しない場合でも、本発
明における同様の効果が得られるが、この酸化シリコン
層６により、ＨＳＧ層５における多結晶シリコンのグレ
イン成長はさらに抑制され、より小さなグレインを形成
することが出来る。またこの酸化シリコン層６を窒化シ
リコン層で形成した場合でも同様の効果が得られる。
ン層４上に、半球状の多結晶シリコンの核による凹凸
（ＨＳＧ：Hemispherical Grain Silicon ）層５が形成
される（以下上記結晶粒であるグレインを有する多結晶
シリコン層をＨＳＧ層と略称する）。次にＨＳＧ層５上
に酸化シリコン層６を１〜３ｎｍ程度の厚さで形成す
る。この酸化シリコン層６を形成しない場合でも、本発
明における同様の効果が得られるが、この酸化シリコン
層６により、ＨＳＧ層５における多結晶シリコンのグレ
イン成長はさらに抑制され、より小さなグレインを形成
することが出来る。またこの酸化シリコン層６を窒化シ
リコン層で形成した場合でも同様の効果が得られる。
【００３１】次にこの酸化シリコン層６もしくはＨＳＧ
層５の上に多結晶シリコン層７を堆積させる。このアモ
ルファスシリコン層４、ＨＳＧ層５、酸化シリコン層
６、多結晶シリコン層７の４層構造もしくは、アモルフ
ァスシリコン層４、ＨＳＧ層５、多結晶シリコン層７の
３層構造により浮遊ゲートを構成する。
層５の上に多結晶シリコン層７を堆積させる。このアモ
ルファスシリコン層４、ＨＳＧ層５、酸化シリコン層
６、多結晶シリコン層７の４層構造もしくは、アモルフ
ァスシリコン層４、ＨＳＧ層５、多結晶シリコン層７の
３層構造により浮遊ゲートを構成する。
【００３２】次に多結晶シリコン層７にリン等のｎ型不
純物を２×１０20ａｔｏｍｓ／ｃｃ程度拡散した後にホ
トリソグラフィー技術及び異方性エッチング技術を用い
て多結晶シリコン層７、酸化シリコン層６、ＨＳＧ層
５、アモルファスシリコン層４を順次選択的にエッチン
グすることで多結晶シリコン層７、酸化シリコン層６、
ＨＳＧ層５、アモルファスシリコン層４で構成される浮
遊電極を形成する。
純物を２×１０20ａｔｏｍｓ／ｃｃ程度拡散した後にホ
トリソグラフィー技術及び異方性エッチング技術を用い
て多結晶シリコン層７、酸化シリコン層６、ＨＳＧ層
５、アモルファスシリコン層４を順次選択的にエッチン
グすることで多結晶シリコン層７、酸化シリコン層６、
ＨＳＧ層５、アモルファスシリコン層４で構成される浮
遊電極を形成する。
【００３３】次いで、多結晶シリコン層７を含む表面に
ＣＶＤ法により下層第２ゲート酸化膜８を堆積し、その
上に窒化膜９を形成し、この窒化膜９を含む表面上に上
層第２ゲート酸化膜１０を堆積する。次に上層第２ゲー
ト酸化膜１０を含む表面上に第２ゲート電極１１として
多結晶シリコン膜を堆積する。その後第２ゲート電極１
１にリン等のｎ型不純物を６×１０20ａｔｏｍｓ／ｃｃ
程度拡散させ、図３に示す様に、ホトリソグラフィー技
術及び異方性エッチング技術を用いて第２ゲート電極１
１及びアモルファスシリコン層４、ＨＳＧ層５、酸化シ
リコン層６、多結晶シリコン層７で構成される第１ゲー
ト電極５０を形成する。尚、図３は、図２（Ｃ）に於け
るＡ−Ａ断面図である。
ＣＶＤ法により下層第２ゲート酸化膜８を堆積し、その
上に窒化膜９を形成し、この窒化膜９を含む表面上に上
層第２ゲート酸化膜１０を堆積する。次に上層第２ゲー
ト酸化膜１０を含む表面上に第２ゲート電極１１として
多結晶シリコン膜を堆積する。その後第２ゲート電極１
１にリン等のｎ型不純物を６×１０20ａｔｏｍｓ／ｃｃ
程度拡散させ、図３に示す様に、ホトリソグラフィー技
術及び異方性エッチング技術を用いて第２ゲート電極１
１及びアモルファスシリコン層４、ＨＳＧ層５、酸化シ
リコン層６、多結晶シリコン層７で構成される第１ゲー
ト電極５０を形成する。尚、図３は、図２（Ｃ）に於け
るＡ−Ａ断面図である。
【００３４】そして砒素等の不純物をシリコン基板１に
注入することでソース及びドレイン領域１４、１５を形
成する。そして第２ゲート電極を含む表面上に層間絶縁
膜１２を形成し、この層間絶縁膜１２にホトリソグラフ
ィー技術及び異方性エッチング技術を用いてコンタクト
ホール１３ａを形成し、金属配線１３を形成する。以上
の工程により第１と第２のゲート電極を有する不揮発性
メモリが製造される。
注入することでソース及びドレイン領域１４、１５を形
成する。そして第２ゲート電極を含む表面上に層間絶縁
膜１２を形成し、この層間絶縁膜１２にホトリソグラフ
ィー技術及び異方性エッチング技術を用いてコンタクト
ホール１３ａを形成し、金属配線１３を形成する。以上
の工程により第１と第２のゲート電極を有する不揮発性
メモリが製造される。
【００３５】本具体例に於いては、下層のゲート電極の
ゲート絶縁膜界面付近においてＨＳＧ化することによ
り、おおよそ２０ｎｍ前後の小さな結晶粒を形成するこ
とが可能であり、これにより、小さな結晶粒を得ること
ができ、１６Ｍビット以上の集積度に於いても過剰消去
不良を低減することが可能になる。また、本具体例に於
いて、酸化シリコン層６を形成した場合には、浮遊ゲー
ト型不揮発性ＭＯＳメモリの製造工程における拡散層形
成時の熱処理、層間絶縁膜のリフロー時の熱処理等によ
る結晶粒の成長を抑制するため、さらに小さな結晶粒が
得られ、さらにこの酸化シリコン層６はリン等のｎ型不
純物の偏析サイトになり、拡散を抑制する働きをしてい
る。
ゲート絶縁膜界面付近においてＨＳＧ化することによ
り、おおよそ２０ｎｍ前後の小さな結晶粒を形成するこ
とが可能であり、これにより、小さな結晶粒を得ること
ができ、１６Ｍビット以上の集積度に於いても過剰消去
不良を低減することが可能になる。また、本具体例に於
いて、酸化シリコン層６を形成した場合には、浮遊ゲー
ト型不揮発性ＭＯＳメモリの製造工程における拡散層形
成時の熱処理、層間絶縁膜のリフロー時の熱処理等によ
る結晶粒の成長を抑制するため、さらに小さな結晶粒が
得られ、さらにこの酸化シリコン層６はリン等のｎ型不
純物の偏析サイトになり、拡散を抑制する働きをしてい
る。
【００３６】つまり、酸化シリコン層を形成すること
で、ゲート酸化膜３へのリン等のｎ型不純物の拡散を抑
制し、オサキイドリッジ部分での過剰な消去電流を抑制
することができ、結晶粒径を小さくすることによる効果
と併用することで尚一層の過剰消去電流の抑制が可能と
なる。また本具体例に於いて、酸化シリコンの代わりに
窒化膜等を用いた場合でも、結晶粒成長の抑制及びｎ型
不純物の拡散抑制を行えるため同様の効果が望める。実
施例２次に、本発明に係る半導体装置１００の第２の具
体例について図４及び図５を参照しながら説明する。
で、ゲート酸化膜３へのリン等のｎ型不純物の拡散を抑
制し、オサキイドリッジ部分での過剰な消去電流を抑制
することができ、結晶粒径を小さくすることによる効果
と併用することで尚一層の過剰消去電流の抑制が可能と
なる。また本具体例に於いて、酸化シリコンの代わりに
窒化膜等を用いた場合でも、結晶粒成長の抑制及びｎ型
不純物の拡散抑制を行えるため同様の効果が望める。実
施例２次に、本発明に係る半導体装置１００の第２の具
体例について図４及び図５を参照しながら説明する。
【００３７】即ち、本具体例に於いては、一般的なＭＯ
Ｓメモリのゲート電極を本発明に従って、その製造工程
する例を説明するものである。本具体例に於ける基本的
な製造方法は、第１の具体例に於いて説明した図１
（Ａ）から図１（Ｅ）迄の工程と実質的に同一であり、
図１（Ｅ）で示す半導体装置が形成された後で、図４
（Ａ）及び図４（Ｂ）の工程が実行される事になる。
Ｓメモリのゲート電極を本発明に従って、その製造工程
する例を説明するものである。本具体例に於ける基本的
な製造方法は、第１の具体例に於いて説明した図１
（Ａ）から図１（Ｅ）迄の工程と実質的に同一であり、
図１（Ｅ）で示す半導体装置が形成された後で、図４
（Ａ）及び図４（Ｂ）の工程が実行される事になる。
【００３８】尚、図５は、図４（Ａ）に於けるＢ−Ｂ断
面図である。即ち、第１の具体例に於ける図１（Ａ）か
ら図１（Ｅ）に示す様に、半導体基板１の一主面状に、
素子分離用のフィールド絶縁膜２を選択的に形成して素
子形成領域を区画する。次に、熱酸化法により前記素子
領域の表面にゲート酸化膜３を設ける。
面図である。即ち、第１の具体例に於ける図１（Ａ）か
ら図１（Ｅ）に示す様に、半導体基板１の一主面状に、
素子分離用のフィールド絶縁膜２を選択的に形成して素
子形成領域を区画する。次に、熱酸化法により前記素子
領域の表面にゲート酸化膜３を設ける。
【００３９】次にゲート酸化膜３を含む表面にＣＶＤ法
によりアモルファスシリコン層４をドーピングもしくは
ノンドーピング法により１〜５０ｎｍ程度の厚さに堆積
する。次に具体例１と同様の方法を使用して、アモルフ
ァスシリコン層４上の自然酸化膜を除去した後に高真空
中においてアニール法もしくは核付け法によりアモルフ
ァスシリコン層４上に半球状の多結晶シリコングレイン
の核を形成してグレインを有する多結晶シリコン層５を
形成する。次に必要に応じてＨＳＧ層５上に酸化シリコ
ン層６を１〜３ｎｍ程度の厚さで形成する。
によりアモルファスシリコン層４をドーピングもしくは
ノンドーピング法により１〜５０ｎｍ程度の厚さに堆積
する。次に具体例１と同様の方法を使用して、アモルフ
ァスシリコン層４上の自然酸化膜を除去した後に高真空
中においてアニール法もしくは核付け法によりアモルフ
ァスシリコン層４上に半球状の多結晶シリコングレイン
の核を形成してグレインを有する多結晶シリコン層５を
形成する。次に必要に応じてＨＳＧ層５上に酸化シリコ
ン層６を１〜３ｎｍ程度の厚さで形成する。
【００４０】次にこの酸化シリコン層６もしくはＨＳＧ
層５の上に多結晶シリコン層７を堆積させる。このアモ
ルファスシリコン層４、ＨＳＧ層５、酸化シリコン層
６、多結晶シリコン層７の４層構造もしくは、アモルフ
ァスシリコン層４、ＨＳＧ層５、多結晶シリコン層７の
３層構造によりゲート電極を構成する。次に多結晶シリ
コン層７にリン等のｎ型不純物を２×１０20ａｔｏｍｓ
／ｃｃ程度拡散した後にホトリソグラフィー技術及び異
方性エッチング技術を用いて多結晶シリコン層７、酸化
シリコン層６、ＨＳＧ層５、アモルファスシリコン層４
を順次選択的にエッチングすることで多結晶シリコン層
７、酸化シリコン層６、ＨＳＧ層５、アモルファスシリ
コン層４で構成されるゲート電極５０を形成する。
層５の上に多結晶シリコン層７を堆積させる。このアモ
ルファスシリコン層４、ＨＳＧ層５、酸化シリコン層
６、多結晶シリコン層７の４層構造もしくは、アモルフ
ァスシリコン層４、ＨＳＧ層５、多結晶シリコン層７の
３層構造によりゲート電極を構成する。次に多結晶シリ
コン層７にリン等のｎ型不純物を２×１０20ａｔｏｍｓ
／ｃｃ程度拡散した後にホトリソグラフィー技術及び異
方性エッチング技術を用いて多結晶シリコン層７、酸化
シリコン層６、ＨＳＧ層５、アモルファスシリコン層４
を順次選択的にエッチングすることで多結晶シリコン層
７、酸化シリコン層６、ＨＳＧ層５、アモルファスシリ
コン層４で構成されるゲート電極５０を形成する。
【００４１】次いで、図５に示す様に、フォトリソグラ
フィー技術及び異方性エッチング技術を用いてアモルフ
ァスシリコン層４、ＨＳＧ層５、酸化シリコン層６、多
結晶シリコン層７で構成される第１ゲート電極５０を形
成する。そして砒素等の不純物をＳｉ基板１に注入する
ことでソース及びドレイン領域１４、１５を形成する。
そして第１ゲート電極を含む表面上に層間絶縁膜１２を
形成し、この層間絶縁膜１２にホトリソグラフィー技術
及び異方性エッチング技術を用いてコンタクトホールを
形成し、金属配線１３を形成する。以上の工程によりＭ
ＯＳ構造のメモリが製造される。
フィー技術及び異方性エッチング技術を用いてアモルフ
ァスシリコン層４、ＨＳＧ層５、酸化シリコン層６、多
結晶シリコン層７で構成される第１ゲート電極５０を形
成する。そして砒素等の不純物をＳｉ基板１に注入する
ことでソース及びドレイン領域１４、１５を形成する。
そして第１ゲート電極を含む表面上に層間絶縁膜１２を
形成し、この層間絶縁膜１２にホトリソグラフィー技術
及び異方性エッチング技術を用いてコンタクトホールを
形成し、金属配線１３を形成する。以上の工程によりＭ
ＯＳ構造のメモリが製造される。
【００４２】即ち、本発明に於けるオキサイドリッジの
抑制は、フラッシュメモリの過剰消去にのみ有効な手段
ではなく、一般のＭＯＳメモリの場合にもリーク電流の
低減効果が望める。つまり、一般のＭＯＳメモリの高集
積化に伴い、ゲート酸化膜の膜厚は薄くなっており、ゲ
ート酸化膜に印加される電界は増加している。ここで、
オキサイドリッジの発生により、ゲート酸化膜を介して
流れる電流は増加するため、このリーク電流の低減が必
要である。
抑制は、フラッシュメモリの過剰消去にのみ有効な手段
ではなく、一般のＭＯＳメモリの場合にもリーク電流の
低減効果が望める。つまり、一般のＭＯＳメモリの高集
積化に伴い、ゲート酸化膜の膜厚は薄くなっており、ゲ
ート酸化膜に印加される電界は増加している。ここで、
オキサイドリッジの発生により、ゲート酸化膜を介して
流れる電流は増加するため、このリーク電流の低減が必
要である。
【００４３】そこで、本具体例２に示したように、具体
例１のフローティングゲートの形成方法を一般のＭＯＳ
メモリにおけるゲート電極に適用した場合にも、具体例
１と同様に過剰消去電流の抑制効果と同様に一般のＭＯ
Ｓメモリにおけるゲート酸化膜を介して流れるゲート電
極からのリーク電流を抑制することができる。
例１のフローティングゲートの形成方法を一般のＭＯＳ
メモリにおけるゲート電極に適用した場合にも、具体例
１と同様に過剰消去電流の抑制効果と同様に一般のＭＯ
Ｓメモリにおけるゲート酸化膜を介して流れるゲート電
極からのリーク電流を抑制することができる。
【００４４】
【発明の効果】本発明に係る当該半導体装置は、上記し
た様な技術構成を採用しているので、結晶粒径を小さく
することで、消去電流を流す領域に均一にオキサイドリ
ッジを発生させ、ビット間のばらつきを無くす事ができ
る。また結晶粒界でのリン等のｎ型不純物の偏析は結晶
粒径が小さくなることで、偏析サイトが増加することに
より、分散されることになる。よって、ゲート酸化膜３
へのリン等のｎ型不純物の拡散を抑制することができ、
過剰な消去電流を抑制することができる。
た様な技術構成を採用しているので、結晶粒径を小さく
することで、消去電流を流す領域に均一にオキサイドリ
ッジを発生させ、ビット間のばらつきを無くす事ができ
る。また結晶粒界でのリン等のｎ型不純物の偏析は結晶
粒径が小さくなることで、偏析サイトが増加することに
より、分散されることになる。よって、ゲート酸化膜３
へのリン等のｎ型不純物の拡散を抑制することができ、
過剰な消去電流を抑制することができる。
【００４５】その結果、本発明に於いては、浮遊ゲート
の構造をアモルファスシリコン層４、ＨＳＧ層５、酸化
シリコン層６もしくは窒化シリコン層、そして多結晶シ
リコン層７による３層構造もしくはこれらの繰り返しに
よる４層以上の構造を用い、下層のゲート電極のグレイ
ンサイズを小さくすることで、過剰消去不良を低減する
ことが可能となる。
の構造をアモルファスシリコン層４、ＨＳＧ層５、酸化
シリコン層６もしくは窒化シリコン層、そして多結晶シ
リコン層７による３層構造もしくはこれらの繰り返しに
よる４層以上の構造を用い、下層のゲート電極のグレイ
ンサイズを小さくすることで、過剰消去不良を低減する
ことが可能となる。
【００４６】又、本発明は、一般のＭＯＳメモリの場合
にもリーク電流の低減効果が望める。一般のＭＯＳメモ
リの高集積化に伴い、ゲート酸化膜の膜厚は薄くなって
おり、ゲート酸化膜に印加される電界は増加している。
ここで、オキサイドリッジの発生により、ゲート酸化膜
を介して流れる電流は増加するため、このリーク電流の
低減が必要である。そこで、本発明の方法を一般のＭＯ
Ｓメモリにおけるゲート電極に適用した場合には、一般
のＭＯＳメモリにおけるゲート酸化膜を介して流れるゲ
ート電極からのリーク電流を抑制することができる。
にもリーク電流の低減効果が望める。一般のＭＯＳメモ
リの高集積化に伴い、ゲート酸化膜の膜厚は薄くなって
おり、ゲート酸化膜に印加される電界は増加している。
ここで、オキサイドリッジの発生により、ゲート酸化膜
を介して流れる電流は増加するため、このリーク電流の
低減が必要である。そこで、本発明の方法を一般のＭＯ
Ｓメモリにおけるゲート電極に適用した場合には、一般
のＭＯＳメモリにおけるゲート酸化膜を介して流れるゲ
ート電極からのリーク電流を抑制することができる。
【図１】図１は、本発明に係る半導体装置の製造工程の
一具体例を示す断面図である。
一具体例を示す断面図である。
【図２】図２は、本発明に係る半導体装置の製造工程の
一具体例を示す断面図である。
一具体例を示す断面図である。
【図３】図３は、本発明に係る半導体装置の一具体例の
構成を示す断面図である。
構成を示す断面図である。
【図４】図４は、本発明に係る半導体装置の製造工程の
他の具体例を示す断面図である。
他の具体例を示す断面図である。
【図５】図５は、本発明に係る半導体装置の他の具体例
の構成を示す断面図である。
の構成を示す断面図である。
【図６】図６は、従来に係る半導体装置の一具体例の構
成を示す断面図である。
成を示す断面図である。
【図７】図７は、従来の半導体装置の他の具体例に於け
る構成を示す断面図である。
る構成を示す断面図である。
１…半導体基板 ２…フィールド酸化膜 ３…ゲート酸化膜 ４…アモルファスシリコン膜 ５…グレインを有する多結晶シリコン層、ＨＳＧ層 ６…酸化シリコン膜もしくは窒化シリコン膜 ７…多結晶シリコン層 ８、１０…酸化シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78
Claims (10)
- 【請求項１】 半導体基板上に設けたゲート酸化膜上に
ゲート電極を有するＭＯＳ型半導体装置において、当該
ゲート電極がグレインを有する多結晶シリコン層と、少
なくとももう１層の多結晶シリコン層からなる多層構造
で構成された事を特徴とする半導体装置。 - 【請求項２】 当該グレインは、５０ｎｍ若しくはそれ
以下の結晶粒サイズを有するものである事を特徴とする
請求項１記載の半導体装置。 - 【請求項３】 少なくとも当該ゲート酸化膜に接続され
るシリコン層が、アモルファスシリコン層である事を特
徴とする請求項１又は２に記載の半導体装置。 - 【請求項４】 当該ゲート電極は、ゲート酸化膜側か
ら、アモルファスシリコン層／グレインを有する多結晶
シリコン層／多結晶シリコン層の順で３層に構成された
多層構造を有するものである事を特徴とする請求項１乃
至３の何れかに記載の半導体装置。 - 【請求項５】 当該ゲート電極は、ゲート酸化膜側か
ら、アモルファスシリコン層／グレインを有する多結晶
シリコン層／酸化膜／多結晶シリコン層の順に４層に構
成された多層構造を有するものである事を特徴とする請
求項１乃至３の何れかに記載の半導体装置。 - 【請求項６】 当該ゲート電極は、浮遊電極を構成する
ものである事を特徴とする請求項１乃至５の何れかに記
載の半導体装置。 - 【請求項７】 半導体基板上に設けたゲート酸化膜上に
ゲート電極を有するＭＯＳ型半導体装置の製造におい
て、 半導体基板上にゲート酸化膜を形成する第１の工程、 当該ゲート酸化膜上にアモルファスシリコン層を形成す
る第２の工程、 当該アモルファスシリコン層上にグレインを有する多結
晶シリコン層を形成する第３の工程、 当該グレインを有する多結晶シリコン層上に多結晶シリ
コン層を形成する第４の工程、 とから構成されている事を特徴とする半導体装置の製造
方法。 - 【請求項８】 半導体基板上に設けたゲート酸化膜上に
ゲート電極を有するＭＯＳ型半導体装置の製造におい
て、 半導体基板上にゲート酸化膜を形成する第１の工程、 当該ゲート酸化膜上にアモルファスシリコン層を形成す
る第２の工程、 当該アモルファスシリコン層上にグレインを有する多結
晶シリコン層を形成する第３の工程、 当該グレインを有する多結晶シリコン層上に酸化膜若し
くは窒化膜を形成する第４の工程、 当該酸化膜上に多結晶シリコン層を形成する第５の工
程、 とから構成されている事を特徴とする半導体装置の製造
方法。 - 【請求項９】 当該第３の工程は、第２の工程に於いて
形成された当該アモルファスシリコン層を、高真空中で
アニールする事を特徴とする請求項７又は８に記載の半
導体装置の製造方法。 - 【請求項１０】 当該第３の工程は、第２の工程に於い
て形成された当該アモルファスシリコン層を、高温度下
にシラン若しくはジシランガスで処理する事を特徴とす
る請求項７又は８に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9317887A JPH11150195A (ja) | 1997-11-19 | 1997-11-19 | 半導体装置及びその製造方法 |
| KR1019980049812A KR100306944B1 (ko) | 1997-11-19 | 1998-11-19 | 반도체장치및그제조방법 |
| US09/196,417 US6287915B1 (en) | 1997-11-19 | 1998-11-19 | Semiconductor device and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9317887A JPH11150195A (ja) | 1997-11-19 | 1997-11-19 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11150195A true JPH11150195A (ja) | 1999-06-02 |
Family
ID=18093170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9317887A Pending JPH11150195A (ja) | 1997-11-19 | 1997-11-19 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6287915B1 (ja) |
| JP (1) | JPH11150195A (ja) |
| KR (1) | KR100306944B1 (ja) |
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| WO2006112683A1 (en) * | 2005-04-22 | 2006-10-26 | Jong-Ho Lee | Flash memory device |
| KR100741272B1 (ko) | 2005-12-28 | 2007-07-19 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그 제조 방법 |
| JP2008131030A (ja) * | 2006-11-20 | 2008-06-05 | Macronix Internatl Co Ltd | トンネル障壁の上に電界分布層を有する電荷捕獲装置 |
| CN100397618C (zh) * | 2004-02-06 | 2008-06-25 | 旺宏电子股份有限公司 | 半导体组件及半导体存储元件的形成方法 |
| KR100946120B1 (ko) | 2007-11-29 | 2010-03-10 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 이의 제조 방법 |
| JP2013172097A (ja) * | 2012-02-22 | 2013-09-02 | Seiko Instruments Inc | 半導体不揮発性メモリ装置 |
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| US20060180851A1 (en) | 2001-06-28 | 2006-08-17 | Samsung Electronics Co., Ltd. | Non-volatile memory devices and methods of operating the same |
| US7253467B2 (en) * | 2001-06-28 | 2007-08-07 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices |
| US7473959B2 (en) * | 2001-06-28 | 2009-01-06 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices and methods of fabricating the same |
| US8253183B2 (en) | 2001-06-28 | 2012-08-28 | Samsung Electronics Co., Ltd. | Charge trapping nonvolatile memory devices with a high-K blocking insulation layer |
| US20040152260A1 (en) * | 2001-09-07 | 2004-08-05 | Peter Rabkin | Non-volatile memory cell with non-uniform surface floating gate and control gate |
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| US9559113B2 (en) | 2014-05-01 | 2017-01-31 | Macronix International Co., Ltd. | SSL/GSL gate oxide in 3D vertical channel NAND |
| US10878214B2 (en) * | 2018-04-09 | 2020-12-29 | Electronics And Telecommunications Research Institute | Complex biometric sensor including color conversion layer |
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| JPH01244659A (ja) | 1988-03-25 | 1989-09-29 | Nec Corp | 半導体装置 |
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-
1998
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- 1998-11-19 KR KR1019980049812A patent/KR100306944B1/ko not_active IP Right Cessation
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