JPS6329954A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6329954A JPS6329954A JP17188686A JP17188686A JPS6329954A JP S6329954 A JPS6329954 A JP S6329954A JP 17188686 A JP17188686 A JP 17188686A JP 17188686 A JP17188686 A JP 17188686A JP S6329954 A JPS6329954 A JP S6329954A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置の製造方法に関するもので、特に
多結晶シリコン膜を主成分とする電極又は電極配線とこ
れに積層される絶縁膜とを形成する半導体装置の製造方
法に利用される。
多結晶シリコン膜を主成分とする電極又は電極配線とこ
れに積層される絶縁膜とを形成する半導体装置の製造方
法に利用される。
（従来の技術）
半導体基板主面の絶縁膜上に、多結晶シリコン膜を形成
し、更にその上に絶縁膜を形成した積層膜を電極又は電
極配線として利用する半導体装置は多い。 この様な半
導体装置の１例として、ＥＰＲＯＭ（書き換え可能な読
み出し専用メモリ）をとりあげ、その製造方法について
図面を参照して以下説明する。 第２図は従来のＥＰＲ
ＯＭの模式的な断面図であり、第３図はその製造工程途
中の断面図である。 まずＰ−型シリコン基板１のフィ
ールド酸化膜に囲まれた島状の素子領域表面に、厚さ５
００人の第１の熱酸化膜２を形成する。
し、更にその上に絶縁膜を形成した積層膜を電極又は電
極配線として利用する半導体装置は多い。 この様な半
導体装置の１例として、ＥＰＲＯＭ（書き換え可能な読
み出し専用メモリ）をとりあげ、その製造方法について
図面を参照して以下説明する。 第２図は従来のＥＰＲ
ＯＭの模式的な断面図であり、第３図はその製造工程途
中の断面図である。 まずＰ−型シリコン基板１のフィ
ールド酸化膜に囲まれた島状の素子領域表面に、厚さ５
００人の第１の熱酸化膜２を形成する。
次にその上に厚さ１００ＯＸの第１の多結晶シリコン膜
３を低圧ＣＶＤ法により形成する。 次にこの多結晶シ
リコン膜３にリンを熱拡散によりドープした後、約＋０
００℃において熱酸化を行い、厚さ５００人の第２の熱
酸化膜４を形成する。 次に全面にコントロールゲート
となる第２の多結晶シリコン膜５を堆積する（第３図参
照）。 次に写真蝕刻法により第２の多結晶シリコン膜
５、第２の熱酸化膜４、第１の多結晶シリコン１３及び
第１の熱酸化膜２を順次エツチングして第２図に示すよ
うにコントロールゲート１５、第２ゲート酸化膜１４、
フローティングゲート１３及び第１ゲート酸化ＭｔＡ１
２を形成する。 次にこれら積層膜をマスクとしてＮ型
不純物をイオン注入し、熱処理を行ってＮ＋型ドレイン
領１１６及びＮ＋型ソース領域１７を形成すると共に、
積層膜外面に後酸化膜１８を形成する。 次に全面にパ
ッシベーション膜（例えばＰＳＧ膜）１９を堆積した後
、選択的にエツチングしてコンタクトホールを開孔し、
更に全面にＡｌ−３ｉ膜を堆積した後、パターニングし
てドレイン電ｆｆ１２０及びソース電極２１を形成して
第２図に示すＥＰＲＯＭセルを製造する。
３を低圧ＣＶＤ法により形成する。 次にこの多結晶シ
リコン膜３にリンを熱拡散によりドープした後、約＋０
００℃において熱酸化を行い、厚さ５００人の第２の熱
酸化膜４を形成する。 次に全面にコントロールゲート
となる第２の多結晶シリコン膜５を堆積する（第３図参
照）。 次に写真蝕刻法により第２の多結晶シリコン膜
５、第２の熱酸化膜４、第１の多結晶シリコン１３及び
第１の熱酸化膜２を順次エツチングして第２図に示すよ
うにコントロールゲート１５、第２ゲート酸化膜１４、
フローティングゲート１３及び第１ゲート酸化ＭｔＡ１
２を形成する。 次にこれら積層膜をマスクとしてＮ型
不純物をイオン注入し、熱処理を行ってＮ＋型ドレイン
領１１６及びＮ＋型ソース領域１７を形成すると共に、
積層膜外面に後酸化膜１８を形成する。 次に全面にパ
ッシベーション膜（例えばＰＳＧ膜）１９を堆積した後
、選択的にエツチングしてコンタクトホールを開孔し、
更に全面にＡｌ−３ｉ膜を堆積した後、パターニングし
てドレイン電ｆｆ１２０及びソース電極２１を形成して
第２図に示すＥＰＲＯＭセルを製造する。
前記ＥＰＲＯＭは、セルトランジスタのＮ＋型ドレイン
領ｗｔ１６とコントロールゲート１５とに正の高電圧を
加えてフローティングゲート１３に電子を注入し、書込
みを行うデバイスである。
領ｗｔ１６とコントロールゲート１５とに正の高電圧を
加えてフローティングゲート１３に電子を注入し、書込
みを行うデバイスである。
この注入電子は長期間にわたってフローティングゲート
に蓄積される必要がある。 しかしながら何らかの偶発
的な原因によって正の高電圧がコントロールゲートに印
加されると、フローティングゲートに蓄積されていた注
入電子は第２ゲート酸化膜１４を経てコントロールゲー
トに吸収され、知らぬ間に記憶が消去されてしまうこと
がある。
に蓄積される必要がある。 しかしながら何らかの偶発
的な原因によって正の高電圧がコントロールゲートに印
加されると、フローティングゲートに蓄積されていた注
入電子は第２ゲート酸化膜１４を経てコントロールゲー
トに吸収され、知らぬ間に記憶が消去されてしまうこと
がある。
これは発生頻度がたとえ希れであっても、ＥＰＲＯＭに
とっては致命的な欠陥である。
とっては致命的な欠陥である。
（発明が解決しようとする問題点）
一般にキャパシタ用電極あるいは居間絶縁膜を介して対
向する電極配線は、対応する電極又は電極配線等との間
に一定の耐圧を要求される。 半導体装置の高集積化、
高微細化に伴い前記耐圧要求はより厳しいものとなる。
向する電極配線は、対応する電極又は電極配線等との間
に一定の耐圧を要求される。 半導体装置の高集積化、
高微細化に伴い前記耐圧要求はより厳しいものとなる。
従来例のＥＰＲＯＭにおいて、電荷蓄積キャパシタの一
方の電極であるフローティングゲート１３に注入した電
子の前記漏洩について、本発明者らは調査研究し、その
原因について以下の知見を得た。 即ちフローティング
ゲートとなる第１の多結晶シリコン膜は、様々な面方位
を持つ結晶粒から構成され、その粒径も数百スと大きい
。
方の電極であるフローティングゲート１３に注入した電
子の前記漏洩について、本発明者らは調査研究し、その
原因について以下の知見を得た。 即ちフローティング
ゲートとなる第１の多結晶シリコン膜は、様々な面方位
を持つ結晶粒から構成され、その粒径も数百スと大きい
。
従って１０００℃以下の低温酸化により第２ゲート酸化
膜となる第２の熱酸化膜を形成すると、フローティング
ゲートと第２ゲート酸化膜との界面に凹凸（３ｕｒｆａ
ｃｅ ａｓｐｅｒｉｔｙ）が生じ、あるいは結晶粒界
面に不純物原子のトラップが発生する。 フローティン
グゲートとコントロールゲートとの間に電圧が印加され
ると、前記結晶粒の凸部あるいは粒界面のトラップ等に
電界が集中し耐圧劣化を起こし、蓄積されていた電子が
消失するものと推論された。
膜となる第２の熱酸化膜を形成すると、フローティング
ゲートと第２ゲート酸化膜との界面に凹凸（３ｕｒｆａ
ｃｅ ａｓｐｅｒｉｔｙ）が生じ、あるいは結晶粒界
面に不純物原子のトラップが発生する。 フローティン
グゲートとコントロールゲートとの間に電圧が印加され
ると、前記結晶粒の凸部あるいは粒界面のトラップ等に
電界が集中し耐圧劣化を起こし、蓄積されていた電子が
消失するものと推論された。
この問題点を解決するためには、多結晶シリコン膜の結
晶粒の粒径を小さくすること、例えば１００Ｘ以下とす
ることである。 一般に多結晶シリコンの結晶粒径は反
応温度、膜厚に依存しており、反応温度が高いほど結晶
粒径は大きくなる。
晶粒の粒径を小さくすること、例えば１００Ｘ以下とす
ることである。 一般に多結晶シリコンの結晶粒径は反
応温度、膜厚に依存しており、反応温度が高いほど結晶
粒径は大きくなる。
膜厚が一定で結晶粒径１００Å以下の多結晶シリコン膜
を従来法で形成するには反応温度を下げる必要がある。
を従来法で形成するには反応温度を下げる必要がある。
しかしながら反応温度を下げると、所定の膜厚を形成
するのに極めて長時間を要し生産上実用に適さない。
するのに極めて長時間を要し生産上実用に適さない。
本発明の目的は、半導体基板の絶縁膜上に多結晶シリコ
ン膜を形成し、更にその上に絶縁膜を積層する場合、多
結晶シリコン膜の結晶粒径を出来るだけ小さく例えばＴ
ＯＯＸ以下とすると共にそのための工程の所要時間は生
産上許容できるものとし、これにより絶縁膜を８！１層
した時の耐圧を向上できる半導体装置の製造方法を提供
するものである。
ン膜を形成し、更にその上に絶縁膜を積層する場合、多
結晶シリコン膜の結晶粒径を出来るだけ小さく例えばＴ
ＯＯＸ以下とすると共にそのための工程の所要時間は生
産上許容できるものとし、これにより絶縁膜を８！１層
した時の耐圧を向上できる半導体装置の製造方法を提供
するものである。
［発明の構成コ
（問題点を解決するための手段）
本発明は、半導体基板主面の絶縁膜上に反応温度４００
℃ないし６００℃でアモルファスシリコン膜（非晶質シ
リコン膜）を形成する工程と、この工程に連続して、反
応温度を６００℃ないし８００℃に上げ、アモルファス
シリコン膜上に多結晶シリコン膜を形成する第１のＦＡ
層工程と、前記多結晶シリコン膜上に更に絶縁膜を形成
する第２の積層工程とを含むことを特徴とする半導体装
置の製造方法である。
℃ないし６００℃でアモルファスシリコン膜（非晶質シ
リコン膜）を形成する工程と、この工程に連続して、反
応温度を６００℃ないし８００℃に上げ、アモルファス
シリコン膜上に多結晶シリコン膜を形成する第１のＦＡ
層工程と、前記多結晶シリコン膜上に更に絶縁膜を形成
する第２の積層工程とを含むことを特徴とする半導体装
置の製造方法である。
（作用）
まず半導体基板の絶縁膜上に反応温度４００℃ないし６
００℃でシリコンを付着させると、結晶化は殆ど進まず
アモルファス状のシリコン膜が形成される。 アモルフ
ァスシリコン膜の膜厚は少なくとも３０Ｘとする。 引
続き反応温度を従来技術の場合と同程度の６００℃ない
し８００℃に上げ、多結晶シリコン膜を形成すると、粒
径が例えば１００Å以下の小さい緻密な多結晶シリコン
膜が形成される。 即ちアモルファスシリコン膜形成後
引続いてその上にシリコン原子を堆積すると、反応温度
が従来技術と同程度であっても粒径が１００Å以下の多
結晶シリコンが従来と同程度の所要時間で形成される。
００℃でシリコンを付着させると、結晶化は殆ど進まず
アモルファス状のシリコン膜が形成される。 アモルフ
ァスシリコン膜の膜厚は少なくとも３０Ｘとする。 引
続き反応温度を従来技術の場合と同程度の６００℃ない
し８００℃に上げ、多結晶シリコン膜を形成すると、粒
径が例えば１００Å以下の小さい緻密な多結晶シリコン
膜が形成される。 即ちアモルファスシリコン膜形成後
引続いてその上にシリコン原子を堆積すると、反応温度
が従来技術と同程度であっても粒径が１００Å以下の多
結晶シリコンが従来と同程度の所要時間で形成される。
これは、アモルファスシリコン表面に！３【ノる３ｉ
原子の吸着点密度（核濃度）が従来の絶縁物面に比べ非
常に高いためと推論される。
原子の吸着点密度（核濃度）が従来の絶縁物面に比べ非
常に高いためと推論される。
粒径の小ざい緻密な多結晶シリコン膜を電極又は電極配
線とし更に絶縁物層を積層した場合の界面は凹凸も不純
物トラップも減少し高耐圧が得られる。
線とし更に絶縁物層を積層した場合の界面は凹凸も不純
物トラップも減少し高耐圧が得られる。
（実施例）
本発明の実施例として第１図に示すキャパシタの製造方
法について述べる。
法について述べる。
まずシリコン基板５１の表面に厚さ５００人の第１の絶
縁膜（熱酸化膜）５２を形成する。
縁膜（熱酸化膜）５２を形成する。
次に減圧ＣＶＤ装置を用い、反応温度（堆積温度とも呼
ばれる）４００℃〜６００℃でシランガス（Ｓ；＋４．
＞を熱分解し、アモルファス（非晶質）状のシリコンを
絶縁膜５２上に少なくとも３０人厚堆積する。 反応温
度６００℃以下では絶縁膜５２に吸着された３ｉ原子の
結晶化は殆ど進行せずアモルファスシリコン膜５３が形
成される。 絶縁膜５２の表面は−様な面密度のアモル
ファスシリコンで被覆される必要があり、他方堆積速度
が小ざいので必要以上に厚い膜を形成すると時間がかか
りすぎるので少なくとも３０Ｘ厚程度とすることが望ま
しい。
ばれる）４００℃〜６００℃でシランガス（Ｓ；＋４．
＞を熱分解し、アモルファス（非晶質）状のシリコンを
絶縁膜５２上に少なくとも３０人厚堆積する。 反応温
度６００℃以下では絶縁膜５２に吸着された３ｉ原子の
結晶化は殆ど進行せずアモルファスシリコン膜５３が形
成される。 絶縁膜５２の表面は−様な面密度のアモル
ファスシリコンで被覆される必要があり、他方堆積速度
が小ざいので必要以上に厚い膜を形成すると時間がかか
りすぎるので少なくとも３０Ｘ厚程度とすることが望ま
しい。
次に前記アモルファスシリコン膜形成工程に連続して、
即ち基板を外気にさらすことなく、減圧ＣＶＤ法で反応
温度を６００℃〜８００℃に上げ、アモルファスシリコ
ンｐＡ５３の上に多結晶シリコン膜５４を厚さ約１００
０久積層するく便宜上この工程を第１のｇＩ層工程とい
う）。 反応温度６００℃以上では吸着されたシリコン
原子は結晶化が行われ結晶粒を形成する。 アモルファ
スシリコン膜表面には従来の絶縁膜表面に比し、シリコ
ン原子の吸着点が一様且つ高密度に存在すると推論され
るので、アモルファスシリコン面に吸着されたシリコン
は粒径が小さい多数の結晶粒となり、凹凸の少ない緻密
な多結晶シリコン膜が形成される。
即ち基板を外気にさらすことなく、減圧ＣＶＤ法で反応
温度を６００℃〜８００℃に上げ、アモルファスシリコ
ンｐＡ５３の上に多結晶シリコン膜５４を厚さ約１００
０久積層するく便宜上この工程を第１のｇＩ層工程とい
う）。 反応温度６００℃以上では吸着されたシリコン
原子は結晶化が行われ結晶粒を形成する。 アモルファ
スシリコン膜表面には従来の絶縁膜表面に比し、シリコ
ン原子の吸着点が一様且つ高密度に存在すると推論され
るので、アモルファスシリコン面に吸着されたシリコン
は粒径が小さい多数の結晶粒となり、凹凸の少ない緻密
な多結晶シリコン膜が形成される。
多結晶シリコン膜の結晶粒の大きさは試行結果によれば
粒径が１００人を越えないことが望ましい。
粒径が１００人を越えないことが望ましい。
粒径が大きくなると耐圧劣化のおそれが生ずる。
又反応温度は従来技術の場合とほぼ等しく、この多結晶
シリコン膜を形成するための所要時間も従来技術のそれ
と大差なく、生産上許容できるものとなる。 なお前記
アモルファスシリコン膜５３（この一部は結晶化が進み
多結晶シリコン膜に含まれると思われる）と第１の多結
晶シリコン膜５４から成る第１の積層膜はキャパシタの
一方の電極を形成する。
シリコン膜を形成するための所要時間も従来技術のそれ
と大差なく、生産上許容できるものとなる。 なお前記
アモルファスシリコン膜５３（この一部は結晶化が進み
多結晶シリコン膜に含まれると思われる）と第１の多結
晶シリコン膜５４から成る第１の積層膜はキャパシタの
一方の電極を形成する。
次に第１の多結晶シリコン′ｐＡ５４にリンを熱拡散に
よりドープしその低抗を下げる。 結晶粒径も小さくリ
ンは均一に拡散され粒界面での１−ラップも殆どない。
よりドープしその低抗を下げる。 結晶粒径も小さくリ
ンは均一に拡散され粒界面での１−ラップも殆どない。
次に約１０００℃において第１の多結晶シリコン膜５４
を熱酸化し、厚さｓｏｏ、ｔの第２の熱酸化膜５５を形
成する（便宜上第２の積層工程という）。
を熱酸化し、厚さｓｏｏ、ｔの第２の熱酸化膜５５を形
成する（便宜上第２の積層工程という）。
熱酸化膜５５はこのキャパシタの誘電体層となる。
次に熱酸化膜５５の上に厚さ３５００人、面抵抗２０Ω
の他の一方のキャパシタ電極となる第２の多結晶シリコ
ン膜５６を耳Ｉ積する。 次に写真蝕剣法により＆！ｉ
層膜をエツチングして第１図に示すキャパシタを製作す
る。
の他の一方のキャパシタ電極となる第２の多結晶シリコ
ン膜５６を耳Ｉ積する。 次に写真蝕剣法により＆！ｉ
層膜をエツチングして第１図に示すキャパシタを製作す
る。
本発明による前記製造方法により製作したキャパシタと
従来の製造方法により１作したキャパシタとの保持耐圧
を比較測定した。 第４図にその結果を示す。 縦軸は
第１の多結晶シリコン膜と第２の多結晶シリコン膜との
間に電圧を印加したときの熱酸化膜５５の耐圧を電界強
度で表した値、横軸はリンの熱拡散時間を表したもので
ある。
従来の製造方法により１作したキャパシタとの保持耐圧
を比較測定した。 第４図にその結果を示す。 縦軸は
第１の多結晶シリコン膜と第２の多結晶シリコン膜との
間に電圧を印加したときの熱酸化膜５５の耐圧を電界強
度で表した値、横軸はリンの熱拡散時間を表したもので
ある。
Ｏ印は本発明、・印は従来のそれぞれの製造方法による
値で、交叉する垂直線分はそのバラツキを示す。 この
図より明らかなように本発明の製造方法により耐圧は向
上する。
値で、交叉する垂直線分はそのバラツキを示す。 この
図より明らかなように本発明の製造方法により耐圧は向
上する。
前記実施例の第２の積層工程においては、第１の多結晶
シリコン膜５４を熱酸化して絶縁膜（シリコン酸化膜５
５〉を積層したが、他の絶縁物を堆積しても本発明の効
果は得られる。 又本実施例はＥＰＲＯＭのキャパシタ
について述べたが、多結晶シリコンを主成分とする電極
又は電極配線と絶縁膜を介して他の導電層と対向する構
成要素を有するその他の半導体装置の製造方法に対して
も本発明は勿論適用できる。
シリコン膜５４を熱酸化して絶縁膜（シリコン酸化膜５
５〉を積層したが、他の絶縁物を堆積しても本発明の効
果は得られる。 又本実施例はＥＰＲＯＭのキャパシタ
について述べたが、多結晶シリコンを主成分とする電極
又は電極配線と絶縁膜を介して他の導電層と対向する構
成要素を有するその他の半導体装置の製造方法に対して
も本発明は勿論適用できる。
［発明の効果］
本発明の製造方法においては、シリコン原子の吸着点が
高濃度に分布すると推定されるアモルファスシリコン膜
を下地として多結晶シリコン膜を堆積するため、反応温
度を６００℃以上としても多結晶シリコン膜は、その粒
径は小さく例えば１００Å以下となると共に緻密な膜と
なり、そのための工程の所要時間も生産上許容できる時
間となる。
高濃度に分布すると推定されるアモルファスシリコン膜
を下地として多結晶シリコン膜を堆積するため、反応温
度を６００℃以上としても多結晶シリコン膜は、その粒
径は小さく例えば１００Å以下となると共に緻密な膜と
なり、そのための工程の所要時間も生産上許容できる時
間となる。
この多結晶シリコン膜にリンの熱拡散を行うと、粒界面
でのトラップがなくなり均一に拡散され、更に絶縁膜を
積層してもその界面においては結晶の凹凸（３ｕｒｆａ
ｃｅ ａｓｐｅｒｉｔｙ）等電界集中を生ずる局所も
大幅に減少し、耐圧を向上できる。 特にこの多結晶シ
リコン膜を熱酸化したシリコン酸化膜を前記絶縁膜とす
れば耐圧の強い絶縁膜となり本発明の効果も大きくなる
。
でのトラップがなくなり均一に拡散され、更に絶縁膜を
積層してもその界面においては結晶の凹凸（３ｕｒｆａ
ｃｅ ａｓｐｅｒｉｔｙ）等電界集中を生ずる局所も
大幅に減少し、耐圧を向上できる。 特にこの多結晶シ
リコン膜を熱酸化したシリコン酸化膜を前記絶縁膜とす
れば耐圧の強い絶縁膜となり本発明の効果も大きくなる
。
第１図は本発明の製造方法により製作した平板電極を有
するキャパシタの断面図、第２図は従来の製造方法を説
明するためのＥＰＲＯＭの断面図、第３図はこのＥＰＲ
ＯＭの製造工程における断面図、第４図は本発明及び従
来のそれぞれの製造方法によるキャパシタの耐圧比較結
果を示す図である。 ５１・・・半導体基板、 ５２・・・半導体基板主面の
絶縁膜（第１熱酸化膜）、 ５３・・・アモルファスシ
リコン膜、 ５４・・・第１多結晶シリコン膜、５５・
・・多結晶シリコン膜上の絶縁膜（第２熱酸化膜）。 特許出願人 株式会社 東 芝 （ほか１名） 第１図 第 ２図 第３図
するキャパシタの断面図、第２図は従来の製造方法を説
明するためのＥＰＲＯＭの断面図、第３図はこのＥＰＲ
ＯＭの製造工程における断面図、第４図は本発明及び従
来のそれぞれの製造方法によるキャパシタの耐圧比較結
果を示す図である。 ５１・・・半導体基板、 ５２・・・半導体基板主面の
絶縁膜（第１熱酸化膜）、 ５３・・・アモルファスシ
リコン膜、 ５４・・・第１多結晶シリコン膜、５５・
・・多結晶シリコン膜上の絶縁膜（第２熱酸化膜）。 特許出願人 株式会社 東 芝 （ほか１名） 第１図 第 ２図 第３図
Claims (1)
- 【特許請求の範囲】 １ 半導体基板主面の絶縁膜上に反応温度４００℃ない
し６００℃でアモルファスシリコン膜を形成する工程と
、このアモルファスシリコン膜形成工程に連続してアモ
ルファスシリコン膜上に反応温度６００℃ないし８００
℃で多結晶シリコン膜を形成する第１の積層工程と、前
記多結晶シリコン膜上に絶縁膜を形成する第２の積層工
程とを含むことを特徴とする半導体装置の製造方法。 ２ アモルファスシリコン膜形成工程における該膜厚が
少なくとも３０Åである特許請求の範囲第１項記載の半
導体装置の製造方法。 ３ 第１の積層工程における多結晶シリコン膜の粒径が
１００Åを越えない特許請求の範囲第１項又は第２項記
載の半導体装置の製造方法。 ４ 第２の積層工程における絶縁膜が前記多結晶シリコ
ン膜を熱酸化して形成するシリコン酸化膜である特許請
求の範囲第１項ないし第３項いずれか記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17188686A JPS6329954A (ja) | 1986-07-23 | 1986-07-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17188686A JPS6329954A (ja) | 1986-07-23 | 1986-07-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6329954A true JPS6329954A (ja) | 1988-02-08 |
| JPH0376032B2 JPH0376032B2 (ja) | 1991-12-04 |
Family
ID=15931618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17188686A Granted JPS6329954A (ja) | 1986-07-23 | 1986-07-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329954A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01302747A (ja) * | 1988-04-15 | 1989-12-06 | Toshiba Corp | 半導体装置の製造方法 |
| US5310698A (en) * | 1990-12-21 | 1994-05-10 | Siemens Aktiengesellschaft | Process for producing an arsenic-doped smooth polycrystalline silicon layer for very large scale integrated circuits |
| US5444302A (en) * | 1992-12-25 | 1995-08-22 | Hitachi, Ltd. | Semiconductor device including multi-layer conductive thin film of polycrystalline material |
| US6287915B1 (en) | 1997-11-19 | 2001-09-11 | Nec Corporation | Semiconductor device and manufacturing method therefor |
| KR20130011926A (ko) | 2011-07-22 | 2013-01-30 | 도쿄엘렉트론가부시키가이샤 | 어모퍼스 실리콘막의 성막 방법 및 성막 장치 |
| KR20140085407A (ko) | 2010-04-27 | 2014-07-07 | 도쿄엘렉트론가부시키가이샤 | 어모퍼스 실리콘막의 성막 방법 및 성막 장치 |
| KR20140085344A (ko) | 2012-12-27 | 2014-07-07 | 도쿄엘렉트론가부시키가이샤 | 실리콘막의 성막 방법 및 성막 장치 |
| US8945339B2 (en) | 2010-10-29 | 2015-02-03 | Tokyo Electron Limited | Film formation apparatus |
| US9540743B2 (en) | 2013-12-11 | 2017-01-10 | Tokyo Electron Limited | Amorphous silicon crystallizing method, crystallized silicon film forming method, semiconductor device manufacturing method and film forming apparatus |
| KR20170098706A (ko) | 2016-02-22 | 2017-08-30 | 도쿄엘렉트론가부시키가이샤 | 성막 방법 |
| US9758865B2 (en) | 2013-07-31 | 2017-09-12 | Tokyo Electron Limited | Silicon film forming method, thin film forming method and cross-sectional shape control method |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040030093A1 (en) | 2000-09-28 | 2004-02-12 | Yoko Sakurai | Metal catalyst for ring-opening polymerization of heterocyclic compound |
| CN102226870A (zh) | 2006-10-05 | 2011-10-26 | 株式会社普利司通 | 导电性弹性辊以及包括其的图像形成设备 |
| JP5769929B2 (ja) | 2010-03-17 | 2015-08-26 | サンスター技研株式会社 | ポリウレタン樹脂 |
-
1986
- 1986-07-23 JP JP17188686A patent/JPS6329954A/ja active Granted
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH01302747A (ja) * | 1988-04-15 | 1989-12-06 | Toshiba Corp | 半導体装置の製造方法 |
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| US6346731B1 (en) * | 1992-12-25 | 2002-02-12 | Hitachi, Ltd. | Semiconductor apparatus having conductive thin films |
| US6287915B1 (en) | 1997-11-19 | 2001-09-11 | Nec Corporation | Semiconductor device and manufacturing method therefor |
| US9123782B2 (en) | 2010-04-27 | 2015-09-01 | Tokyo Electron Limited | Amorphous silicon film formation method and amorphous silicon film formation apparatus |
| KR20140085407A (ko) | 2010-04-27 | 2014-07-07 | 도쿄엘렉트론가부시키가이샤 | 어모퍼스 실리콘막의 성막 방법 및 성막 장치 |
| US9006021B2 (en) | 2010-04-27 | 2015-04-14 | Tokyo Electron Limited | Amorphous silicon film formation method and amorphous silicon film formation apparatus |
| US8945339B2 (en) | 2010-10-29 | 2015-02-03 | Tokyo Electron Limited | Film formation apparatus |
| US8802547B2 (en) | 2011-07-22 | 2014-08-12 | Tokyo Electron Limited | Method and apparatus for forming amorphous silicon film |
| US8895414B1 (en) | 2011-07-22 | 2014-11-25 | Tokyo Electron Limited | Method and apparatus for forming amorphous silicon film |
| KR20130011926A (ko) | 2011-07-22 | 2013-01-30 | 도쿄엘렉트론가부시키가이샤 | 어모퍼스 실리콘막의 성막 방법 및 성막 장치 |
| KR20140085344A (ko) | 2012-12-27 | 2014-07-07 | 도쿄엘렉트론가부시키가이샤 | 실리콘막의 성막 방법 및 성막 장치 |
| US9293323B2 (en) | 2012-12-27 | 2016-03-22 | Tokyo Electron Limited | Method of forming silicon film |
| US9758865B2 (en) | 2013-07-31 | 2017-09-12 | Tokyo Electron Limited | Silicon film forming method, thin film forming method and cross-sectional shape control method |
| US9540743B2 (en) | 2013-12-11 | 2017-01-10 | Tokyo Electron Limited | Amorphous silicon crystallizing method, crystallized silicon film forming method, semiconductor device manufacturing method and film forming apparatus |
| KR20170098706A (ko) | 2016-02-22 | 2017-08-30 | 도쿄엘렉트론가부시키가이샤 | 성막 방법 |
| US9984875B2 (en) | 2016-02-22 | 2018-05-29 | Tokyo Electron Limited | Film forming method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0376032B2 (ja) | 1991-12-04 |
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