JPS59161861A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59161861A JPS59161861A JP58035817A JP3581783A JPS59161861A JP S59161861 A JPS59161861 A JP S59161861A JP 58035817 A JP58035817 A JP 58035817A JP 3581783 A JP3581783 A JP 3581783A JP S59161861 A JPS59161861 A JP S59161861A
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- JP
- Japan
- Prior art keywords
- film
- substrate
- sio2
- thermal
- storage capacitor
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置に関し、更に詳述すればシリコン
集積回路における蓄積容量部の電気的耐圧の向上に関す
るものである。
集積回路における蓄積容量部の電気的耐圧の向上に関す
るものである。
従来、半導体装置の蓄積容量部はｐ型７リコン基板上に
あシ、該蓄積容量部の絶縁膜にはシリコンを直接酸化し
て得られる酸化シリコン膜（Ｓ ｉＯｚ ）が使われて
いた。半導体装置の高集積化に伴って素子の占める面積
が益々減少し、記憶に必要な電荷量を得るためには蓄積
容量部の絶縁膜を薄くするか、または誘電率の高い材料
を使う必要がある。
あシ、該蓄積容量部の絶縁膜にはシリコンを直接酸化し
て得られる酸化シリコン膜（Ｓ ｉＯｚ ）が使われて
いた。半導体装置の高集積化に伴って素子の占める面積
が益々減少し、記憶に必要な電荷量を得るためには蓄積
容量部の絶縁膜を薄くするか、または誘電率の高い材料
を使う必要がある。
しかしながら、必要な電荷量を得るために従来の８１０
２ ＥＡを使って薄くすると膜厚を６圏以下にしなけれ
ばならず、耐圧劣化を生じ半導体装置の動作時に蓄積容
量部が絶縁破壊を起こす。
２ ＥＡを使って薄くすると膜厚を６圏以下にしなけれ
ばならず、耐圧劣化を生じ半導体装置の動作時に蓄積容
量部が絶縁破壊を起こす。
このため、８１０２膜よシも誘電率の大きい材料（ｆｃ
とえば窒化シリコン膜等）を使用して膜厚を厚くするが
、リーク電流が大きく、耐圧はそれほど高くならないと
いう欠点があった。
とえば窒化シリコン膜等）を使用して膜厚を厚くするが
、リーク電流が大きく、耐圧はそれほど高くならないと
いう欠点があった。
本発明の目的は、上述のような蓄積容量部の耐圧劣化の
問題を解決すべく開発された新しい構造の半導体装置を
提供するものである。
問題を解決すべく開発された新しい構造の半導体装置を
提供するものである。
上記目的を達成するための本発明の構成は、ｎ導電型領
域上に、熱窒化シリコン膜を含む複合多層絶縁膜で覆う
ことにある。
域上に、熱窒化シリコン膜を含む複合多層絶縁膜で覆う
ことにある。
本発明は上述のように、蓄積容量部の絶縁膜に郵鑑を忠
θ）ＪｉＬ ＩＡ藪シ１１し、′ノ ＩＩ −１・７
譜イシぶト々−十慴八／ｆｆ１−ｉテａ詮を用いて、該
蓄積容量部が形成される半導体シリコン基板を電気導伝
型がｎ型であるもの、またはｐ型子導体シリコン基板（
おいては表面がｎ型の拡散層であるものを用いることで
蓄積容量部の耐圧劣化が防止される特徴を有している。
θ）ＪｉＬ ＩＡ藪シ１１し、′ノ ＩＩ −１・７
譜イシぶト々−十慴八／ｆｆ１−ｉテａ詮を用いて、該
蓄積容量部が形成される半導体シリコン基板を電気導伝
型がｎ型であるもの、またはｐ型子導体シリコン基板（
おいては表面がｎ型の拡散層であるものを用いることで
蓄積容量部の耐圧劣化が防止される特徴を有している。
以下、本発明の一実施例を第１図（１）〜（５）の製造
工程順によシ説明する。同図は本発明を１トランジスタ
型ＭＯＳダイナミックメモリ素子に応用した例である。
工程順によシ説明する。同図は本発明を１トランジスタ
型ＭＯＳダイナミックメモリ素子に応用した例である。
同図（１）において、１はｐ型シリコン基板で比抵抗１
０Ω・ｍである。２は表面８１０２膜、３は８ｉ３Ｎ４
膜、４は素子間分離用フィールド５ｊＯｚ膜である。同
図（２）において、５はホトレジストでホトエツチング
法によシ蓄積容量部に窓を開ける。さらにイオン注入法
でｎ”層６を形成する。その後、ホトレジスト５、Ｓｉ
３Ｎ４膜３、表面５ｉ０２膜２ｔ−除去する。同図（３
）において、かかる基板をＮ Ｈ３雰囲気中、１０５０
Ｃで５０分間熱処理し、基板上に約５ｎｍＯ熱窒化シリ
コン膜（Ｔ−８ｉＮ）７ を形成する。さらに、Ｓ ｉ
Ｈｚ Ｃｔｚ＋Ｎ）ｈ（７）化学気相成長法（ＣＶＤ）
ＫよＦ）７７０Ｃ，１０分間で約１０ｎｍのＳ １ｓＮ
４膜（ＣＶＤ−８ｔＮ）ｓ ＊形成する。場合によって
は８１３Ｎ４膜の表面をＨ２Ｏ２燃焼方式による熱酸化
法で５ｉ０２膜を形成してもよい。次に蓄積容量部の電
極として多結晶シリコン膜９をａｓｏｎｍ付着する。同
図（４）において、蓄積容量部を残すようにホトエツチ
ング法でパターニングし、層間絶縁膜用の５ｊ０２膜１
０を形成する。ゲート絶縁膜のＳ ｊ ０２膜１１は再
酸化して形成する。同図（５）において、多結晶シリコ
ン’に３５０ｎｍ付着した後、バターニングしゲート電
極１２を形成する。さらにイオン注入法でｎ＋層１３，
１４を形成する。さらに、必要に応じて、全表面に絶縁
膜を付着して多層配線を行うこともできる。このメモリ
ーセルは、本発明に係る誘電率の大きいＴ−ｓｉＮを含
む複合多層膜を用いても、耐圧劣化がない蓄積容量部を
もつ所に特徴がある。すなわち、ＣＶＤ−８ｉＮ／Ｔ−
８ｉＮ二層膜の容量は、従来の８ｊ０２膜に比べて同一
面積、同一膜厚（１５ｎｍ） とした場合に５０％以
上大きく、さらに該二層膜を含む蓄積容量部がｎ０層上
に形成されているため、従来のｐ基板上に該蓄積容量部
を形成した場合の耐圧に比べて３０％以上耐圧が大きく
できる。さらに、ＣＶＤ−８ｉＮ の表面を酸化して
Ｓ ｊ０２／ＣＶＤ−８ｊ Ｎ／Ｔ−８ｊＮ三層膜にす
ると、ＣＶＤ−８ｉＮ／Ｔ−ｆ９ｉＮ９ｉＮ膜比べて耐
圧はさらに４０％以上増加でき、容量は１０％程度の減
少におさえることができる＠ 第２図に本発明の蓄積容量部の電圧−電流特性を電界強
度Ｅ（１’ｌ／ＩＶ／ｃｎ１）と電流密度Ｊ （Ａ７４
−）で示す。電圧印加速度０．１（Ｖ／ｉ剃）、電極面
積１．５×１０−’ （ｄ）とし、Ｊ＝ＩＸ１０−’（
Ａ／ｉ）であるときのＥ （ＭＶ／ｃｒｎ）を耐圧と定
義した。ＣＶＤ−８ｉＮ／Ｔ−８ｉＮ二層膜の膜厚ｆ
５ （ｎｍ）／１０ （ｎｍ）としたときの基板導電型
による耐圧の影響は、ｐ″基板３．９ （ＭＶ／１ｙｎ
）に対してＮ９基板５．２（ＭＶ／ｍ）、Ｎ−基板５．
６ （ＭＶ／ｍ）と３３〜４３％大きい。さらに、Ｓ
ｊｏｚ／ＣＶＤ−８ｊＮ／Ｔ Ｓ ｊＮ 三層膜の膜厚
を４．４ （ｎｍ）／ ５．５ （ｎｍ）／３．０ （
ｎｍ ） としたときの耐圧は７．９ （ＭＶ／ｍ）
であシ、ＣＶＤ−Ｓ ｉ Ｎ／Ｔ−Ｓ ｉ Ｎ二層膜の
耐圧と比べて、同一基板（Ｎ−基板）上で４０％以上大
きい。
０Ω・ｍである。２は表面８１０２膜、３は８ｉ３Ｎ４
膜、４は素子間分離用フィールド５ｊＯｚ膜である。同
図（２）において、５はホトレジストでホトエツチング
法によシ蓄積容量部に窓を開ける。さらにイオン注入法
でｎ”層６を形成する。その後、ホトレジスト５、Ｓｉ
３Ｎ４膜３、表面５ｉ０２膜２ｔ−除去する。同図（３
）において、かかる基板をＮ Ｈ３雰囲気中、１０５０
Ｃで５０分間熱処理し、基板上に約５ｎｍＯ熱窒化シリ
コン膜（Ｔ−８ｉＮ）７ を形成する。さらに、Ｓ ｉ
Ｈｚ Ｃｔｚ＋Ｎ）ｈ（７）化学気相成長法（ＣＶＤ）
ＫよＦ）７７０Ｃ，１０分間で約１０ｎｍのＳ １ｓＮ
４膜（ＣＶＤ−８ｔＮ）ｓ ＊形成する。場合によって
は８１３Ｎ４膜の表面をＨ２Ｏ２燃焼方式による熱酸化
法で５ｉ０２膜を形成してもよい。次に蓄積容量部の電
極として多結晶シリコン膜９をａｓｏｎｍ付着する。同
図（４）において、蓄積容量部を残すようにホトエツチ
ング法でパターニングし、層間絶縁膜用の５ｊ０２膜１
０を形成する。ゲート絶縁膜のＳ ｊ ０２膜１１は再
酸化して形成する。同図（５）において、多結晶シリコ
ン’に３５０ｎｍ付着した後、バターニングしゲート電
極１２を形成する。さらにイオン注入法でｎ＋層１３，
１４を形成する。さらに、必要に応じて、全表面に絶縁
膜を付着して多層配線を行うこともできる。このメモリ
ーセルは、本発明に係る誘電率の大きいＴ−ｓｉＮを含
む複合多層膜を用いても、耐圧劣化がない蓄積容量部を
もつ所に特徴がある。すなわち、ＣＶＤ−８ｉＮ／Ｔ−
８ｉＮ二層膜の容量は、従来の８ｊ０２膜に比べて同一
面積、同一膜厚（１５ｎｍ） とした場合に５０％以
上大きく、さらに該二層膜を含む蓄積容量部がｎ０層上
に形成されているため、従来のｐ基板上に該蓄積容量部
を形成した場合の耐圧に比べて３０％以上耐圧が大きく
できる。さらに、ＣＶＤ−８ｉＮ の表面を酸化して
Ｓ ｊ０２／ＣＶＤ−８ｊ Ｎ／Ｔ−８ｊＮ三層膜にす
ると、ＣＶＤ−８ｉＮ／Ｔ−ｆ９ｉＮ９ｉＮ膜比べて耐
圧はさらに４０％以上増加でき、容量は１０％程度の減
少におさえることができる＠ 第２図に本発明の蓄積容量部の電圧−電流特性を電界強
度Ｅ（１’ｌ／ＩＶ／ｃｎ１）と電流密度Ｊ （Ａ７４
−）で示す。電圧印加速度０．１（Ｖ／ｉ剃）、電極面
積１．５×１０−’ （ｄ）とし、Ｊ＝ＩＸ１０−’（
Ａ／ｉ）であるときのＥ （ＭＶ／ｃｒｎ）を耐圧と定
義した。ＣＶＤ−８ｉＮ／Ｔ−８ｉＮ二層膜の膜厚ｆ
５ （ｎｍ）／１０ （ｎｍ）としたときの基板導電型
による耐圧の影響は、ｐ″基板３．９ （ＭＶ／１ｙｎ
）に対してＮ９基板５．２（ＭＶ／ｍ）、Ｎ−基板５．
６ （ＭＶ／ｍ）と３３〜４３％大きい。さらに、Ｓ
ｊｏｚ／ＣＶＤ−８ｊＮ／Ｔ Ｓ ｊＮ 三層膜の膜厚
を４．４ （ｎｍ）／ ５．５ （ｎｍ）／３．０ （
ｎｍ ） としたときの耐圧は７．９ （ＭＶ／ｍ）
であシ、ＣＶＤ−Ｓ ｉ Ｎ／Ｔ−Ｓ ｉ Ｎ二層膜の
耐圧と比べて、同一基板（Ｎ−基板）上で４０％以上大
きい。
〔発明の効果〕
以上詳細に説明したように本発明は、Ｔ−８ｉＮ膜を含
む複合多層膜を持つ蓄積容量部がｎ１層またはｎ形Ｓｉ
基根上にある場合に係シ、電気的耐圧が大きく、容量が
大きく、高集積化したメモリなどに適当である利点を有
する。
む複合多層膜を持つ蓄積容量部がｎ１層またはｎ形Ｓｉ
基根上にある場合に係シ、電気的耐圧が大きく、容量が
大きく、高集積化したメモリなどに適当である利点を有
する。
第１図はトランジスタセルに適用した本発明の一実施例
を示す工程図、第２図は本発明に係る蓄積容量部の電界
強度と電流密度の関係を示す特性図である。
を示す工程図、第２図は本発明に係る蓄積容量部の電界
強度と電流密度の関係を示す特性図である。
Claims (1)
- 蓄積容量部を備えた半導体装置において、電気４１！型
がｎ型であるシリコ／半導体基板上、またはｎ型の不純
物濃度をもつ拡散層上に蓄積容量部があわ、該蓄積容量
部の絶縁膜を熱窒化シリコン膜を含む複合多層膜構造に
したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035817A JPS59161861A (ja) | 1983-03-07 | 1983-03-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035817A JPS59161861A (ja) | 1983-03-07 | 1983-03-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59161861A true JPS59161861A (ja) | 1984-09-12 |
Family
ID=12452490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58035817A Pending JPS59161861A (ja) | 1983-03-07 | 1983-03-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161861A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342163A (ja) * | 1986-08-08 | 1988-02-23 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS6364355A (ja) * | 1986-09-05 | 1988-03-22 | Hitachi Ltd | 半導体装置 |
| US4997774A (en) * | 1986-08-22 | 1991-03-05 | Samsung Semiconductor And Telecommunications Co., Ltd. | Method for fabricating a DRAM cell |
| JPH04348524A (ja) * | 1991-05-27 | 1992-12-03 | Nec Corp | 半導体装置の製造方法 |
-
1983
- 1983-03-07 JP JP58035817A patent/JPS59161861A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342163A (ja) * | 1986-08-08 | 1988-02-23 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US4997774A (en) * | 1986-08-22 | 1991-03-05 | Samsung Semiconductor And Telecommunications Co., Ltd. | Method for fabricating a DRAM cell |
| JPS6364355A (ja) * | 1986-09-05 | 1988-03-22 | Hitachi Ltd | 半導体装置 |
| JPH04348524A (ja) * | 1991-05-27 | 1992-12-03 | Nec Corp | 半導体装置の製造方法 |
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