JPS6188548A - 半導体装置 - Google Patents
半導体装置Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＭＩＳ型の半導体装置に関する。
ＭＩＳ型の半導体装置、例えばダイナミックＲＡＦｉ’
Ｉのキャパシタの絶縁膜としては従来、主としてシリコ
ン酸化膜が用いられている。しかし、シリコン酸化膜は
比透電率が低いため、大きな静電容量が得られず、また
耐圧が小さいという問題がある。これに対してキャパシ
タの絶縁膜としてシリコン窒化膜を用いれば、比誘電率
が高いため、大きな静電容量が得られ、耐圧を向上する
こともできるが、低電界領域でのリーク電流が多い。
Ｉのキャパシタの絶縁膜としては従来、主としてシリコ
ン酸化膜が用いられている。しかし、シリコン酸化膜は
比透電率が低いため、大きな静電容量が得られず、また
耐圧が小さいという問題がある。これに対してキャパシ
タの絶縁膜としてシリコン窒化膜を用いれば、比誘電率
が高いため、大きな静電容量が得られ、耐圧を向上する
こともできるが、低電界領域でのリーク電流が多い。
そこで、この欠点を解消するだめにダイナミックＲＡＭ
のキヤ・やシタの絶縁膜としてシリコンｒ′り化膜、シ
リコン窒化膜及びシリコン酸化膜を、Ｂ次積層した三層
構造の絶縁膜を用いた、いわゆるＭＯＮＯ８（Ｍｅｔａ
ｌ ０ｘｉｄｅ Ｎ１ｔｒｌｄｅ ＯｘｉｄｅＳｅｍｉ
ｃｏｎｄｕｃｔｏｒ ）構造のキャパシタが注目されて
いる。しかし、上記三層構造の絶縁膜の中１’Ｈ，１の
シリコン窒化膜には多数の電子トラップがちリ、電荷が
トラップされると、キャパシタのフラットバンド電圧シ
フトを引き起す。このため、実際に使用中のキヤ・やシ
タ容量が経時的に変化して、製造直後のキャパシタ容量
と異なり、信頼性の点で大きな問題となっている。
のキヤ・やシタの絶縁膜としてシリコンｒ′り化膜、シ
リコン窒化膜及びシリコン酸化膜を、Ｂ次積層した三層
構造の絶縁膜を用いた、いわゆるＭＯＮＯ８（Ｍｅｔａ
ｌ ０ｘｉｄｅ Ｎ１ｔｒｌｄｅ ＯｘｉｄｅＳｅｍｉ
ｃｏｎｄｕｃｔｏｒ ）構造のキャパシタが注目されて
いる。しかし、上記三層構造の絶縁膜の中１’Ｈ，１の
シリコン窒化膜には多数の電子トラップがちリ、電荷が
トラップされると、キャパシタのフラットバンド電圧シ
フトを引き起す。このため、実際に使用中のキヤ・やシ
タ容量が経時的に変化して、製造直後のキャパシタ容量
と異なり、信頼性の点で大きな問題となっている。
また、上記三層構造の絶縁膜をＭＩＳ トランジスタの
ダート絶縁膜として用いた場合にも同様の理由によりし
きい値電圧が経時的に変化して、信頼性の点で問題があ
る。
ダート絶縁膜として用いた場合にも同様の理由によりし
きい値電圧が経時的に変化して、信頼性の点で問題があ
る。
本発明は上記欠点を解消するためになされたものであり
、三層構造の絶縁膜を用いた場合にもフラットバンド電
圧のシフトが少ない半導体装置を提供しようとするもの
である。
、三層構造の絶縁膜を用いた場合にもフラットバンド電
圧のシフトが少ない半導体装置を提供しようとするもの
である。
本発明の半導体装置は、ＭＩＳ型の半導体装置の絶縁膜
としてシリコン酸化膜、シリコン窒化膜及びシリコン酸
化膜からなる三層構造の絶縁膜を用いた場合に、三層構
造の絶縁膜の酸化膜等価膜Ｎ（等価な静電容量を与える
酸化膜の膜厚） ｄ（久）と電源電圧■ｃｃ（ｖ）との
関係をｄ−に−”ｃｃ（ただし、１６７≦ｋ≦２５）と
したことを特徴とするものである。
としてシリコン酸化膜、シリコン窒化膜及びシリコン酸
化膜からなる三層構造の絶縁膜を用いた場合に、三層構
造の絶縁膜の酸化膜等価膜Ｎ（等価な静電容量を与える
酸化膜の膜厚） ｄ（久）と電源電圧■ｃｃ（ｖ）との
関係をｄ−に−”ｃｃ（ただし、１６７≦ｋ≦２５）と
したことを特徴とするものである。
上記のような関係を満たす半導体装置は、三層構造の絶
縁膜の両備に電源電圧を印加した場合及び電圧を印加し
ない場合にフラットバンド電圧の変動を無視することが
でき、信頼性を向上することができる。
縁膜の両備に電源電圧を印加した場合及び電圧を印加し
ない場合にフラットバンド電圧の変動を無視することが
でき、信頼性を向上することができる。
以下、本発明をダイナミックＲＡＭに適用した実施例を
図面を参照して説明する。
図面を参照して説明する。
最初にＭＯＮＯ８構造のダイナミックＲＡＭセルの構造
及び製造方法を第１図に基づいて説明する。
及び製造方法を第１図に基づいて説明する。
まず、例えばＰ型シリコン基板１表面に選択之化法によ
りフィールド酸化膜２を形成した後、熱酸化によシキャ
パシタの下地酸化膜３を形成する。次に、イオン注入を
行なうことによりキャパシタの一方の電源であるＮ′″
型拡散拡散層４成する。つづいて、例えばＬＰＣＶＤ法
により全面にシリコン窒化膜５を堆積する。つづいて、
ンリコン窒化膜５０表面を酸化し、表面酸化膜６を形成
する。次いで、全面に多結晶シリコン膜を堆積した後、
例えばリン拡散によりリンをド−ｆし、更Ｋ”ターニン
グしてセルプレート７を形成する。つづいて、セルプレ
ート７をマスクとして例えばＮＨ４ＦとＨＦとの混合液
で表面酸化膜６を、プラズマドライエツチングでシリコ
ン窒化膜５を、ＮＨ４ＦとＨＦとの混合液で下地酸化膜
３を、順次エツチングする。つづいて、ＣＶＤ酸化膜を
堆積した後、その一部を選択爾にエツチングして層間絶
縁膜８を形成する。次いで、１３出した基板１表面を熱
酸化してダート酸化膜９を形成する。つづいて、全面に
多結晶シリコン膜を堆Ｘ：Ｉｌｔシた後、例えばリン拡
散によシリンをドープし、更にパターニングしてトラン
スファゲート？’ｆ、 １％ １０を形成する。つづい
て、トランスフ了ケ° ） 電４％ １ （＋をマスク
として例えばヒ紫をイオン注入することによりＮ＋型ソ
ース、ドレインイＴＩ域１１．１２を形成する。次いで
、全面に層間絶、埼股１３を堆積した後、コンタクトホ
ール１４を開孔し、更に全面に例えばＡｔを蒸着した後
、）平ターニングしてビット線１５を形成する。以上の
工程によりキャパシタがＭＯＮＯ８構造のダイナミック
ＲＡＭセルが製造される。
りフィールド酸化膜２を形成した後、熱酸化によシキャ
パシタの下地酸化膜３を形成する。次に、イオン注入を
行なうことによりキャパシタの一方の電源であるＮ′″
型拡散拡散層４成する。つづいて、例えばＬＰＣＶＤ法
により全面にシリコン窒化膜５を堆積する。つづいて、
ンリコン窒化膜５０表面を酸化し、表面酸化膜６を形成
する。次いで、全面に多結晶シリコン膜を堆積した後、
例えばリン拡散によりリンをド−ｆし、更Ｋ”ターニン
グしてセルプレート７を形成する。つづいて、セルプレ
ート７をマスクとして例えばＮＨ４ＦとＨＦとの混合液
で表面酸化膜６を、プラズマドライエツチングでシリコ
ン窒化膜５を、ＮＨ４ＦとＨＦとの混合液で下地酸化膜
３を、順次エツチングする。つづいて、ＣＶＤ酸化膜を
堆積した後、その一部を選択爾にエツチングして層間絶
縁膜８を形成する。次いで、１３出した基板１表面を熱
酸化してダート酸化膜９を形成する。つづいて、全面に
多結晶シリコン膜を堆Ｘ：Ｉｌｔシた後、例えばリン拡
散によシリンをドープし、更にパターニングしてトラン
スファゲート？’ｆ、 １％ １０を形成する。つづい
て、トランスフ了ケ° ） 電４％ １ （＋をマスク
として例えばヒ紫をイオン注入することによりＮ＋型ソ
ース、ドレインイＴＩ域１１．１２を形成する。次いで
、全面に層間絶、埼股１３を堆積した後、コンタクトホ
ール１４を開孔し、更に全面に例えばＡｔを蒸着した後
、）平ターニングしてビット線１５を形成する。以上の
工程によりキャパシタがＭＯＮＯ８構造のダイナミック
ＲＡＭセルが製造される。
なお、シリコン窒化膜５はＮＨ，雰囲気で高温アニール
し、下地酸化膜３０表面を直接窒化することによシ形成
してもよい。また、層間絶縁膜８はセルプレート７の表
面を酸化することにより形成してもよい。
し、下地酸化膜３０表面を直接窒化することによシ形成
してもよい。また、層間絶縁膜８はセルプレート７の表
面を酸化することにより形成してもよい。
上記ダイナミックＲＡＭセルの動作を説明する。
いま、電源電圧ｖｃ０は５ｖとする。セルプレート７は
常にＯｖに保たれている。情報゛１”を書き込むときに
は、ビット線１５を５ｖ、トランスファダート電極１０
の電位をトランジスタのしきい値電圧以上、例えば５ｖ
とすると、トランジスタがＯＮシ、Ｎ−型拡散層４に５
■の電位が伝わる。この時、三層構造のキャパシタ絶＋
９膜を構成する各絶縁膜の比誘電率Ｃ及び膜厚ｄをそれ
ぞれ、下地酸化膜３（εｌ＋ｄｌ）゛、シリコン窒化膜
５（ε２＋ｄｚ）、表面酸化膜６（６１ｅｄ３）とする
と、酸化膜等価膜厚ｄはｄ＝ｄ、＋ε１／ε２・ｄ２＋
ｄ３ で表わされる。この酸化膜等価膜厚は三層構造のキャパ
シタ絶縁膜の単位面積当りの静電容量と等価な静電容量
を与える酸化膜の膜厚である。
常にＯｖに保たれている。情報゛１”を書き込むときに
は、ビット線１５を５ｖ、トランスファダート電極１０
の電位をトランジスタのしきい値電圧以上、例えば５ｖ
とすると、トランジスタがＯＮシ、Ｎ−型拡散層４に５
■の電位が伝わる。この時、三層構造のキャパシタ絶＋
９膜を構成する各絶縁膜の比誘電率Ｃ及び膜厚ｄをそれ
ぞれ、下地酸化膜３（εｌ＋ｄｌ）゛、シリコン窒化膜
５（ε２＋ｄｚ）、表面酸化膜６（６１ｅｄ３）とする
と、酸化膜等価膜厚ｄはｄ＝ｄ、＋ε１／ε２・ｄ２＋
ｄ３ で表わされる。この酸化膜等価膜厚は三層構造のキャパ
シタ絶縁膜の単位面積当りの静電容量と等価な静電容量
を与える酸化膜の膜厚である。
また、三層構造のキャパシタ絶縁膜が電気的に中性のと
き、その酸化膜部分に実際にかかる電界は、印加電圧Ｖ
を酸化膜等価膜厚ｄで割った酸化膜等価電界ｇ＝Ｖ／ｄ
で与えられる。なお、電界の正負はセルプレート７から
キヤ・ぞシタ絶縁膜へ電子が注入される方向をマイナス
とする。
き、その酸化膜部分に実際にかかる電界は、印加電圧Ｖ
を酸化膜等価膜厚ｄで割った酸化膜等価電界ｇ＝Ｖ／ｄ
で与えられる。なお、電界の正負はセルプレート７から
キヤ・ぞシタ絶縁膜へ電子が注入される方向をマイナス
とする。
一方、情報“０＃を書き込む場合にはＮ−型拡散層４を
ＱＶとする。この場合は、セルプレート７、Ｎ−型拡散
層４ともにＯｖであるから、酸化膜等価電界はＯＭ Ｖ
／ｃｍである。動作中のダイナミックＲＡＭでは全動作
時間の約半分は１″が書き込まれておシ、残シ約半分の
時間は“０″が書き込まれている。書き込みと読み出し
などとの中間的な状態にある時間はほとんど無視できる
。
ＱＶとする。この場合は、セルプレート７、Ｎ−型拡散
層４ともにＯｖであるから、酸化膜等価電界はＯＭ Ｖ
／ｃｍである。動作中のダイナミックＲＡＭでは全動作
時間の約半分は１″が書き込まれておシ、残シ約半分の
時間は“０″が書き込まれている。書き込みと読み出し
などとの中間的な状態にある時間はほとんど無視できる
。
次に、種々の膜厚を有するＭＯＮＯ８構造のモヤパシタ
を形成し、酸化膜等価電界Ｅとフラットバンド電圧変化
Δ■ＦＢとの関係を計算及び実、ｆｉｌｌによシ求めた
。なお、この計算ではシリコン酸化膜とシリコン窒化膜
との界面近傍の７リコン窒化膜中にのみ電荷が蓄積され
、酸化膜中はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電流、窒
化膜中はｐｏｏｌｅ−Ｆｒｅｎｋｓｌ電流が流れるモデ
ルを仮定し、絶縁膜リークのＩ−Ｖ特性データからノｆ
ラメータを決め定常状態でのΔＶＦＢ を求めた。これ
らの結果を酸化膜等価膜厚ｄの厚い順に第２図〜第５図
に示す。なお、第３図には実測値も同時に示す。
を形成し、酸化膜等価電界Ｅとフラットバンド電圧変化
Δ■ＦＢとの関係を計算及び実、ｆｉｌｌによシ求めた
。なお、この計算ではシリコン酸化膜とシリコン窒化膜
との界面近傍の７リコン窒化膜中にのみ電荷が蓄積され
、酸化膜中はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電流、窒
化膜中はｐｏｏｌｅ−Ｆｒｅｎｋｓｌ電流が流れるモデ
ルを仮定し、絶縁膜リークのＩ−Ｖ特性データからノｆ
ラメータを決め定常状態でのΔＶＦＢ を求めた。これ
らの結果を酸化膜等価膜厚ｄの厚い順に第２図〜第５図
に示す。なお、第３図には実測値も同時に示す。
第２図〜第５図から明らかなように、酸化膜等価膜厚が
変化しても、酸化膜等価電界が＋５ＭＶ／Ｉ：ｒＩ！及
びＯＭ Ｖ ／ｃｍ （’）近傍テ７ラットノクンド電
圧の変動ΔＶｒ１１は無視でき、読み出し、書き込みに
よって状態が変わりつつある時間は短い。
変化しても、酸化膜等価電界が＋５ＭＶ／Ｉ：ｒＩ！及
びＯＭ Ｖ ／ｃｍ （’）近傍テ７ラットノクンド電
圧の変動ΔＶｒ１１は無視でき、読み出し、書き込みに
よって状態が変わりつつある時間は短い。
ただし、実際の素子では′電圧変動、膜厚変動を考慮す
ると、±Ｉ Ｍ Ｖ／ｃｍ程度のマージンをとることが
望ましい。したがって、キヤ・矛シタ絶橡膜に電源電圧
Ｖｃｃが印加された時に酸化膜等価電界が＋４〜＋６
ＭＶ／ｃｍ 、電圧が印加されない場合に酸化膜等価電
界が一１〜＋Ｉ ＭＹ／ｃｒｎ、！：なるように、酸化
膜等価膜厚ｄを設定すれば、ｖＦＢのシフトはほとんど
無視できることになる。上記のような酸化膜等価電界が
かかる場合の酸化膜等価膜厚ｄ（Ｘ）と電源電圧”ｃ
ｃ （”）との関係をｄ＝ｋ・Ｖｃｃで表示すると、 から、１６．７≦ｋ≦２５となる。すなわち、この条件
を満たしていれば、フラットバンド電圧の変動が無視で
き、製造直後のキャパシタ容量と、実際に使用中のキヤ
・そシタ容量が経時的に変化することはなく、信頼性を
向上することができる。
ると、±Ｉ Ｍ Ｖ／ｃｍ程度のマージンをとることが
望ましい。したがって、キヤ・矛シタ絶橡膜に電源電圧
Ｖｃｃが印加された時に酸化膜等価電界が＋４〜＋６
ＭＶ／ｃｍ 、電圧が印加されない場合に酸化膜等価電
界が一１〜＋Ｉ ＭＹ／ｃｒｎ、！：なるように、酸化
膜等価膜厚ｄを設定すれば、ｖＦＢのシフトはほとんど
無視できることになる。上記のような酸化膜等価電界が
かかる場合の酸化膜等価膜厚ｄ（Ｘ）と電源電圧”ｃ
ｃ （”）との関係をｄ＝ｋ・Ｖｃｃで表示すると、 から、１６．７≦ｋ≦２５となる。すなわち、この条件
を満たしていれば、フラットバンド電圧の変動が無視で
き、製造直後のキャパシタ容量と、実際に使用中のキヤ
・そシタ容量が経時的に変化することはなく、信頼性を
向上することができる。
また、第６図に示す酸化膜、窒化膜及び三層構造の絶縁
膜（酸化膜等ｆｉｌｉｉ膜厚１８０ｋ）の奮化膜等価電
界Ｅとリーク電流■との関係から明らかなように、三層
構造の絶縁）莫は酸化膜のみよシ耐圧が約５ ＭＶ／ｒ
ｎ改善され、高電界でのリークが少なく、窒化膜のみよ
り低電界でのＩＪ−りが少ない。
膜（酸化膜等ｆｉｌｉｉ膜厚１８０ｋ）の奮化膜等価電
界Ｅとリーク電流■との関係から明らかなように、三層
構造の絶縁）莫は酸化膜のみよシ耐圧が約５ ＭＶ／ｒ
ｎ改善され、高電界でのリークが少なく、窒化膜のみよ
り低電界でのＩＪ−りが少ない。
なお、上記実施例では三層構造の絶縁膜をダイナミック
ＲＡＭのキク／４’シタ絶縁膜に適用した場合について
説明したが、Ｍ■Ｓトランジスタのダート絶縁、Ｖとし
て用いてもよく、しきい値電圧の変動を防止＋きる等の
効果を得ることができる。
ＲＡＭのキク／４’シタ絶縁膜に適用した場合について
説明したが、Ｍ■Ｓトランジスタのダート絶縁、Ｖとし
て用いてもよく、しきい値電圧の変動を防止＋きる等の
効果を得ることができる。
以上詳述した如く本発明によれば、三層’ｌ’′；造の
絶縁膜をキヤ・七シタ絶縁膜として用いた場合には耐圧
、リーク特性を改善するとともにフラットバンド電圧変
動による静電容量のｇ時的変化を防止でき、ダート絶縁
膜として用いたユり４合にはフラットバンド電圧変動に
よるしきい’、’、”Ｌ ’ｊ”ｊ。
絶縁膜をキヤ・七シタ絶縁膜として用いた場合には耐圧
、リーク特性を改善するとともにフラットバンド電圧変
動による静電容量のｇ時的変化を防止でき、ダート絶縁
膜として用いたユり４合にはフラットバンド電圧変動に
よるしきい’、’、”Ｌ ’ｊ”ｊ。
圧変動を防止できる等、信頼性の高い半導体装置を提供
できるものである。
できるものである。
第１図は本発明の実施例におけるＭＯＮＯ３ン：ｉ ｈ
ｌ、“ｔ力キャ・ぐシタを有するダイナミックＲＡＭの
断面［ン１１第２図〜第５図はそれぞれＭＯＮＯ８購造
のキヤ・やシタの酸化膜等価電界とフラ、トバンド電圧
変動との関係を示す１線図、第６図はＭＯＮＯ３構造の
キヤ・やシタ及び従来のキヤ・センタの酸化膜等価電界
とリーク電流との関係を示す線図である。 １・・・Ｐ型ンリコン基板、２・・フィールド酸化膜、
３・・・下地酸化膜、４・・Ｎ−型拡散層、５・・・シ
リコン窒化膜、６・・・表面酸化膜、７・・・セルゾレ
硝１αチ ート、８，１３・・・層間絶縁膜、９・・・ゲート雇イ
、１θ・・・トう／スファケゝ−ト電臣、１１．１２・
・・Ｎ＋型ノース、ドレイン領域、１４・・・コンタク
トホール、Ｉ５・・・ビット線。 １且顎人代理人 弁理士 鈴 江 武 彦第１図 第２図 ｄ＋＝５９、ｄ２＝８９．ｄ３＝１１７． ｄ＝２２２
第３図 第４図 第５図 第６図
ｌ、“ｔ力キャ・ぐシタを有するダイナミックＲＡＭの
断面［ン１１第２図〜第５図はそれぞれＭＯＮＯ８購造
のキヤ・やシタの酸化膜等価電界とフラ、トバンド電圧
変動との関係を示す１線図、第６図はＭＯＮＯ３構造の
キヤ・やシタ及び従来のキヤ・センタの酸化膜等価電界
とリーク電流との関係を示す線図である。 １・・・Ｐ型ンリコン基板、２・・フィールド酸化膜、
３・・・下地酸化膜、４・・Ｎ−型拡散層、５・・・シ
リコン窒化膜、６・・・表面酸化膜、７・・・セルゾレ
硝１αチ ート、８，１３・・・層間絶縁膜、９・・・ゲート雇イ
、１θ・・・トう／スファケゝ−ト電臣、１１．１２・
・・Ｎ＋型ノース、ドレイン領域、１４・・・コンタク
トホール、Ｉ５・・・ビット線。 １且顎人代理人 弁理士 鈴 江 武 彦第１図 第２図 ｄ＋＝５９、ｄ２＝８９．ｄ３＝１１７． ｄ＝２２２
第３図 第４図 第５図 第６図
Claims (3)
- （１）半導体基板上に形成されたシリコン酸化膜、シリ
コン窒化膜及びシリコン酸化膜からなる三層構造の絶縁
膜と、該三層構造の絶縁膜上に形成された電極とを有す
るＭＩＳ型の半導体装置において、前記三層構造の絶縁
膜の酸化膜等価膜厚ｄ（Å）と電源電圧Ｖ＿ｃ＿ｃ（Ｖ
）との関係をｄ＝ｋ・Ｖ＿ｃ＿ｃ（ただし、１６．７≦
ｋ≦２５）としたことを特徴とする半導体装置。 - （２）三層構造の絶縁膜をキャパシタの絶縁膜として用
いることを特徴とする特許請求の範囲第１項記載の半導
体装置。 - （３）三層構造の絶縁膜をＭＩＳトランジスタのゲート
絶縁膜として用いることを特徴とする特許請求の範囲第
１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59210912A JPS6188548A (ja) | 1984-10-08 | 1984-10-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59210912A JPS6188548A (ja) | 1984-10-08 | 1984-10-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6188548A true JPS6188548A (ja) | 1986-05-06 |
Family
ID=16597124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59210912A Pending JPS6188548A (ja) | 1984-10-08 | 1984-10-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6188548A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0454051A2 (en) * | 1990-04-23 | 1991-10-30 | Kabushiki Kaisha Toshiba | Program element for use in redundancy technique for semiconductor memory device, and method of fabricating a semiconductor memory device having the same |
| US5093706A (en) * | 1988-07-19 | 1992-03-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having multiple layer resistance layer structure and manufacturing method therefor |
-
1984
- 1984-10-08 JP JP59210912A patent/JPS6188548A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5093706A (en) * | 1988-07-19 | 1992-03-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having multiple layer resistance layer structure and manufacturing method therefor |
| EP0454051A2 (en) * | 1990-04-23 | 1991-10-30 | Kabushiki Kaisha Toshiba | Program element for use in redundancy technique for semiconductor memory device, and method of fabricating a semiconductor memory device having the same |
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