JPS6358959A - キヤパシタを有する電界効果型半導体装置 - Google Patents
キヤパシタを有する電界効果型半導体装置Info
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- JPS6358959A JPS6358959A JP61204504A JP20450486A JPS6358959A JP S6358959 A JPS6358959 A JP S6358959A JP 61204504 A JP61204504 A JP 61204504A JP 20450486 A JP20450486 A JP 20450486A JP S6358959 A JPS6358959 A JP S6358959A
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- silicon oxynitride
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
この発明は半導体装置に関し、特にキャパシタを有する
電界効果型半導体装置の構造に関するものである。
電界効果型半導体装置の構造に関するものである。
［従来の技術］
第２図は従来のたとえばＭＯＳダイナミックＲＡＭのメ
モリセル構造を示した断面図である。
モリセル構造を示した断面図である。
図において、たとえばｐ型シリコン基板１にｎ型拡散層
２ａ、２ｂが形成され、ｎ型拡散層２ａとｎ型拡散層２
ｂとの間のｐ型シリコン基板１上にトランジスタゲート
絶縁膜６さらにトランジスタゲート電極８が形成される
。
２ａ、２ｂが形成され、ｎ型拡散層２ａとｎ型拡散層２
ｂとの間のｐ型シリコン基板１上にトランジスタゲート
絶縁膜６さらにトランジスタゲート電極８が形成される
。
一方、ｎ型拡散層２ｂ上にはキャパシタゲート絶縁膜と
してシリコン酸化膜１０、さらにその上にキャパシタゲ
ート電極７が形成される。また、ｎ型拡散層２ａには外
部との接続用のビット線９が接続され、素子同志の分離
は素子分離用酸化膜３によってなされる。素子部と外部
との絶縁はビット線９取付部を除き、層間絶縁膜４を形
成することによって絶縁保護される。
してシリコン酸化膜１０、さらにその上にキャパシタゲ
ート電極７が形成される。また、ｎ型拡散層２ａには外
部との接続用のビット線９が接続され、素子同志の分離
は素子分離用酸化膜３によってなされる。素子部と外部
との絶縁はビット線９取付部を除き、層間絶縁膜４を形
成することによって絶縁保護される。
次に動作について説明する。
トランジスタゲート電極８に所定以上の電圧を印加する
と、ソース電極となるｎ型拡散層２ａとドレイン電極と
なるｎ型拡散層２ｂとの間にｎ型反転層が形成される。
と、ソース電極となるｎ型拡散層２ａとドレイン電極と
なるｎ型拡散層２ｂとの間にｎ型反転層が形成される。
この反転層（チャンネル領域）を通して電荷をビット線
９からｎ型拡散層２ａを介してｎ型拡散層２ｂへ移動さ
せる。このとき、情報の記憶としてのこの電荷は、キャ
パシタを構成するキャパシタゲート電極７、シリコン酸
化膜１０およびｎ型拡散層２ｂの中のシリコン酸化膜１
０に蓄えられる。
９からｎ型拡散層２ａを介してｎ型拡散層２ｂへ移動さ
せる。このとき、情報の記憶としてのこの電荷は、キャ
パシタを構成するキャパシタゲート電極７、シリコン酸
化膜１０およびｎ型拡散層２ｂの中のシリコン酸化膜１
０に蓄えられる。
したがって、情報の記憶動作はシリコン酸化膜１０の十
分なキャパシタ容量を確保することによって可能となる
。
分なキャパシタ容量を確保することによって可能となる
。
［発明が解決しようとする問題点］
半導体記憶装置は一般に上記のような構成になっており
、記憶動作に対しては特にキャパシタ絶縁膜が重要であ
る。従来、このキャパシタゲート絶縁膜等のゲート絶縁
材料は上記のようにシリコン酸化膜が使用されている。
、記憶動作に対しては特にキャパシタ絶縁膜が重要であ
る。従来、このキャパシタゲート絶縁膜等のゲート絶縁
材料は上記のようにシリコン酸化膜が使用されている。
キャパシタ絶縁膜のキャパシタ容量はその面積に比例し
、その膜厚に反比例するが、近年高集積化を意図する半
導体装置にあっては、その面積の縮小が余儀なくされ、
それに見合ってキャパシタゲート絶縁膜を薄くする必要
がある。ところがシリコン酸化膜は信頼性の点で薄膜化
の限界に到達しつつあり、半導体装置の高集積化にとっ
て不具合となる問題点を有していた。
、その膜厚に反比例するが、近年高集積化を意図する半
導体装置にあっては、その面積の縮小が余儀なくされ、
それに見合ってキャパシタゲート絶縁膜を薄くする必要
がある。ところがシリコン酸化膜は信頼性の点で薄膜化
の限界に到達しつつあり、半導体装置の高集積化にとっ
て不具合となる問題点を有していた。
この発明はかかる問題点を解決するためになされたもの
で、高集積化された半導体装置にあっても、記憶動作に
必要かつ十分なキャパシタ容量を確保するとともに、そ
の動作に亮い信頼性を持つキャパシタを有した半導体装
置を得ることを目的とする。
で、高集積化された半導体装置にあっても、記憶動作に
必要かつ十分なキャパシタ容量を確保するとともに、そ
の動作に亮い信頼性を持つキャパシタを有した半導体装
置を得ることを目的とする。
［問題点を解決するための手段〕
この発明に係る半導体装置は、キャパシタゲート絶縁膜
にシリコンオキシナイトライドを使用するものである。
にシリコンオキシナイトライドを使用するものである。
［作用］
この発明においては、キャパシタゲート絶縁膜がシリコ
ン酸化膜より高い誘電率、薄膜化特性および下地形状の
対応性を有したシリコンオキシナイトライドで形成され
るので、十分なキャパシタ容量および高信頼度を有した
半導体装置となる。
ン酸化膜より高い誘電率、薄膜化特性および下地形状の
対応性を有したシリコンオキシナイトライドで形成され
るので、十分なキャパシタ容量および高信頼度を有した
半導体装置となる。
［発明の実施例］
第１図はこの発明の一実施例を示す構造断面図である。
図において符号１〜４および６〜９は従来装置と同一で
ある。この発明においては、キャパシタゲート絶縁膜と
してシリコンオキシナイトライド膜５をＬＰＣＶＤ法に
より形成する。シリコンオキシナイトライド膜５は酸化
膜と窒化膜との中間の性質を持ち、反応ガス流量比（Ｎ
Ｈ３／Ｎ２０）を適当に設定することにより、誘電率お
よびリーク電流特性等を上記２種類の膜の属性の範囲内
で任意に変化させることができる。したがってＬＰＣＶ
Ｄ法を利用すると、薄膜化特性に優れているので個々の
半導体装置に要求される仕様を満足させ、かつ信頼性を
向上させ得るようにキャパシタゲート絶縁膜の形成条件
を最適化することができる。
ある。この発明においては、キャパシタゲート絶縁膜と
してシリコンオキシナイトライド膜５をＬＰＣＶＤ法に
より形成する。シリコンオキシナイトライド膜５は酸化
膜と窒化膜との中間の性質を持ち、反応ガス流量比（Ｎ
Ｈ３／Ｎ２０）を適当に設定することにより、誘電率お
よびリーク電流特性等を上記２種類の膜の属性の範囲内
で任意に変化させることができる。したがってＬＰＣＶ
Ｄ法を利用すると、薄膜化特性に優れているので個々の
半導体装置に要求される仕様を満足させ、かつ信頼性を
向上させ得るようにキャパシタゲート絶縁膜の形成条件
を最適化することができる。
また、上記実施例では単結晶シリコン上の平面構造キャ
パシタの場合について説明したが、溝構造キャパシタお
よび多結晶シリコン上キャパシタ等の熱酸化によっては
、高信頼性が要求される絶縁膜形成が難しい構造、材質
についてもＬＰＣＶＤ法によるシリコンオキシナイトラ
イドの形成が有効であるのは言うまでもない。
パシタの場合について説明したが、溝構造キャパシタお
よび多結晶シリコン上キャパシタ等の熱酸化によっては
、高信頼性が要求される絶縁膜形成が難しい構造、材質
についてもＬＰＣＶＤ法によるシリコンオキシナイトラ
イドの形成が有効であるのは言うまでもない。
［発明の効果］
この発明は以上説明したとおり、キャパシタゲート絶縁
膜にＬＰＣＶＤ法によるシリコンオキシナイトライドを
形成したので、従来のシリコン酸化膜に比して高い誘電
率および薄膜化特性を有し、しかも下地形状の対応性に
優れているため十分な容量および高信頼度を有したキャ
パシタを得る効果がある。
膜にＬＰＣＶＤ法によるシリコンオキシナイトライドを
形成したので、従来のシリコン酸化膜に比して高い誘電
率および薄膜化特性を有し、しかも下地形状の対応性に
優れているため十分な容量および高信頼度を有したキャ
パシタを得る効果がある。
第１図はこの発明の一実施例を示す構造断面図であり、
第２図は従来のＭＯＳダイナミックＲＡＭのメモリセル
構造を示した断面図である。 図において１はｎ型シリコン基板、２はｎ型シリコン基
板、３は素子分離用酸化膜、４は層間絶縁膜、５はシリ
コンオキシナイトライド膜、６はトランジスタゲート絶
縁膜、７はキャパシタゲート電極、８はトランジスタゲ
ート電極である。 なお、各図中同一符号は同一または相当部分を示す。
第２図は従来のＭＯＳダイナミックＲＡＭのメモリセル
構造を示した断面図である。 図において１はｎ型シリコン基板、２はｎ型シリコン基
板、３は素子分離用酸化膜、４は層間絶縁膜、５はシリ
コンオキシナイトライド膜、６はトランジスタゲート絶
縁膜、７はキャパシタゲート電極、８はトランジスタゲ
ート電極である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）第１導電形式の半導体基板と、 前記半導体基板に形成される前記第１導電形式と逆形式
の第２導電形式の第１の半導体領域と、前記半導体基板
に形成される前記第１導電形式と逆形式の第２導電形式
の第２の半導体領域と、前記第１の半導体領域と前記第
２の半導体領域との間の前記半導体基板の上に形成され
る制御絶縁膜と、 前記制御絶縁膜上に形成される制御電極と、前記第２の
半導体領域の上に形成されるキャパシタ制御絶縁膜と、 前記キャパシタ制御絶縁膜の上に形成されるキャパシタ
制御電極と、 前記半導体基板表面を覆う層間絶縁膜とを備えたキャパ
シタを有する電界効果型半導体装置であって、 前記キャパシタ制御絶縁膜をシリコンオキシナイトライ
ドで形成することを特徴とする、キャパシタを有する電
界効果型半導体装置。 - （２）前記シリコンオキシナイトライドは、減圧化学気
相成長法（ＬＰＣＶＤ法）によって形成される、特許請
求の範囲第１項記載のキャパシタを有する電界効果型半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204504A JPS6358959A (ja) | 1986-08-29 | 1986-08-29 | キヤパシタを有する電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204504A JPS6358959A (ja) | 1986-08-29 | 1986-08-29 | キヤパシタを有する電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6358959A true JPS6358959A (ja) | 1988-03-14 |
Family
ID=16491624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61204504A Pending JPS6358959A (ja) | 1986-08-29 | 1986-08-29 | キヤパシタを有する電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6358959A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01257366A (ja) * | 1988-04-07 | 1989-10-13 | Toshiba Corp | 半導体装置の製造方法 |
| US6627947B1 (en) * | 2000-08-22 | 2003-09-30 | Lattice Semiconductor Corporation | Compact single-poly two transistor EEPROM cell |
| US6841439B1 (en) * | 1997-07-24 | 2005-01-11 | Texas Instruments Incorporated | High permittivity silicate gate dielectric |
| US7115461B2 (en) | 1997-07-24 | 2006-10-03 | Texas Instruments Incorporated | High permittivity silicate gate dielectric |
-
1986
- 1986-08-29 JP JP61204504A patent/JPS6358959A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01257366A (ja) * | 1988-04-07 | 1989-10-13 | Toshiba Corp | 半導体装置の製造方法 |
| US6841439B1 (en) * | 1997-07-24 | 2005-01-11 | Texas Instruments Incorporated | High permittivity silicate gate dielectric |
| US7115461B2 (en) | 1997-07-24 | 2006-10-03 | Texas Instruments Incorporated | High permittivity silicate gate dielectric |
| US6627947B1 (en) * | 2000-08-22 | 2003-09-30 | Lattice Semiconductor Corporation | Compact single-poly two transistor EEPROM cell |
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