JPH02262358A - 半導体装置 - Google Patents
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- JPH02262358A JPH02262358A JP1081435A JP8143589A JPH02262358A JP H02262358 A JPH02262358 A JP H02262358A JP 1081435 A JP1081435 A JP 1081435A JP 8143589 A JP8143589 A JP 8143589A JP H02262358 A JPH02262358 A JP H02262358A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野〕
この発明は、半導体装ａＩＣ係り、特１こ高耐圧。
高信頼性が請求される絶縁＠ｒ用いる素子を有する半導
体装１ｉｆｔこ関する。
体装１ｉｆｔこ関する。
（従来の技術〕
従来、半導体装置のゲート用絶縁＃！Ｘ、例えばダイナ
ミックメモリのキャパシタ絶縁膜としてｆｌ。
ミックメモリのキャパシタ絶縁膜としてｆｌ。
シリコンを熱酸化して形成されたＳｔＯ，膜が用いられ
てきた。しかしながら、ダイナミックメモリの微細化ｌ
こよる面積の縮小に対し必安な容ｌ−を確保するためｆ
こ、Ｓｔｏｗ膜ｔこ比べ誘電率の大きいＳｉＮ瞑（窒化
ケイ素膜）ｔｓｉｏ、膜と組みあわせること昏こより解
決することが行なわれている。
てきた。しかしながら、ダイナミックメモリの微細化ｌ
こよる面積の縮小に対し必安な容ｌ−を確保するためｆ
こ、Ｓｔｏｗ膜ｔこ比べ誘電率の大きいＳｉＮ瞑（窒化
ケイ素膜）ｔｓｉｏ、膜と組みあわせること昏こより解
決することが行なわれている。
第５図は、従来のキャパシタ絶縁膜を用いたスタック型
ダイナミックメモリのキャパシタの断面図である。
ダイナミックメモリのキャパシタの断面図である。
シリコン基板２１上にハ、リンが拡散された多結晶シリ
コン瞑より成る下部電極２２が形成されている。更にそ
の上Ｅこは、５ｉＨ（シラン）とＮＨ。
コン瞑より成る下部電極２２が形成されている。更にそ
の上Ｅこは、５ｉＨ（シラン）とＮＨ。
（アンモニア）を原料ガスとして威圧ＣＶＤｍｆこより
厚さ８０ＡＳｉＮ膜２３が形成されているゆ更−こその
上には、このＳｉＮ［２３’ｋｔｔの水蒸気ｔオむＡｒ
ガス中で酸比することにより厚さ３０＾ｓｉｕ、膜２４
が形成されている。更にその上にリンが拡散された多結
晶シリコンが厚さ４０００Ａ堆積され、所定形状にバタ
ーニングされることｔこより上部電極２５が形成されて
いる。
厚さ８０ＡＳｉＮ膜２３が形成されているゆ更−こその
上には、このＳｉＮ［２３’ｋｔｔの水蒸気ｔオむＡｒ
ガス中で酸比することにより厚さ３０＾ｓｉｕ、膜２４
が形成されている。更にその上にリンが拡散された多結
晶シリコンが厚さ４０００Ａ堆積され、所定形状にバタ
ーニングされることｔこより上部電極２５が形成されて
いる。
第６図は上記のキャパシタを用いた場合の絶縁破壊電界
と破壊頻度の関係を示すグラフである。
と破壊頻度の関係を示すグラフである。
絶縁破壊は、８〜１１ ＭＶ／ｃｆｆｌ付近の他に、そ
れより低電界の４〜６ ＭＶ／ｃｍ付近でも発生してい
る。
れより低電界の４〜６ ＭＶ／ｃｍ付近でも発生してい
る。
８〜１１ ＭＹ／ｃｍ付近の絶縁破壊は、主にＳＩＮ膜
２３自体の特性ｆこ起因するのに対し、４−６ＭＹ／ｃ
ｍ付近の絶縁破壊は、ＳｉＮ膜２３ｆこ発生した微小欠
陥ｆこよるものと考えられる。
２３自体の特性ｆこ起因するのに対し、４−６ＭＹ／ｃ
ｍ付近の絶縁破壊は、ＳｉＮ膜２３ｆこ発生した微小欠
陥ｆこよるものと考えられる。
（発明が解決しようとする課題）
以上の様に従来のゲート用絶縁膜では、ＳＩＮ膜中に発
生した微小欠陥１こより比較的低電界に２いて絶縁破壊
が生じるため、これを用いた半導体装置の歩留ｖを低下
させ、経時変化ｔこよる劣化も起きやすくなり信頼性の
高いものにならないという問題点かありた。
生した微小欠陥１こより比較的低電界に２いて絶縁破壊
が生じるため、これを用いた半導体装置の歩留ｖを低下
させ、経時変化ｔこよる劣化も起きやすくなり信頼性の
高いものにならないという問題点かありた。
本発明は、この様な課題を解決するゲート用絶縁膜を用
いた半導体装ｌｉｌを提供することを目的とする。
いた半導体装ｌｉｌを提供することを目的とする。
（課題を解決するための手段）
本発明は、上記事情１こ鑑みて為されたもので、第１の
発明は、塩素を含有する窒化ケイ素膜をゲート用絶縁膜
として用いることを特徴とする半導体装［１を提供する
。
発明は、塩素を含有する窒化ケイ素膜をゲート用絶縁膜
として用いることを特徴とする半導体装［１を提供する
。
また、第２の発明は、塩素？含有する窒化ケイ素膜と酸
化膜から成る多１１＠をゲート用絶縁膜として用いるこ
とを特徴とする半導体装置を提供する。
化膜から成る多１１＠をゲート用絶縁膜として用いるこ
とを特徴とする半導体装置を提供する。
（作用〕
この様ｆこ、第１の発明、第２の発明いずれの場合ｆこ
おいてもゲート用絶縁膜中ｆこ塩素？含有させることＥ
こより、ゲート用絶縁膜中の微小欠陥が塩素と結合して
消滅するため、低電界Ｅこ２いて絶縁破壊を防ぐことが
でき信頼性の高いゲート用絶縁膜を用いた半導体装１ｆ
ｔ−得ることができる。
おいてもゲート用絶縁膜中ｆこ塩素？含有させることＥ
こより、ゲート用絶縁膜中の微小欠陥が塩素と結合して
消滅するため、低電界Ｅこ２いて絶縁破壊を防ぐことが
でき信頼性の高いゲート用絶縁膜を用いた半導体装１ｆ
ｔ−得ることができる。
（実施例）
以下１本発明の実施例１こついて図面を参照して説明す
る。
る。
第１図は１本発明のゲート用絶縁膜をスタック型ダイナ
ミックメモリのキャパシタ絶縁膜として用いた場合のキ
ャパシタの断面図である。
ミックメモリのキャパシタ絶縁膜として用いた場合のキ
ャパシタの断面図である。
ｐ型シリコン基板１上には、ＳｉＯ！＠２が形成され、
開口部にリンが拡散された多結晶シリコン膜より成る下
部電極３が形成されている。ｖＪ、Ｉこその上（こＩｆ
ｉ、ｓ ｉ Ｈ，Ｃｊ（ジクロロシラン）とＮＨ。
開口部にリンが拡散された多結晶シリコン膜より成る下
部電極３が形成されている。ｖＪ、Ｉこその上（こＩｆ
ｉ、ｓ ｉ Ｈ，Ｃｊ（ジクロロシラン）とＮＨ。
（アンモニア）ｔ−原料ガスとして減圧ＣＶＤ法により
厚さ８０ＡＳｉＮ＠４が形成されている。更にその上に
は、このＳＩＮ摸４を微量の水蒸気を富むＡｒガス中で
酸化することにより厚さ３０ＡのＳｌＯ□膜５が形成さ
れている。更ｆこその上）こリンが拡散された多結晶シ
リコン膜が厚さ４０００Ａ堆積され、所定形状にパター
ニングされることにより上部電極６が形成されている。
厚さ８０ＡＳｉＮ＠４が形成されている。更にその上に
は、このＳＩＮ摸４を微量の水蒸気を富むＡｒガス中で
酸化することにより厚さ３０ＡのＳｌＯ□膜５が形成さ
れている。更ｆこその上）こリンが拡散された多結晶シ
リコン膜が厚さ４０００Ａ堆積され、所定形状にパター
ニングされることにより上部電極６が形成されている。
第２図は、本発明のＣｔを富むキャパシタ絶縁膜茫用い
た場合の絶縁破壊電圧と破壊頻度の関係を示すグラフで
ある。第６図と比較すると、ＳＩＮ＠−こ発生した微小
欠陥が原因と考えられる４〜６ＭＶ／ｃｍ付近の絶縁破
壊が消滅している。
た場合の絶縁破壊電圧と破壊頻度の関係を示すグラフで
ある。第６図と比較すると、ＳＩＮ＠−こ発生した微小
欠陥が原因と考えられる４〜６ＭＶ／ｃｍ付近の絶縁破
壊が消滅している。
第３図は１本発明の他の実施例の多層構造のゲート用絶
縁膜の断面図である。
縁膜の断面図である。
ｐ型シリコン基板７上シこはＨＣｊを添加した乾燥Ｏ１
雰囲気で厚さ７０ＡのＳ１０．Ｕｘ８が形成されている
。更にその上には、５ｉＨ１（１（ジクロロシラン）と
Ｎ Ｈｓを原料ガスとして減圧ＣＶＤ法により厚さ８０
Ａの塩素を言むＳｉＮ膜９が形成されている。更ｆこ、
その上Ｇこけ、ＳｉＮ［９を微量の水蒸気１−１むＡｒ
ガス中に酸化すること（こより厚さ３０Ａの５１０１膜
１０が設けられている。更釦こリンを拡散した多結晶シ
リコン＠１１が形成されている。以上１こより多層構造
の絶縁膜が形成されている。
雰囲気で厚さ７０ＡのＳ１０．Ｕｘ８が形成されている
。更にその上には、５ｉＨ１（１（ジクロロシラン）と
Ｎ Ｈｓを原料ガスとして減圧ＣＶＤ法により厚さ８０
Ａの塩素を言むＳｉＮ膜９が形成されている。更ｆこ、
その上Ｇこけ、ＳｉＮ［９を微量の水蒸気１−１むＡｒ
ガス中に酸化すること（こより厚さ３０Ａの５１０１膜
１０が設けられている。更釦こリンを拡散した多結晶シ
リコン＠１１が形成されている。以上１こより多層構造
の絶縁膜が形成されている。
第４図は、上記多層構造の絶縁膜？用いた場合の絶縁破
壊電界と破壊頻度の関係を示すグラフである。、第７図
のＳＩＮ膜７を形成する際に塩素金言まない雰囲気中で
形成された場合のグラフと比較すると、 ６〜１０ Ｍ
Ｖ／ｃｍ付近のＳｉＮ膜８中の微小欠陥が原因と考えら
れる絶縁破壊がなくなってくる。
壊電界と破壊頻度の関係を示すグラフである。、第７図
のＳＩＮ膜７を形成する際に塩素金言まない雰囲気中で
形成された場合のグラフと比較すると、 ６〜１０ Ｍ
Ｖ／ｃｍ付近のＳｉＮ膜８中の微小欠陥が原因と考えら
れる絶縁破壊がなくなってくる。
なお１本発明の塩素を含有するゲート用絶峰嗅としでは
、スタック型ダイナミックメモリのキャパシタ絶縁ＩＩ
ｌこ限定されるものではなく、トレンチ型ダイナミック
メモリのキヤ／″ｅシタ絶縁瞑。
、スタック型ダイナミックメモリのキャパシタ絶縁ＩＩ
ｌこ限定されるものではなく、トレンチ型ダイナミック
メモリのキヤ／″ｅシタ絶縁瞑。
ＭＯＳトランジスタのゲート絶４１膜等にも適用可能で
あり、その他従来ＳｔＯ＊！Ｉｉのみで構成されている
部分をこのゲート用絶縁嗅で置きかえることが可能であ
る。
あり、その他従来ＳｔＯ＊！Ｉｉのみで構成されている
部分をこのゲート用絶縁嗅で置きかえることが可能であ
る。
また、［素ｔ−き有するＳｉＮ膜とＳｉＯ，［を組み合
わせた膜で使用する他１こ、塩素を含有する５ｉＮｉ［
のみで構成する場合も充分その効果を得ることができる
。
わせた膜で使用する他１こ、塩素を含有する５ｉＮｉ［
のみで構成する場合も充分その効果を得ることができる
。
以上述べた様に本発明によれば、ＳｉＮ膜中に塩素１ｋ
ｉ有させることｔこよ５．ＳｉＮ膜中の微小欠陥が塩素
と結合することにより消滅し信頼性のある高耐圧の絶縁
［［’？得ることができる。
ｉ有させることｔこよ５．ＳｉＮ膜中の微小欠陥が塩素
と結合することにより消滅し信頼性のある高耐圧の絶縁
［［’？得ることができる。
第１図は、本発明の実施例の絶縁膜の断面図。
第２図は１本発明の絶ｍａｒ用いた場合の効果を我わす
グラフ、第３ＦｇＪは１本発明の他の実施例の絶＃Ｊ膜
の断面図、第４図は１本発明の他の実施例の絶＃膜を用
いた場合の効果を表わすグラフ、第５図は、従来例の絶
＃Ｊ＠の断面図、箒６図、第７図は従来例の絶縁膜？用
いた場合の効果ｋｍゎすグラフである。 図に２いて。 １・・・ｐｍシリコン基板、２・・・Ｓ ｉ Ｏ＠嘆、
３・・・下部電極、４・・・ＳＩＮ＠、５・・・ＳｉＯ
，１％、５・・・上部電極、７・・・ｐ型シリコン基ｖ
ｉ、 ８・・・Ｓ ｉ Ｏ，模、９・・・ＳｉＮ膜、
１０・−８ｉ Ｏ，＠、 １１− ｐ型シＩＪ −
２７基板、２２−・・下部電極、２３・ＳｉＮ［，２４
−ｓｌ（ｊ、膜。 ２５・・・上部電極。 代理人 弁理士 則 近 ｇｌ 右同 松山光速 第 １ 図 第 ３ 図 ゝに’ｂ’Ｌ’ｔ＝ｔ、ｖ７ｃ、、 Ｓ；０２ ／５ｉＮ（ＳｉＨ２ＣＩＬｚ ／ＮＨｉ％）
／ＳｉＯ２第２図 第４図
グラフ、第３ＦｇＪは１本発明の他の実施例の絶＃Ｊ膜
の断面図、第４図は１本発明の他の実施例の絶＃膜を用
いた場合の効果を表わすグラフ、第５図は、従来例の絶
＃Ｊ＠の断面図、箒６図、第７図は従来例の絶縁膜？用
いた場合の効果ｋｍゎすグラフである。 図に２いて。 １・・・ｐｍシリコン基板、２・・・Ｓ ｉ Ｏ＠嘆、
３・・・下部電極、４・・・ＳＩＮ＠、５・・・ＳｉＯ
，１％、５・・・上部電極、７・・・ｐ型シリコン基ｖ
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１０・−８ｉ Ｏ，＠、 １１− ｐ型シＩＪ −
２７基板、２２−・・下部電極、２３・ＳｉＮ［，２４
−ｓｌ（ｊ、膜。 ２５・・・上部電極。 代理人 弁理士 則 近 ｇｌ 右同 松山光速 第 １ 図 第 ３ 図 ゝに’ｂ’Ｌ’ｔ＝ｔ、ｖ７ｃ、、 Ｓ；０２ ／５ｉＮ（ＳｉＨ２ＣＩＬｚ ／ＮＨｉ％）
／ＳｉＯ２第２図 第４図
Claims (3)
- （１）塩素を含有する窒化ケイ素膜をゲート用絶縁膜と
して用いることを特徴とする半導体装置。 - （２）塩素を含有する窒化ケイ素膜と酸化膜からなる多
層膜をゲート用絶縁膜として用いることを特徴とする半
導体装置。 - （３）前記ゲート用絶縁膜はキャパシタ絶縁膜であるこ
とを特徴とする請求項１又は２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1081435A JPH02262358A (ja) | 1989-04-03 | 1989-04-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1081435A JPH02262358A (ja) | 1989-04-03 | 1989-04-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02262358A true JPH02262358A (ja) | 1990-10-25 |
Family
ID=13746314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1081435A Pending JPH02262358A (ja) | 1989-04-03 | 1989-04-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02262358A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243212A (en) * | 1987-12-22 | 1993-09-07 | Siliconix Incorporated | Transistor with a charge induced drain extension |
| US5291274A (en) * | 1990-03-20 | 1994-03-01 | Fujitsu Limited | Electron device having a current channel of dielectric material |
| US6878594B2 (en) | 1997-07-16 | 2005-04-12 | Fujitsu Limited | Semiconductor device having an insulation film with reduced water content |
-
1989
- 1989-04-03 JP JP1081435A patent/JPH02262358A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243212A (en) * | 1987-12-22 | 1993-09-07 | Siliconix Incorporated | Transistor with a charge induced drain extension |
| US5291274A (en) * | 1990-03-20 | 1994-03-01 | Fujitsu Limited | Electron device having a current channel of dielectric material |
| US6878594B2 (en) | 1997-07-16 | 2005-04-12 | Fujitsu Limited | Semiconductor device having an insulation film with reduced water content |
| US7232720B2 (en) | 1997-07-16 | 2007-06-19 | Fujitsu Limited | Method for fabricating a semiconductor device having an insulation film with reduced water content |
| US7422942B2 (en) | 1997-07-16 | 2008-09-09 | Fujitsu Limited | Method for fabricating a semiconductor device having an insulation film with reduced water content |
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