JPH06140627A - 電界効果型トランジスタ及びその製造方法 - Google Patents
電界効果型トランジスタ及びその製造方法Info
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- JPH06140627A JPH06140627A JP17111693A JP17111693A JPH06140627A JP H06140627 A JPH06140627 A JP H06140627A JP 17111693 A JP17111693 A JP 17111693A JP 17111693 A JP17111693 A JP 17111693A JP H06140627 A JPH06140627 A JP H06140627A
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Abstract
(57)【要約】
【目的】 耐圧性が良好で、リーク電流値のバラツキが
少ないゲート酸化膜を有する電界効果型トランジスタ及
びその製造方法を提供すること。 【構成】 ｐ型のシリコン基板３上にフィールド酸化膜
１，１を形成し、ＣＶＤ法により、シリコン基板３及び
フィールド酸化膜１，１上に、ＣＶＤ酸化膜２a を形成
する。ＣＶＤ酸化膜２a は 125Åの膜厚に堆積させる。
次に熱酸化を行う。シリコン基板３とＣＶＤ酸化膜２a
との間に 125Åの膜厚で熱酸化膜２b を形成する。この
ＣＶＤ酸化膜２a 及び熱酸化膜２b で 250Åのゲート酸
化膜２を構成する。
少ないゲート酸化膜を有する電界効果型トランジスタ及
びその製造方法を提供すること。 【構成】 ｐ型のシリコン基板３上にフィールド酸化膜
１，１を形成し、ＣＶＤ法により、シリコン基板３及び
フィールド酸化膜１，１上に、ＣＶＤ酸化膜２a を形成
する。ＣＶＤ酸化膜２a は 125Åの膜厚に堆積させる。
次に熱酸化を行う。シリコン基板３とＣＶＤ酸化膜２a
との間に 125Åの膜厚で熱酸化膜２b を形成する。この
ＣＶＤ酸化膜２a 及び熱酸化膜２b で 250Åのゲート酸
化膜２を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果型トランジス
タ及びその製造方法に関し、特に金属−酸化膜−半導体
電界効果型トランジスタ（ＭＯＳＦＥＴ）及びその製造
方法に関する。
タ及びその製造方法に関し、特に金属−酸化膜−半導体
電界効果型トランジスタ（ＭＯＳＦＥＴ）及びその製造
方法に関する。
【０００２】
【従来の技術】図１６は、従来のＭＯＳＦＥＴの構造を
示す模式的断面図である。ｐ型のシリコン基板13上にＬ
ＯＣＯＳ法により素子分離膜であるフィールド酸化膜1
1,11 を形成する。次に、熱酸化法によりゲート酸化膜1
2を形成し、ゲート酸化膜12上にゲート電極15を形成す
る。そして、ゲート電極15の両側直下のシリコン基板13
に、イオン注入によりｎ型拡散領域14, 14を形成する。
示す模式的断面図である。ｐ型のシリコン基板13上にＬ
ＯＣＯＳ法により素子分離膜であるフィールド酸化膜1
1,11 を形成する。次に、熱酸化法によりゲート酸化膜1
2を形成し、ゲート酸化膜12上にゲート電極15を形成す
る。そして、ゲート電極15の両側直下のシリコン基板13
に、イオン注入によりｎ型拡散領域14, 14を形成する。
【０００３】従来では、上述のようにゲート酸化膜12は
熱酸化法によって形成されている。熱酸化法による熱酸
化膜は、シリコン基板13の表面が気相酸素と反応して形
成されるため、シリコン基板13中に存在する欠陥が膜中
に取り込まれ、この欠陥により安定した耐圧が得られな
いという問題があった。
熱酸化法によって形成されている。熱酸化法による熱酸
化膜は、シリコン基板13の表面が気相酸素と反応して形
成されるため、シリコン基板13中に存在する欠陥が膜中
に取り込まれ、この欠陥により安定した耐圧が得られな
いという問題があった。
【０００４】また、ＭＯＳＦＥＴを形成する際に、チャ
ネル注入を行った領域にソース・ドレイン領域を形成す
る場合は、フィールド酸化膜を形成した基板上にプリゲ
ート酸化膜を堆積してチャネル注入を行い、このプリゲ
ート酸化膜を除去した後にゲート酸化膜を形成する。こ
のプリゲート酸化膜を除去する際に、フィールド酸化膜
も削られて薄くなる。この後、熱酸化によりフィールド
酸化膜表面にゲート酸化膜が形成されてもフィールド酸
化膜の厚みはほとんど変わらず、このためにフィールド
反転電圧が低下するという問題があった。
ネル注入を行った領域にソース・ドレイン領域を形成す
る場合は、フィールド酸化膜を形成した基板上にプリゲ
ート酸化膜を堆積してチャネル注入を行い、このプリゲ
ート酸化膜を除去した後にゲート酸化膜を形成する。こ
のプリゲート酸化膜を除去する際に、フィールド酸化膜
も削られて薄くなる。この後、熱酸化によりフィールド
酸化膜表面にゲート酸化膜が形成されてもフィールド酸
化膜の厚みはほとんど変わらず、このためにフィールド
反転電圧が低下するという問題があった。
【０００５】これらの問題を解決するために、Chemical
Vapor Deposition （ＣＶＤ）法によりゲート酸化膜を
形成し、ＭＯＳＦＥＴを製造する方法が提案されている
（特開昭63−283168号公報）。
Vapor Deposition （ＣＶＤ）法によりゲート酸化膜を
形成し、ＭＯＳＦＥＴを製造する方法が提案されている
（特開昭63−283168号公報）。
【０００６】
【発明が解決しようとする課題】上記のＣＶＤ法により
ＣＶＤ酸化膜を形成しＭＯＳキャパシタを形成してみる
と、高い耐圧良品率が得られた。これは、ＣＶＤ酸化膜
はシリコン基板上に酸化膜を成長させて形成されるの
で、シリコン基板中の欠陥が膜中に取り込まれず、耐圧
性が良好であるためである。また、ＣＶＤ酸化膜が堆積
されることにより、フィールド酸化膜上の絶縁膜厚は増
加し、フィールド反転電圧の低下が防止される。しかし
ながら、ＣＶＤ酸化膜はリーク電流値が大きく、ウエハ
面内で形成される多数のＭＯＳＦＥＴ夫々のリーク電流
値のバラツキが大きいという問題があった。
ＣＶＤ酸化膜を形成しＭＯＳキャパシタを形成してみる
と、高い耐圧良品率が得られた。これは、ＣＶＤ酸化膜
はシリコン基板上に酸化膜を成長させて形成されるの
で、シリコン基板中の欠陥が膜中に取り込まれず、耐圧
性が良好であるためである。また、ＣＶＤ酸化膜が堆積
されることにより、フィールド酸化膜上の絶縁膜厚は増
加し、フィールド反転電圧の低下が防止される。しかし
ながら、ＣＶＤ酸化膜はリーク電流値が大きく、ウエハ
面内で形成される多数のＭＯＳＦＥＴ夫々のリーク電流
値のバラツキが大きいという問題があった。
【０００７】本発明は、かかる事情に鑑みてなされたも
のであり、熱酸化法及びＣＶＤ法の組み合わせによって
夫々の短所を補い合い、耐圧性が良好で、リーク電流値
のバラツキが少ないゲート酸化膜を有し、またフィール
ド反転電圧が低下しない電界効果型トランジスタ及びそ
の製造方法を提供することを目的とする。
のであり、熱酸化法及びＣＶＤ法の組み合わせによって
夫々の短所を補い合い、耐圧性が良好で、リーク電流値
のバラツキが少ないゲート酸化膜を有し、またフィール
ド反転電圧が低下しない電界効果型トランジスタ及びそ
の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る電界効果型
トランジスタは、半導体基板とゲート電極との間にゲー
ト酸化膜を有する電界効果型トランジスタにおいて、前
記ゲート酸化膜が、熱酸化膜とＣＶＤ酸化膜とからなる
ことを特徴とする。
トランジスタは、半導体基板とゲート電極との間にゲー
ト酸化膜を有する電界効果型トランジスタにおいて、前
記ゲート酸化膜が、熱酸化膜とＣＶＤ酸化膜とからなる
ことを特徴とする。
【０００９】本発明に係る電界効果型トランジスタの製
造方法は、半導体基板とゲート電極との間にゲート酸化
膜を有する電界効果型トランジスタの製造方法におい
て、ＣＶＤ法によってＣＶＤ酸化膜を形成する工程と、
熱酸化によって熱酸化膜を形成する工程とを有し、前記
ゲート酸化膜が前記ＣＶＤ酸化膜と前記熱酸化膜とから
なることを特徴とする。
造方法は、半導体基板とゲート電極との間にゲート酸化
膜を有する電界効果型トランジスタの製造方法におい
て、ＣＶＤ法によってＣＶＤ酸化膜を形成する工程と、
熱酸化によって熱酸化膜を形成する工程とを有し、前記
ゲート酸化膜が前記ＣＶＤ酸化膜と前記熱酸化膜とから
なることを特徴とする。
【００１０】
【作用】本発明の電界効果型トランジスタ及びその製造
方法では、ＣＶＤ法によってＣＶＤ酸化膜を形成し、熱
酸化法によって熱酸化膜を形成して、ＣＶＤ酸化膜及び
熱酸化膜でゲート酸化膜を構成している。ＣＶＤ酸化膜
は耐圧性は優れているがリーク電流値が大きく、その値
はウエハ面内の多数の電界効果型トランジスタでバラツ
キを生じる。そして熱酸化膜はその逆であり、リーク電
流値は小さいが耐圧性は劣る。このＣＶＤ酸化膜と熱酸
化膜とでゲート酸化膜を形成することにより、夫々の酸
化膜だけをゲート電極とする場合よりも膜厚が夫々薄く
なる。これにより、ゲート酸化膜中の熱酸化膜の割合が
低くなるため、ゲート酸化膜中に取り込まれる基板の欠
陥が少なくなり、ゲート酸化膜の耐圧性は向上する。ま
た、ゲート酸化膜中のＣＶＤ酸化膜の割合も低くなり、
電界効果型トランジスタ毎のリーク電流値のバラツキが
小さくなる。
方法では、ＣＶＤ法によってＣＶＤ酸化膜を形成し、熱
酸化法によって熱酸化膜を形成して、ＣＶＤ酸化膜及び
熱酸化膜でゲート酸化膜を構成している。ＣＶＤ酸化膜
は耐圧性は優れているがリーク電流値が大きく、その値
はウエハ面内の多数の電界効果型トランジスタでバラツ
キを生じる。そして熱酸化膜はその逆であり、リーク電
流値は小さいが耐圧性は劣る。このＣＶＤ酸化膜と熱酸
化膜とでゲート酸化膜を形成することにより、夫々の酸
化膜だけをゲート電極とする場合よりも膜厚が夫々薄く
なる。これにより、ゲート酸化膜中の熱酸化膜の割合が
低くなるため、ゲート酸化膜中に取り込まれる基板の欠
陥が少なくなり、ゲート酸化膜の耐圧性は向上する。ま
た、ゲート酸化膜中のＣＶＤ酸化膜の割合も低くなり、
電界効果型トランジスタ毎のリーク電流値のバラツキが
小さくなる。
【００１１】さらに、フィールド酸化膜上にＣＶＤ酸化
膜が堆積されるので、フィールド酸化膜領域の絶縁膜厚
が減少することがなく、フィールド反転電圧が低下しな
い。
膜が堆積されるので、フィールド酸化膜領域の絶縁膜厚
が減少することがなく、フィールド反転電圧が低下しな
い。
【００１２】
【実施例】以下、本発明をその実施例を示す図面に基づ
き具体的に説明する。図１〜図５は、本発明方法による
製造段階におけるＭＯＳＦＥＴの模式的断面図である。
図１に示すように、ｐ型のシリコン基板３上にＬＯＣＯ
Ｓ法により素子分離膜であるフィールド酸化膜１，１を
形成する。次に図２に示すように、ＣＶＤ法により、シ
リコン基板３及びフィールド酸化膜１，１上に、ＣＶＤ
酸化膜２a を形成する。ＣＶＤ酸化膜２a は 125Åの膜
厚に堆積させる。このときＣＶＤ法の条件は、反応ガス
にモノシラン（ＳｉＨ4 ）及び亜酸化窒素（Ｎ2 Ｏ）を
用い、ＳｉＨ4 は65sccm, Ｎ2 Ｏは3250sccmの流量で、
温度は850 ℃、圧力は0.35Torrで行い、ＣＶＤ酸化膜２
a の成長速度は20Å/ min である。
き具体的に説明する。図１〜図５は、本発明方法による
製造段階におけるＭＯＳＦＥＴの模式的断面図である。
図１に示すように、ｐ型のシリコン基板３上にＬＯＣＯ
Ｓ法により素子分離膜であるフィールド酸化膜１，１を
形成する。次に図２に示すように、ＣＶＤ法により、シ
リコン基板３及びフィールド酸化膜１，１上に、ＣＶＤ
酸化膜２a を形成する。ＣＶＤ酸化膜２a は 125Åの膜
厚に堆積させる。このときＣＶＤ法の条件は、反応ガス
にモノシラン（ＳｉＨ4 ）及び亜酸化窒素（Ｎ2 Ｏ）を
用い、ＳｉＨ4 は65sccm, Ｎ2 Ｏは3250sccmの流量で、
温度は850 ℃、圧力は0.35Torrで行い、ＣＶＤ酸化膜２
a の成長速度は20Å/ min である。
【００１３】次に熱酸化を行う。図３に示すように、熱
酸化により酸素はＣＶＤ酸化膜２a中に拡散され、シリ
コン基板／ＣＶＤ酸化膜界面でＳｉと反応し、シリコン
基板３とＣＶＤ酸化膜２a との間に 125Åの膜厚で熱酸
化膜２b を形成する。このＣＶＤ酸化膜２a 及び熱酸化
膜２b で 250Åのゲート酸化膜２を構成している。
酸化により酸素はＣＶＤ酸化膜２a中に拡散され、シリ
コン基板／ＣＶＤ酸化膜界面でＳｉと反応し、シリコン
基板３とＣＶＤ酸化膜２a との間に 125Åの膜厚で熱酸
化膜２b を形成する。このＣＶＤ酸化膜２a 及び熱酸化
膜２b で 250Åのゲート酸化膜２を構成している。
【００１４】そして、図４に示すように、ＣＶＤ法によ
りＣＶＤ酸化膜２a 上にポリシリコン層を堆積し、エッ
チングを行ってゲート電極５を形成し、図５に示すよう
に、ゲート電極５の周囲直下のシリコン基板３にＰ又は
Ａｓをイオン注入して、ｎ型拡散領域４，４を形成し、
ＭＯＳＦＥＴが作成される。
りＣＶＤ酸化膜２a 上にポリシリコン層を堆積し、エッ
チングを行ってゲート電極５を形成し、図５に示すよう
に、ゲート電極５の周囲直下のシリコン基板３にＰ又は
Ａｓをイオン注入して、ｎ型拡散領域４，４を形成し、
ＭＯＳＦＥＴが作成される。
【００１５】上述の如き方法で、ゲート酸化膜２の膜厚
に対するＣＶＤ酸化膜２a の膜厚の比率を変化させて、
図４に示すＭＯＳキャパシタを製造し、これらについて
ゲート酸化膜２における耐圧良品率、及びリーク電流値
を測定した。この結果を図６，図７に示す。
に対するＣＶＤ酸化膜２a の膜厚の比率を変化させて、
図４に示すＭＯＳキャパシタを製造し、これらについて
ゲート酸化膜２における耐圧良品率、及びリーク電流値
を測定した。この結果を図６，図７に示す。
【００１６】図６は、 250Åの膜厚のゲート酸化膜耐圧
良品率を示すグラフであり、横軸はゲート酸化膜の膜厚
に対するＣＶＤ酸化膜２a の膜厚の比率を示し、縦軸は
８ＭＶ／cm以上の絶縁破壊電界を示したＭＯＳキャパシ
タの割合を示す。グラフより明らかなように、ゲート電
極の全てがＣＶＤ酸化膜２a で形成されている場合は、
耐圧良品率は95％以上であり、ゲート電極の全てが熱酸
化膜２b である場合には、耐圧良品率は40％以下であ
る。ＣＶＤ酸化膜２a の膜厚の比率が高いほど耐圧良品
率は大きく、本実施例のＣＶＤ酸化膜２a の膜厚の比率
が53％以上のＭＯＳキャパシタの耐圧良品率は略80％以
上であることが判る。
良品率を示すグラフであり、横軸はゲート酸化膜の膜厚
に対するＣＶＤ酸化膜２a の膜厚の比率を示し、縦軸は
８ＭＶ／cm以上の絶縁破壊電界を示したＭＯＳキャパシ
タの割合を示す。グラフより明らかなように、ゲート電
極の全てがＣＶＤ酸化膜２a で形成されている場合は、
耐圧良品率は95％以上であり、ゲート電極の全てが熱酸
化膜２b である場合には、耐圧良品率は40％以下であ
る。ＣＶＤ酸化膜２a の膜厚の比率が高いほど耐圧良品
率は大きく、本実施例のＣＶＤ酸化膜２a の膜厚の比率
が53％以上のＭＯＳキャパシタの耐圧良品率は略80％以
上であることが判る。
【００１７】図７は、 250Åの膜厚のゲート酸化膜のリ
ーク電流値を示すグラフであり、ウエハ面内に形成され
た 178個のＭＯＳキャパシタについて測定したものであ
る。横軸はゲート酸化膜の膜厚に対するＣＶＤ酸化膜２
a の膜厚の比率を示し、縦軸は８ＭＶ／cmの電界を印加
した場合のリーク電流値を示している。グラフより明ら
かなように、ゲート電極の全てがＣＶＤ酸化膜２a で形
成されている場合は、リーク電流は略10-4Ａから略８×
10-3Ａまでの範囲でバラツキが生じており、ゲート電極
の全てが熱酸化膜２b である場合には、リーク電流値は
非常に小さい値であり、またバラツキも小さい。熱酸化
膜２b の膜厚の比率が小さいほどリーク電流値は小さ
く、バラツキも小さくなる。本実施例の、ＣＶＤ酸化膜
２a の膜厚の比率が53％以上のＭＯＳキャパシタのリー
ク電流値は、略10-4Ａから略８×10-3Ａまでの範囲であ
り、バラツキが小さくなっていることが判る。
ーク電流値を示すグラフであり、ウエハ面内に形成され
た 178個のＭＯＳキャパシタについて測定したものであ
る。横軸はゲート酸化膜の膜厚に対するＣＶＤ酸化膜２
a の膜厚の比率を示し、縦軸は８ＭＶ／cmの電界を印加
した場合のリーク電流値を示している。グラフより明ら
かなように、ゲート電極の全てがＣＶＤ酸化膜２a で形
成されている場合は、リーク電流は略10-4Ａから略８×
10-3Ａまでの範囲でバラツキが生じており、ゲート電極
の全てが熱酸化膜２b である場合には、リーク電流値は
非常に小さい値であり、またバラツキも小さい。熱酸化
膜２b の膜厚の比率が小さいほどリーク電流値は小さ
く、バラツキも小さくなる。本実施例の、ＣＶＤ酸化膜
２a の膜厚の比率が53％以上のＭＯＳキャパシタのリー
ク電流値は、略10-4Ａから略８×10-3Ａまでの範囲であ
り、バラツキが小さくなっていることが判る。
【００１８】次に、本発明に係る、他の製造方法により
作成されたＭＯＳＦＥＴの、耐圧性及び熱安定性を測定
し、以下に説明する。ｐ型のシリコン基板上にフィール
ド酸化膜を形成し、熱酸化を行って熱酸化膜を形成す
る。その後、ＣＶＤ法により前記熱酸化膜上にＣＶＤ酸
化膜を形成し、該ＣＶＤ酸化膜上にゲート電極を形成す
る。このとき、熱酸化及びＣＶＤ法の夫々の条件は、上
述した実施例と同様である。そして、ゲート電極の両側
直下のシリコン基板にイオン注入を行ってｎ型拡散領域
を形成し、前記熱酸化膜及びＣＶＤ酸化膜をゲート酸化
膜とするＭＯＳＦＥＴが作成される。
作成されたＭＯＳＦＥＴの、耐圧性及び熱安定性を測定
し、以下に説明する。ｐ型のシリコン基板上にフィール
ド酸化膜を形成し、熱酸化を行って熱酸化膜を形成す
る。その後、ＣＶＤ法により前記熱酸化膜上にＣＶＤ酸
化膜を形成し、該ＣＶＤ酸化膜上にゲート電極を形成す
る。このとき、熱酸化及びＣＶＤ法の夫々の条件は、上
述した実施例と同様である。そして、ゲート電極の両側
直下のシリコン基板にイオン注入を行ってｎ型拡散領域
を形成し、前記熱酸化膜及びＣＶＤ酸化膜をゲート酸化
膜とするＭＯＳＦＥＴが作成される。
【００１９】以上の如き方法にて、ゲート酸化膜の膜厚
に対するＣＶＤ酸化膜の膜厚の比率を変化させて、ｎ型
拡散領域を形成する直前のＭＯＳキャパシタを作成し、
これらについてゲート酸化膜における耐圧良品率、及び
リーク電流値を測定した。この結果を図８，図９に示
す。
に対するＣＶＤ酸化膜の膜厚の比率を変化させて、ｎ型
拡散領域を形成する直前のＭＯＳキャパシタを作成し、
これらについてゲート酸化膜における耐圧良品率、及び
リーク電流値を測定した。この結果を図８，図９に示
す。
【００２０】図８は、 250Åの膜厚のゲート酸化膜耐圧
良品率を示すグラフであり、横軸はゲート酸化膜の膜厚
に対するＣＶＤ酸化膜の膜厚の比率を示し、縦軸は８Ｍ
Ｖ／cm以上の絶縁破壊電界を示したＭＯＳキャパシタの
割合を示す。グラフより明らかなように、ＣＶＤ酸化膜
の膜厚の比率が高いほど耐圧良品率は大きく、本実施例
のＣＶＤ酸化膜の膜厚の比率が24％以上のＭＯＳキャパ
シタの耐圧良品率は略80％以上であることが判る。
良品率を示すグラフであり、横軸はゲート酸化膜の膜厚
に対するＣＶＤ酸化膜の膜厚の比率を示し、縦軸は８Ｍ
Ｖ／cm以上の絶縁破壊電界を示したＭＯＳキャパシタの
割合を示す。グラフより明らかなように、ＣＶＤ酸化膜
の膜厚の比率が高いほど耐圧良品率は大きく、本実施例
のＣＶＤ酸化膜の膜厚の比率が24％以上のＭＯＳキャパ
シタの耐圧良品率は略80％以上であることが判る。
【００２１】図９は、 250Åの膜厚のゲート酸化膜のリ
ーク電流値を示すグラフであり、ウエハ面内に形成され
た 178個のＭＯＳキャパシタについて測定したもので
ある。横軸はゲート酸化膜の膜厚に対するＣＶＤ酸化膜
の膜厚の比率を示し、縦軸は８ＭＶ／cmの電界を印加し
た場合のリーク電流値を示している。グラフより明らか
なように、熱酸化膜の膜厚の比率が小さいほどリーク電
流値のバラツキが小さい。本実施例のＣＶＤ酸化膜の膜
厚の比率が24％以上のＭＯＳキャパシタはリーク電流の
バラツキが小さくなっていることが判る。
ーク電流値を示すグラフであり、ウエハ面内に形成され
た 178個のＭＯＳキャパシタについて測定したもので
ある。横軸はゲート酸化膜の膜厚に対するＣＶＤ酸化膜
の膜厚の比率を示し、縦軸は８ＭＶ／cmの電界を印加し
た場合のリーク電流値を示している。グラフより明らか
なように、熱酸化膜の膜厚の比率が小さいほどリーク電
流値のバラツキが小さい。本実施例のＣＶＤ酸化膜の膜
厚の比率が24％以上のＭＯＳキャパシタはリーク電流の
バラツキが小さくなっていることが判る。
【００２２】このように、本発明方法により形成された
ゲート酸化膜は、ＣＶＤ酸化膜の耐圧性が良好であるこ
と、及び熱酸化膜のリーク電流値のバラツキが小さいこ
とを合わせもった性質であることがわかる。
ゲート酸化膜は、ＣＶＤ酸化膜の耐圧性が良好であるこ
と、及び熱酸化膜のリーク電流値のバラツキが小さいこ
とを合わせもった性質であることがわかる。
【００２３】次に、上述した如くＣＶＤ酸化膜を形成し
た後に熱酸化膜を形成したゲート酸化膜、また、熱酸化
膜を形成した後にＣＶＤ酸化膜を形成したゲート酸化膜
を、夫々、ゲート酸化膜の膜厚に対するＣＶＤ酸化膜の
膜厚の比率を変化させて形成し、これらについてフラッ
トバンド電圧シフト量を測定した。この結果を以下に示
す。
た後に熱酸化膜を形成したゲート酸化膜、また、熱酸化
膜を形成した後にＣＶＤ酸化膜を形成したゲート酸化膜
を、夫々、ゲート酸化膜の膜厚に対するＣＶＤ酸化膜の
膜厚の比率を変化させて形成し、これらについてフラッ
トバンド電圧シフト量を測定した。この結果を以下に示
す。
【００２４】図１０，図１１は、ゲート酸化膜のフラッ
トバンド電圧シフト量の注入キャリア量依存性を示した
グラフである。縦軸はフラットバンド電圧シフト量を表
し、横軸は注入キャリア量を表している。フラットバン
ド電圧シフト量ΔＶfbは、キャリア注入前のフラットバ
ンド電圧から注入後のフラットバンド電圧を差分して求
めたものである。図１０はＣＶＤ法を行った後、熱酸化
を行って酸化膜を形成した場合を示し、図１１は熱酸化
を行った後、ＣＶＤ法を行って酸化膜を形成した場合を
示している。夫々の図では、酸化膜の総厚みに対するＣ
ＶＤ酸化膜の厚みの比を異ならせて測定した結果を示し
ている。図１０，図１１において、フラットバンド電圧
シフト量ΔＶfbは、−●−で示される熱酸化膜のみで形
成されたゲート酸化膜が最も大きく、−○−のＣＶＤ酸
化膜のみで形成されたゲート酸化膜が、熱酸化膜のみの
ゲート酸化膜のほぼ２分の１である。そして、ＣＶＤ膜
が約80％（−△−），50％（−□−）のゲート酸化膜
は、ＣＶＤ酸化膜のみのものよりもフラットバンド電圧
シフト量ΔＶfbが小さく、また、熱酸化を先に行った図
１１に示す場合において、ＣＶＤ膜が約25％（−▽−）
のゲート酸化膜は、ＣＶＤ酸化膜のみで形成されたもの
よりも小さくなっている。
トバンド電圧シフト量の注入キャリア量依存性を示した
グラフである。縦軸はフラットバンド電圧シフト量を表
し、横軸は注入キャリア量を表している。フラットバン
ド電圧シフト量ΔＶfbは、キャリア注入前のフラットバ
ンド電圧から注入後のフラットバンド電圧を差分して求
めたものである。図１０はＣＶＤ法を行った後、熱酸化
を行って酸化膜を形成した場合を示し、図１１は熱酸化
を行った後、ＣＶＤ法を行って酸化膜を形成した場合を
示している。夫々の図では、酸化膜の総厚みに対するＣ
ＶＤ酸化膜の厚みの比を異ならせて測定した結果を示し
ている。図１０，図１１において、フラットバンド電圧
シフト量ΔＶfbは、−●−で示される熱酸化膜のみで形
成されたゲート酸化膜が最も大きく、−○−のＣＶＤ酸
化膜のみで形成されたゲート酸化膜が、熱酸化膜のみの
ゲート酸化膜のほぼ２分の１である。そして、ＣＶＤ膜
が約80％（−△−），50％（−□−）のゲート酸化膜
は、ＣＶＤ酸化膜のみのものよりもフラットバンド電圧
シフト量ΔＶfbが小さく、また、熱酸化を先に行った図
１１に示す場合において、ＣＶＤ膜が約25％（−▽−）
のゲート酸化膜は、ＣＶＤ酸化膜のみで形成されたもの
よりも小さくなっている。
【００２５】このようなフラットバンド電圧Ｖfbのシフ
トは、チャネルにキャリアが注入されることにより酸化
膜及びシリコン界面に異常正電荷が発生するために生
じ、熱酸化のみ、及びＣＶＤ酸化膜のみで形成されたゲ
ート酸化膜では、このフラットバンド電圧シフト量ΔＶ
fbが大きい。上述のように、ＣＶＤ法を行った後に熱酸
化を行う方法では、総ゲート酸化膜に対するＣＶＤ酸化
膜の比率が30〜99％の範囲で、フラットバンド電圧Ｖfb
シフト量を低減でき、また、熱酸化を行った後にＣＶＤ
法を行う方法では、総ゲート酸化膜に対するＣＶＤ酸化
膜の比率が１〜99％の範囲でフラットバンド電圧Ｖfbシ
フト量を低減できることが判る。
トは、チャネルにキャリアが注入されることにより酸化
膜及びシリコン界面に異常正電荷が発生するために生
じ、熱酸化のみ、及びＣＶＤ酸化膜のみで形成されたゲ
ート酸化膜では、このフラットバンド電圧シフト量ΔＶ
fbが大きい。上述のように、ＣＶＤ法を行った後に熱酸
化を行う方法では、総ゲート酸化膜に対するＣＶＤ酸化
膜の比率が30〜99％の範囲で、フラットバンド電圧Ｖfb
シフト量を低減でき、また、熱酸化を行った後にＣＶＤ
法を行う方法では、総ゲート酸化膜に対するＣＶＤ酸化
膜の比率が１〜99％の範囲でフラットバンド電圧Ｖfbシ
フト量を低減できることが判る。
【００２６】また、図１２は、ゲート酸化膜中のＣＶＤ
酸化膜厚率とフラットバンド電圧のシフト量ΔＶfbとの
関係を示したグラフである。フラットバンド電圧のシフ
ト量ΔＶfbは、キャリア注入前のフラットバンド電圧か
らキャリア（ 6.0×10-2 C／cm2 ）注入後のフラットバ
ンド電圧の差分を求めている。縦軸はフラットバンド電
圧シフト量ΔＶfbを表し、横軸はゲート酸化膜中のＣＶ
Ｄ酸化膜率を表している。グラフから、ＣＶＤ酸化膜の
比率が大きくなる程フラットバンド電圧のシフト量ΔＶ
fbが小さくなっており、ＣＶＤ酸化膜のみで形成された
ゲート酸化膜では、逆にフラットバンド電圧のシフト量
ΔＶfbが大きくなっていることが判る。これにより、Ｃ
ＶＤ酸化膜及び熱酸化膜で形成されたゲート酸化膜は、
ＣＶＤ酸化膜の比率を高く形成する程フラットバンド電
圧のシフト量ΔＶfbが小さく、キャリア注入に対して安
定であると言える。
酸化膜厚率とフラットバンド電圧のシフト量ΔＶfbとの
関係を示したグラフである。フラットバンド電圧のシフ
ト量ΔＶfbは、キャリア注入前のフラットバンド電圧か
らキャリア（ 6.0×10-2 C／cm2 ）注入後のフラットバ
ンド電圧の差分を求めている。縦軸はフラットバンド電
圧シフト量ΔＶfbを表し、横軸はゲート酸化膜中のＣＶ
Ｄ酸化膜率を表している。グラフから、ＣＶＤ酸化膜の
比率が大きくなる程フラットバンド電圧のシフト量ΔＶ
fbが小さくなっており、ＣＶＤ酸化膜のみで形成された
ゲート酸化膜では、逆にフラットバンド電圧のシフト量
ΔＶfbが大きくなっていることが判る。これにより、Ｃ
ＶＤ酸化膜及び熱酸化膜で形成されたゲート酸化膜は、
ＣＶＤ酸化膜の比率を高く形成する程フラットバンド電
圧のシフト量ΔＶfbが小さく、キャリア注入に対して安
定であると言える。
【００２７】図１３〜図１５は、本発明の他の実施例に
よるＭＯＳＦＥＴの製造段階における模式的断面図であ
る。図１３に示すように、ｐ型のシリコン基板２３上に
ＬＯＣＯＳ法により素子分離膜であるフィールド酸化膜
２１，２１…を形成し、ＣＶＤ法により、シリコン基板
２３及びフィールド酸化膜２１，２１，…上に、ＣＶＤ
酸化膜２２ａを形成する。ＣＶＤ酸化膜２２ａは 100nm
の膜厚に堆積させる。
よるＭＯＳＦＥＴの製造段階における模式的断面図であ
る。図１３に示すように、ｐ型のシリコン基板２３上に
ＬＯＣＯＳ法により素子分離膜であるフィールド酸化膜
２１，２１…を形成し、ＣＶＤ法により、シリコン基板
２３及びフィールド酸化膜２１，２１，…上に、ＣＶＤ
酸化膜２２ａを形成する。ＣＶＤ酸化膜２２ａは 100nm
の膜厚に堆積させる。
【００２８】次に、図１４に示すように、フォトレジス
ト２６をＣＶＤ酸化膜２２ａ上に堆積し、低耐圧用ＭＯ
ＳＦＥＴを形成する領域だけを開口して、開口した領域
のＣＶＤ酸化膜２２ａを除去する。そして、フォトレジ
スト２６を除去し、図１５に示すように、熱酸化を行っ
てシリコン基板２３及びＣＶＤ酸化膜２２ａ界面に熱酸
化膜２２ｂを形成する。熱酸化膜２２ｂは20nmの膜厚で
成長させる。このようにして、低耐圧用ＭＯＳＦＥＴを
形成する領域には20nm程度の薄い膜厚のゲート酸化膜が
形成され、高耐圧用ＭＯＳＦＥＴを形成する領域には 1
00nm程度の厚い膜厚のゲート酸化膜が形成される。
ト２６をＣＶＤ酸化膜２２ａ上に堆積し、低耐圧用ＭＯ
ＳＦＥＴを形成する領域だけを開口して、開口した領域
のＣＶＤ酸化膜２２ａを除去する。そして、フォトレジ
スト２６を除去し、図１５に示すように、熱酸化を行っ
てシリコン基板２３及びＣＶＤ酸化膜２２ａ界面に熱酸
化膜２２ｂを形成する。熱酸化膜２２ｂは20nmの膜厚で
成長させる。このようにして、低耐圧用ＭＯＳＦＥＴを
形成する領域には20nm程度の薄い膜厚のゲート酸化膜が
形成され、高耐圧用ＭＯＳＦＥＴを形成する領域には 1
00nm程度の厚い膜厚のゲート酸化膜が形成される。
【００２９】そして、高耐圧用ＭＯＳＦＥＴを形成する
領域のＣＶＤ酸化膜２２ａ上にポリシリコンからなるゲ
ート電極２５ａを形成し、低耐圧用ＭＯＳＦＥＴを形成
する領域の熱酸化膜２２ｂ上にポリシリコンからなるゲ
ート電極２５ｂを形成する。この後、ゲート電極２５
ａ，２５ｂの周囲直下のシリコン基板２３にＰ又はＡｓ
をイオン注入し、ｎ型拡散領域を形成してＭＯＳＦＥＴ
が作成される。
領域のＣＶＤ酸化膜２２ａ上にポリシリコンからなるゲ
ート電極２５ａを形成し、低耐圧用ＭＯＳＦＥＴを形成
する領域の熱酸化膜２２ｂ上にポリシリコンからなるゲ
ート電極２５ｂを形成する。この後、ゲート電極２５
ａ，２５ｂの周囲直下のシリコン基板２３にＰ又はＡｓ
をイオン注入し、ｎ型拡散領域を形成してＭＯＳＦＥＴ
が作成される。
【００３０】以上の如く形成されたＭＯＳＦＥＴは、同
一基板に低耐圧用のＭＯＳＦＥＴと高耐圧用のＭＯＳＦ
ＥＴとが形成されており、複数種類の電源電圧に対応で
きる。また、高耐圧用のＭＯＳＦＥＴの領域では、フィ
ールド酸化膜２１の膜減り分がＣＶＤ酸化膜２２ａで補
われており、素子間分離性能を低下させない。
一基板に低耐圧用のＭＯＳＦＥＴと高耐圧用のＭＯＳＦ
ＥＴとが形成されており、複数種類の電源電圧に対応で
きる。また、高耐圧用のＭＯＳＦＥＴの領域では、フィ
ールド酸化膜２１の膜減り分がＣＶＤ酸化膜２２ａで補
われており、素子間分離性能を低下させない。
【００３１】
【発明の効果】以上のように、本発明の電界効果型トラ
ンジスタ及びその製造方法においては、ＣＶＤ法によっ
てＣＶＤ酸化膜を形成する工程と、熱酸化法によって熱
酸化膜を形成する工程とにより形成されたこれらの酸化
膜をゲート酸化膜とすることで、夫々の酸化膜の短所を
補い合い、耐圧性が良好で、リーク電流値のバラツキが
少ないゲート酸化膜を有し、また、フィールド反転電圧
が低下しない等、本発明は優れた効果を奏する。
ンジスタ及びその製造方法においては、ＣＶＤ法によっ
てＣＶＤ酸化膜を形成する工程と、熱酸化法によって熱
酸化膜を形成する工程とにより形成されたこれらの酸化
膜をゲート酸化膜とすることで、夫々の酸化膜の短所を
補い合い、耐圧性が良好で、リーク電流値のバラツキが
少ないゲート酸化膜を有し、また、フィールド反転電圧
が低下しない等、本発明は優れた効果を奏する。
【図１】本発明方法による製造段階におけるＭＯＳＦＥ
Ｔの模式的断面図である。
Ｔの模式的断面図である。
【図２】本発明方法による製造段階におけるＭＯＳＦＥ
Ｔの模式的断面図である。
Ｔの模式的断面図である。
【図３】本発明方法による製造段階におけるＭＯＳＦＥ
Ｔの模式的断面図である。
Ｔの模式的断面図である。
【図４】本発明方法による製造段階におけるＭＯＳＦＥ
Ｔの模式的断面図である。
Ｔの模式的断面図である。
【図５】本発明方法による製造段階におけるＭＯＳＦＥ
Ｔの模式的断面図である。
Ｔの模式的断面図である。
【図６】本発明に係るＭＯＳキャパシタンスのゲート酸
化膜耐圧良品率を示すグラフである。
化膜耐圧良品率を示すグラフである。
【図７】本発明に係るＭＯＳキャパシタのゲート酸化膜
のリーク電流値を示すグラフである。
のリーク電流値を示すグラフである。
【図８】本発明に係るＭＯＳキャパシタのゲート酸化膜
耐圧良品率を示すグラフである。
耐圧良品率を示すグラフである。
【図９】本発明に係るＭＯＳキャパシタのゲート酸化膜
のリーク電流値を示すグラフである。
のリーク電流値を示すグラフである。
【図１０】本発明に係るＭＯＳキャパシタのゲート酸化
膜のフラットバンドシフト量の注入キャリア量依存性を
示すグラフである。
膜のフラットバンドシフト量の注入キャリア量依存性を
示すグラフである。
【図１１】本発明に係るＭＯＳキャパシタのゲート酸化
膜のフラットバンドシフト量の注入キャリア量依存性を
示すグラフである。
膜のフラットバンドシフト量の注入キャリア量依存性を
示すグラフである。
【図１２】本発明に係るＭＯＳキャパシタのゲート酸化
膜のＣＶＤ酸化膜厚率とフラットバンドシフト量との関
係を示すグラフである。
膜のＣＶＤ酸化膜厚率とフラットバンドシフト量との関
係を示すグラフである。
【図１３】本発明方法による製造段階におけるＭＯＳＦ
ＥＴの模式的断面図である。
ＥＴの模式的断面図である。
【図１４】本発明方法による製造段階におけるＭＯＳＦ
ＥＴの模式的断面図である。
ＥＴの模式的断面図である。
【図１５】本発明方法による製造段階におけるＭＯＳＦ
ＥＴの模式的断面図である。
ＥＴの模式的断面図である。
【図１６】従来のＭＯＳＦＥＴの構造を示す模式的断面
図である。
図である。
１，２１ フィールド酸化膜 ２， ゲート酸化膜 ２a ，２２ａ ＣＶＤ酸化膜 ２b ，２２ｂ 熱酸化膜 ３，２３ シリコン基板 ４ ｎ型拡散領域 ５，２５ａ，２５ｂ ゲート電極 ２６ フォトレジスト
Claims (2)
- 【請求項１】 半導体基板とゲート電極との間にゲート
酸化膜を有する電界効果型トランジスタにおいて、 前記ゲート酸化膜が、熱酸化膜とＣＶＤ酸化膜とからな
ることを特徴とする電界効果型トランジスタ。 - 【請求項２】 半導体基板とゲート電極との間にゲート
酸化膜を有する電界効果型トランジスタの製造方法にお
いて、 ＣＶＤ法によってＣＶＤ酸化膜を形成する工程と、熱酸
化によって熱酸化膜を形成する工程とを有し、前記ゲー
ト酸化膜が前記ＣＶＤ酸化膜と前記熱酸化膜とからなる
ことを特徴とする電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17111693A JPH06140627A (ja) | 1992-09-11 | 1993-06-16 | 電界効果型トランジスタ及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26977492 | 1992-09-11 | ||
| JP4-269774 | 1992-09-11 | ||
| JP17111693A JPH06140627A (ja) | 1992-09-11 | 1993-06-16 | 電界効果型トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140627A true JPH06140627A (ja) | 1994-05-20 |
Family
ID=26493935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17111693A Pending JPH06140627A (ja) | 1992-09-11 | 1993-06-16 | 電界効果型トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140627A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1734586A1 (en) * | 2004-04-09 | 2006-12-20 | Fuji Electric Holdings Co., Ltd. | Method for manufacturing semiconductor device |
| JP2008053412A (ja) * | 2006-08-24 | 2008-03-06 | Sharp Corp | 半導体装置および半導体装置の製造方法および携帯電子機器 |
| JP2011228718A (ja) * | 2011-05-23 | 2011-11-10 | Renesas Electronics Corp | 半導体集積回路装置 |
| JP2013106019A (ja) * | 2011-11-17 | 2013-05-30 | Toyota Central R&D Labs Inc | 半導体装置とその製造方法 |
-
1993
- 1993-06-16 JP JP17111693A patent/JPH06140627A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1734586A1 (en) * | 2004-04-09 | 2006-12-20 | Fuji Electric Holdings Co., Ltd. | Method for manufacturing semiconductor device |
| EP1734586A4 (en) * | 2004-04-09 | 2008-03-12 | Fuji Electric Holdings | METHOD FOR PRODUCING A SEMICONDUCTOR COMPONENT |
| JP2008053412A (ja) * | 2006-08-24 | 2008-03-06 | Sharp Corp | 半導体装置および半導体装置の製造方法および携帯電子機器 |
| JP2011228718A (ja) * | 2011-05-23 | 2011-11-10 | Renesas Electronics Corp | 半導体集積回路装置 |
| JP2013106019A (ja) * | 2011-11-17 | 2013-05-30 | Toyota Central R&D Labs Inc | 半導体装置とその製造方法 |
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