JPH0376272A - 絶縁ゲート型電界効果トランジスタ - Google Patents
絶縁ゲート型電界効果トランジスタInfo
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- JPH0376272A JPH0376272A JP21317889A JP21317889A JPH0376272A JP H0376272 A JPH0376272 A JP H0376272A JP 21317889 A JP21317889 A JP 21317889A JP 21317889 A JP21317889 A JP 21317889A JP H0376272 A JPH0376272 A JP H0376272A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高信頼性絶縁ゲート型電界効果トランジスタに
関するものである。
関するものである。
本発明は、ゲート絶縁膜と多結晶Siゲートの間にゲー
ト絶縁膜膜より密度が高く緻密な膜を設けることにより
、多結晶Siゲート形形成の熱処理における多結晶S+
ゲートから、ゲート絶縁膜への不純物拡散または絶縁膜
からの不純物のアウト・ディフユージッンを防ぎ、電子
トラップやホール・トラップの発生を抑え、素子の信頼
生を向上させたものである。
ト絶縁膜膜より密度が高く緻密な膜を設けることにより
、多結晶Siゲート形形成の熱処理における多結晶S+
ゲートから、ゲート絶縁膜への不純物拡散または絶縁膜
からの不純物のアウト・ディフユージッンを防ぎ、電子
トラップやホール・トラップの発生を抑え、素子の信頼
生を向上させたものである。
第2図は従来技術を示したものである。nチャネルエン
ハンスメント型m縁ゲート型電界効果トランジスタにつ
いて説明する。P型チャネル領域上にゲート絶縁1!I
!4aが設けられ、該ゲー1&!膜上に多結晶シリコン
ゲート6が設けられている。
ハンスメント型m縁ゲート型電界効果トランジスタにつ
いて説明する。P型チャネル領域上にゲート絶縁1!I
!4aが設けられ、該ゲー1&!膜上に多結晶シリコン
ゲート6が設けられている。
前記従来技術では、多結晶ゲートからのゲート絶縁膜へ
のドーピング不純物の拡散や、多結晶ゲートが5i)1
4やSil(zclgの熱分解で作られるために混入す
る水素°のゲート絶縁膜への拡散などにより、電子トラ
ップの発生・絶縁耐圧の低下などゲート絶縁膜の信頼性
が低下していた。
のドーピング不純物の拡散や、多結晶ゲートが5i)1
4やSil(zclgの熱分解で作られるために混入す
る水素°のゲート絶縁膜への拡散などにより、電子トラ
ップの発生・絶縁耐圧の低下などゲート絶縁膜の信頼性
が低下していた。
前記問題点を解決するために、本発明ではゲート絶縁膜
と多結晶ゲートの間にゲート絶縁膜より密度が高く緻密
な膜を挟んだ。
と多結晶ゲートの間にゲート絶縁膜より密度が高く緻密
な膜を挟んだ。
ゲート絶縁膜と多結晶S1ゲートの間に挟んだ膜はゲー
ト絶縁膜より緻密である為に、多結晶ゲートからのゲー
ト絶縁膜への不純物や水素の拡散を防ぎ、電子トラップ
の発生や絶縁耐圧の低下を抑えることができる。
ト絶縁膜より緻密である為に、多結晶ゲートからのゲー
ト絶縁膜への不純物や水素の拡散を防ぎ、電子トラップ
の発生や絶縁耐圧の低下を抑えることができる。
以下に本発明の実施例を図を用いて説明する。
実施例1
第1図は本発明による絶縁ゲート型電界効果トランジス
タの一実施例を示す構造断面図である。
タの一実施例を示す構造断面図である。
本実施例は、n型チャネル絶縁ゲート型電界効果トラン
ジスタであり、P型Si基板lOP型チャネル領域を挟
んでN3ソース領域2およびN1 ドレイン領域3を設
け、P型チャネル領域上には、ゲート絶縁膜としてシリ
コン酸化膜(2,2g/cd) 4 b。
ジスタであり、P型Si基板lOP型チャネル領域を挟
んでN3ソース領域2およびN1 ドレイン領域3を設
け、P型チャネル領域上には、ゲート絶縁膜としてシリ
コン酸化膜(2,2g/cd) 4 b。
ゲート絶縁膜より密度が高く緻密な膜としてシリコン窒
化III(2,6〜2.9g/ cd) 5 a、多結
晶Siゲート6を設は形成した。シリコン酸化膜4bの
形成方法には、熱酸化、CVD等があるが熱酸化が有効
である。またシリコン窒化1i15aの形成には熱窒化
、CVD等があるが熱窒化が有効であり、ここでは熱酸
化と熱窒化の組み合わせについて説明する。乾燥酸化(
DryM化)によりシリコン酸化膜4bを形成した後、
1000℃〜1200℃の窒素中もしくはアンモニアガ
ス中にてシリコン酸化114bの表面層を熱窒化して、
シリコン窒化膜5aを形成する。
化III(2,6〜2.9g/ cd) 5 a、多結
晶Siゲート6を設は形成した。シリコン酸化膜4bの
形成方法には、熱酸化、CVD等があるが熱酸化が有効
である。またシリコン窒化1i15aの形成には熱窒化
、CVD等があるが熱窒化が有効であり、ここでは熱酸
化と熱窒化の組み合わせについて説明する。乾燥酸化(
DryM化)によりシリコン酸化膜4bを形成した後、
1000℃〜1200℃の窒素中もしくはアンモニアガ
ス中にてシリコン酸化114bの表面層を熱窒化して、
シリコン窒化膜5aを形成する。
このように、シリコン酸化膜4bと多結晶Siゲート6
との間にシリコン酸化膜より密度が高く緻密な窒化膜か
らなるシリコン窒化1i15aを挿入した構造となって
おり、SiH□(J、の熱分解による多結晶Siゲート
6の形成時に発生するシリコン酸化膜4bへの不純物、
水素、あるいはクロル(d>の拡散を防止し、電子トラ
ップの発生や絶縁耐圧の低下を抑えたn型チャネル絶縁
ゲート型電界効果トランジスタが得られた。
との間にシリコン酸化膜より密度が高く緻密な窒化膜か
らなるシリコン窒化1i15aを挿入した構造となって
おり、SiH□(J、の熱分解による多結晶Siゲート
6の形成時に発生するシリコン酸化膜4bへの不純物、
水素、あるいはクロル(d>の拡散を防止し、電子トラ
ップの発生や絶縁耐圧の低下を抑えたn型チャネル絶縁
ゲート型電界効果トランジスタが得られた。
実施例2
第3図は、本発明による絶縁ゲート型電界効果トランジ
スタの他の実施例を示す構造断面図である0本実施例は
、nチャネルフローティング・ゲート型メモリであり、
実施例1と同様に、P型Si基板1のPチャネル領域を
挟んでN゛ソース領域2およびN゛ ドレイン領域3を
設け、P型チャネル領域上にはシリコン酸化14 b、
シリコン窒化膜5a、浮遊ゲート電極7.絶縁膜8.制
御ゲート電極9を設けて形成した。
スタの他の実施例を示す構造断面図である0本実施例は
、nチャネルフローティング・ゲート型メモリであり、
実施例1と同様に、P型Si基板1のPチャネル領域を
挟んでN゛ソース領域2およびN゛ ドレイン領域3を
設け、P型チャネル領域上にはシリコン酸化14 b、
シリコン窒化膜5a、浮遊ゲート電極7.絶縁膜8.制
御ゲート電極9を設けて形成した。
ここで、シリコン酸化膜4bとシリコン窒化膜5aの形
成力法について説明する。
成力法について説明する。
N°ソース領域2とN゛ ドレイン領域3を形成したP
型S+基板1のP型チャネル領域上に、酸素に窒素をキ
ャリアガスとしたトリクロロエタン(TCA)を混入(
Oオ/TC^−3)シた雰囲気中1000℃で酸化して
シリコン酸化@4bを形成し、次に1000〜1200
℃の窒素中にてシリコン酸化膜4bの表面層を熱窒化し
てシリコン窒化膜5aを形成した。このようにシリコン
酸化膜4bと浮遊ゲート電極7との間に緻密な窒化膜か
らなるシリコン窒化膜5aを挿入した構造をとっており
、SiHzC7gの熱分解による浮遊ゲート電極7及び
制御ゲート電極9の形成時におこるシリコン酸化膜4b
へのドープング不純物、水素の拡散を防止し、かつ酸素
とTCAとの混合ガス中での熱酸化によるシリコン酸化
膜4bは、酸素ガス中での熱酸化による酸化膜に比べ、
膜中の電子トラップ及び電子注入によって発生する界面
準位が少なく、経時変化の少ないnチャネルフローティ
ング・ゲート型メモリが得られた。
型S+基板1のP型チャネル領域上に、酸素に窒素をキ
ャリアガスとしたトリクロロエタン(TCA)を混入(
Oオ/TC^−3)シた雰囲気中1000℃で酸化して
シリコン酸化@4bを形成し、次に1000〜1200
℃の窒素中にてシリコン酸化膜4bの表面層を熱窒化し
てシリコン窒化膜5aを形成した。このようにシリコン
酸化膜4bと浮遊ゲート電極7との間に緻密な窒化膜か
らなるシリコン窒化膜5aを挿入した構造をとっており
、SiHzC7gの熱分解による浮遊ゲート電極7及び
制御ゲート電極9の形成時におこるシリコン酸化膜4b
へのドープング不純物、水素の拡散を防止し、かつ酸素
とTCAとの混合ガス中での熱酸化によるシリコン酸化
膜4bは、酸素ガス中での熱酸化による酸化膜に比べ、
膜中の電子トラップ及び電子注入によって発生する界面
準位が少なく、経時変化の少ないnチャネルフローティ
ング・ゲート型メモリが得られた。
実施例3
第4図は実施例1と同様の構造で、シリコン窒化115
aの代わりに酸化アルミニウムM(密度2.9〜3.1
g/ csi)を用いたものである。酸化アルミニウム
膜5bはスペックによって形成されている。
aの代わりに酸化アルミニウムM(密度2.9〜3.1
g/ csi)を用いたものである。酸化アルミニウム
膜5bはスペックによって形成されている。
実施例4
第5図は実施例2と同様の構造で、シリコン窒化膜5a
の代わりに酸化アルミニウム19i5bを用いたもので
ある。
の代わりに酸化アルミニウム19i5bを用いたもので
ある。
ここでは、ゲート絶縁膜にシリコン酸化膜、ゲート絶縁
膜よりも密度が高く緻密な膜には、シリコン酸化膜−シ
リコン窒化膜、シリコン酸化膜−酸化アルミニウムの組
み合わせについて述べたが、シリコン酸化膜−タンタル
酸化!(8,7g/cffl)や、シリコン酸化膜−シ
リコン酸化膜より密度の高い強誘電体膜の組み合わせで
あってもかまわない。
膜よりも密度が高く緻密な膜には、シリコン酸化膜−シ
リコン窒化膜、シリコン酸化膜−酸化アルミニウムの組
み合わせについて述べたが、シリコン酸化膜−タンタル
酸化!(8,7g/cffl)や、シリコン酸化膜−シ
リコン酸化膜より密度の高い強誘電体膜の組み合わせで
あってもかまわない。
本発明は、ゲート絶縁膜と多結晶Siゲートの間に、ゲ
ート絶縁膜よりも密度が高く緻密な膜を入れることに多
結晶StゲートからwA縁膜への不純物の拡散および、
絶縁膜からの不純物のアウト・ディフュージヨンを防ぎ
、電子トランプやホールトラップの発生を抑え、素子の
高集積化・高信頼性化を実現したものである。
ート絶縁膜よりも密度が高く緻密な膜を入れることに多
結晶StゲートからwA縁膜への不純物の拡散および、
絶縁膜からの不純物のアウト・ディフュージヨンを防ぎ
、電子トランプやホールトラップの発生を抑え、素子の
高集積化・高信頼性化を実現したものである。
第1図は本発明による絶縁ゲート型電界効果トランジス
タの一実施例を示す構造断面図、第2図は従来の絶縁ゲ
ート型電界効果トランジスタの構造断面図、第3図、第
4図、第5図は本発明による絶縁ゲート型電界効果トラ
ンジスタの他の実施例を示す構造断面図である。 l・・・P型Si基板 2・・・N゛ソース領 域・・・No ドレイン領域 4a・・ゲート絶縁膜 4b・・シリコン酸化膜 5a・・シリコン窒化膜 5b・・酸化アルミニウム膜 6・・・多結晶Siゲート 7・・・浮遊ゲート電極 8・・・絶縁膜 9・・・制御ゲート電極 以上
タの一実施例を示す構造断面図、第2図は従来の絶縁ゲ
ート型電界効果トランジスタの構造断面図、第3図、第
4図、第5図は本発明による絶縁ゲート型電界効果トラ
ンジスタの他の実施例を示す構造断面図である。 l・・・P型Si基板 2・・・N゛ソース領 域・・・No ドレイン領域 4a・・ゲート絶縁膜 4b・・シリコン酸化膜 5a・・シリコン窒化膜 5b・・酸化アルミニウム膜 6・・・多結晶Siゲート 7・・・浮遊ゲート電極 8・・・絶縁膜 9・・・制御ゲート電極 以上
Claims (1)
- 一導電型チャネル領域と、前記領域を挟んで互いに離間
する同一導電型もしくは逆導電型ソースおよびドレイン
領域と、前記チャネル領域上に設けられたゲート絶縁膜
と、前記ゲート絶縁膜上に設けられた前記ゲート絶縁膜
より密度が高く緻密な膜と、前記ゲート絶縁膜より密度
が高く緻密な膜上に設けられたゲート電極とから成る絶
縁ゲート型電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21317889A JPH0376272A (ja) | 1989-08-18 | 1989-08-18 | 絶縁ゲート型電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21317889A JPH0376272A (ja) | 1989-08-18 | 1989-08-18 | 絶縁ゲート型電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0376272A true JPH0376272A (ja) | 1991-04-02 |
Family
ID=16634835
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21317889A Pending JPH0376272A (ja) | 1989-08-18 | 1989-08-18 | 絶縁ゲート型電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0376272A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03119765A (ja) * | 1989-10-02 | 1991-05-22 | Matsushita Electron Corp | 不揮発性半導体記憶装置の製造方法 |
KR100418566B1 (ko) * | 1996-06-25 | 2004-07-22 | 주식회사 하이닉스반도체 | 반도체장치의게이트전극형성방법 |
JP2004228172A (ja) * | 2003-01-20 | 2004-08-12 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
JP2004259986A (ja) * | 2003-02-26 | 2004-09-16 | Sharp Corp | メモリ膜およびメモリ素子 |
JP2007242832A (ja) * | 2006-03-08 | 2007-09-20 | Tdk Corp | コイル部品 |
JP2016096343A (ja) * | 2015-11-30 | 2016-05-26 | 富士通株式会社 | 半導体装置 |
-
1989
- 1989-08-18 JP JP21317889A patent/JPH0376272A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03119765A (ja) * | 1989-10-02 | 1991-05-22 | Matsushita Electron Corp | 不揮発性半導体記憶装置の製造方法 |
KR100418566B1 (ko) * | 1996-06-25 | 2004-07-22 | 주식회사 하이닉스반도체 | 반도체장치의게이트전극형성방법 |
JP2004228172A (ja) * | 2003-01-20 | 2004-08-12 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
JP4529355B2 (ja) * | 2003-01-20 | 2010-08-25 | 富士電機システムズ株式会社 | 半導体装置 |
JP2004259986A (ja) * | 2003-02-26 | 2004-09-16 | Sharp Corp | メモリ膜およびメモリ素子 |
JP2007242832A (ja) * | 2006-03-08 | 2007-09-20 | Tdk Corp | コイル部品 |
JP2016096343A (ja) * | 2015-11-30 | 2016-05-26 | 富士通株式会社 | 半導体装置 |
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