KR100418566B1 - 반도체장치의게이트전극형성방법 - Google Patents
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Abstract
본 발명의 일 측면에 따르면, 반도체 장치의 게이트 전극 형성방법에 있어서, 기판상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 후속 열공정시 상기 게이트 산화막으로 불순물이 침투하는 것을 방지하기 위한 산화질화막을 형성하는 단계; 상기 산화질화막 상에 상기 도핑되지 않은 완충 폴리실리콘막을 형성하는 단계: 상기 완충 폴리실리콘막 상에 도핑된 폴리실리콘막 및 실리사이드막을 형성하는 단계; 및 상기 실리사이드막, 상기 도핑된 폴리실리콘막, 상기 완충 폴리실리콘막, 상기 산화질화막을 선택적으로 식각하는 단계를 포함하는 반도체 장치의 게이트 전극 형성방법이 제공된다.
Description
본 발명은 반도체 장치의 게이트 전극 형성방법에 관한 것이다.
반도체 장치의 고집적화와 더불어 동작 속도의 고속화가 진행됨에 따라 웨이퍼 상의 단차 및 셀 면적을 감소시키고, 반도체 장치의 전기적 특성을 향상시켜야하는 필요성이 강조되고 있다.
종래 폴리 실리콘을 이용한 게이트 전극은 저항 조절 등에 한계가 있어 반도체 장치의 고집적화에 장애 요인이 되어왔다. 이러한 배경으로 인하여 폴리사이드(Polycide) 구조가 대두되었다. 통상적으로, 폴리사이드 구조의 게이트 전극은 먼저, 열산화 공정으로 게이트 산화막을 형성한 후, 이어서 폴리실리콘막을증착하는 단계에서 직접 불순물을 첨가한 돕트(Doped) 폴리실리콘막을 증착하고, 실리사이드(Silicide)막을 형성한 후 게이트 전극 마스크를 사용하여 식각함으로써 형성된다.
상기 실리사이드막 형성 후 필수적으로 수행되는 후속 열공정은 폴리사이드 구조에 포함되어 있는 불순물을 게이트 산화막에 침투시키고, 또한 게이트 산화막과 경계한 폴리실리콘막 계면부위의 실리콘까지 폴리사이드막쪽으로 이동시킴으로써 게이트 산화막과 폴리실리콘막 계면을 불균일하게 만들며, 더욱이 게이트 전극에 전기장이 가해지면 불균일한 계면부위에 전기장이 집중되어 반도체 장치의 동작 특성을 악화시키게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 제안된 것으로, 후속 열공정에 의한 폴리사이드 구조에 포함된 불순물과 폴리실리콘-게이트산화막 계면의 실리콘의 이동을 방지할 수 있는 반도체 장치의 게이트 전극 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 장치의 게이트 전극 형성방법에 있어서, 기판상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 후속 열공정시 상기 게이트 산화막으로 불순물이 침투하는 것을 방지하기 위한 산화질화막을 형성하는 단계; 상기 산화질화막 상에 상기 도핑되지 않은 완충 폴리실리콘막을 형성하는 단계; 상기 완충 폴리실리콘막 상에 도핑된 폴리실리콘막 및 실리사이드막을 형성하는 단계; 및 상기 실리사이드막, 상기 도핑된 폴리실리콘막, 상기 완충 폴리실리콘막, 상기 산화질화막을 선택적으로 식각하는단계를 포함하는 반도체 장치의 게이트 전극 형성방법이 제공된다.
이하, 첨부된 도면 제1도 내지 제4도를 참조하여 본 발명의 일실시예를 상술한다.
본 실시예에 따른 게이트 전극 형성 공정은, 먼저 제l도에 도시된 바와 같이 고온의 열산화 공정을 통해 실리콘 기판(1) 상에 게이트 산화막(2)을 형성한다. 이때, 예상되는 반응식은 SiH2Cl2(v) + 2N2O(v) => SiO2(s) + 2N2(v) + 2HCl(v) 이다.
다음으로, 제2도에 도시된 바와 같이, 고온에서 N2O를 확산로 내로 플로우(Flow)시키면 N2O에 의한 어닐링 효과 및 어느 정도의 산화가 일어나서 게이트 산화막(2) 상에 산화질화막(Oxynitride)(3)이 형성된다. 산화질화막(3)은 정확한 조성비를 알 수 없어 Six-Ny-O2로 표기되는 물질이며, 후속 열공정시 게이트 산화막(2)으로 침투하는 불순물들을 막아주는 장벽막 역할을 한다. 이때, 클로오린(Cl)기가 포함된 TCA(Tri-Chloro Ethane) 분위기에서 산화질화막(3)을 형성하면, TCA 내에 포함된 클로오린기가 금속 불순물을 트랩(Trap)하여 게이트 산화막(2)으로의 금속 불순물의 침투를 막는다.
이어서 , 제3도의 (a)에 도시된 바와 같이 돕트 폴리실리콘막(4) 및 텅스텐 실리사이드막(5)을 차례로 증착한다.
제3도의 (b)는 제3도의 (a)에 도시된 공정을 수행하기 전에 도핑이 되지 않은 폴리실리콘막을 증착하여 완충 폴리실리콘막(6)을 형성한 경우를 나타낸 것이다. 완충 폴리실리콘막(6)은 상기 산화질화막(3)과 더불어 후속 열공정에 의해 불순물이 게이트 산화막(2)으로 침투하는 것을 막는 역할을 하며, 또한 후속 열공정시 게이트 산화막(2)과 가까운 부위의 폴리실리콘막내 실리콘이 실리사이드막쪽으로 이동하여 폴리실리콘의 계면이 불균일하게되는 것을 방지하여 게이트 산화막(2)과 상부의 폴리사이드 구조와 게이트 산화막(2)의 계면 특성을 향상 시킨다.
끝으로, 제4도의 (a) 및 (b)에 도시된 바와 같이 게이트 전극 마스크를 사용하여 식각함으로써 게이트 전극 형성을 완료한다.
상기와 같이 본 발명은 폴리사이드 구조의 게이트 전극을 형성할 때, 후속 열공정에 의한 게이트 산화막에로의 불순물 침투를 방지하고, 게이트 산화막과 연접한 폴리실리콘막 표면을 균일하게 유지할 수 있게되므로써 게이트 전극 특성을 향상시키는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
제1도 내지 제4도는 본 발명의 일실시예에 따른 게이트 전극 형성 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 게이트 산화막
3 : 산화질화막 4 : 돕트 폴리실리콘막
5 : 텅스텐 실리사이드막 6 : 완충 폴리실리콘막
Claims (2)
- 반도체 장치의 게이트 전극 형성방법에 있어서,기판상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 후속 열공정시 상기 게이트 산화막으로 불순물이 침투하는 것을 방지하기 위한 산화질화막을 형성하는 단계;상기 산화질화막 상에 상기 도핑되지 않은 완충 폴리실리콘막을 형성하는 단계;상기 완충 폴리실리콘막 상에 도핑된 폴리실리콘막 및 실리사이드막을 형성하는 단계; 및상기 실리사이드막, 상기 도핑된 폴리실리콘막, 상기 완충 폴리실리콘막, 상기 산화질화막을 선택적으로 식각하는 단계를 포함하는 반도체 장치의 게이트 전극 형성방법.
- 제1항에 있어서,상기 산화질화막은 클로오린기를 포함하는 가스 및 N2O 가스 분위기에서 열처리를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성방법.
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